JP2015106929A - スナバ回路 - Google Patents

Abstract

【課題】スナバ回路において、より低損失を実現する。【解決手段】このスナバ回路は、インダクタへの電流の供給を制御する第１スイッチング素子に並列に接続される。このスナバ回路は、スナバ電流の供給を制御する第２スイッチング素子と、第２スイッチング素子のオンオフを制御するスナバ制御部と、を備える。また、スナバ制御部は、第１スイッチング素子とインダクタとの間の中点電位と、所定の基準電位と、を比較する比較部を有する。そして、第１スイッチング素子がオンしてから次にオンするまでの一周期において、第１スイッチング素子がオンからオフに遷移し、中点電位が極値をむかえた後、基準電位に初めて到達してから、次に第１スイッチング素子がオンになるまでの第１期間のうち少なくとも一定期間のみ第２スイッチング素子をオンする。【選択図】図１

Description

本発明は、スイッチ遮断時の高電圧から回路を保護するスナバ回路に関する。

例えばＤＣＤＣコンバータ等のスイッチングレギュレータにおいては、スイッチの遮断時に大電流が流れることがある。従来から、この大電流から回路を保護するため、主回路とは別に、スイッチ遮断時に電流を迂回させるスナバ回路が設けられることが行われてきた。スナバ回路に対して、適切な抵抗やキャパシタを選べば、主回路に流れる電流に起因するリンギング、すなわち、主回路に流れる電流の振動ノイズを抑制することができる。

しかしながら、スナバ回路に電流が流れるぶんだけ電力損失が生じる。この損失を低減するために、特許文献１には、スナバ回路と主回路とをスイッチング素子を介して接続する構成が提案されている。このスイッチング素子は、主回路のスイッチが遮断されたとき、すなわち、主回路のスイッチング素子がオフ状態となったとき、をもってオン状態とされるように制御される。これにより、主回路のスイッチがオンである状態において、余分な電流がスナバ回路に流れることなく、電力損失を抑制することができる。

特開２０１２−５２６５号公報

しかしながら、特許文献１のように、主回路のスイッチ遮断時と同時にスナバ回路に電流を流す構成であっても、電力損失の抑制は十分ではなかった。例えば、主回路にインダクタが用いられる場合、主回路のスイッチが遮断された後に、インダクタに蓄積されたエネルギーが解放されて、スナバ回路に電流が流れる。換言すれば、主回路のスイッチの遮断時から、リンギングが発生するまでの期間において、スナバ回路で電力の損失が発生していた。

本発明は、上記問題点を鑑みてなされたものであり、スナバ回路において、より低損失を実現することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、オンオフを周期的に繰り返してインダクタ（１１０）への電流の供給を制御する第１スイッチング素子（１３０）に並列に接続され、スナバ電流が流れるスナバ回路であって、スナバ電流の供給を制御する第２スイッチング素子（１２）と、第２スイッチング素子のオンオフを制御するスナバ制御部（２０）と、を備え、スナバ制御部は、第１スイッチング素子とインダクタとの間の中点電位（Ｖａ，Ｖｂ，Ｖｃ）と、所定の基準電位（Ｖｔｈ）と、を比較する比較部（２２）を有し、第１スイッチング素子がオンしてから次にオンするまでの一周期において、第１スイッチング素子がオンからオフに遷移し、中点電位が極値をむかえた後、基準電位に初めて到達してから、次に第１スイッチング素子がオンになるまでの第１期間のうち少なくとも一定期間のみ第２スイッチング素子をオンとすることを特徴としている。

これによれば、第１スイッチング素子がオフされてから、中点電位が基準電位に到達するまでの期間において、スナバ回路を無効状態としておくことができる。これにより、第１スイッチング素子がオフされてから、スナバ回路が有効となるまでの間、スナバ回路に流れるスナバ電流をゼロにすることができる。よって、スナバ回路における電流損失を低減することができる。すなわち、スナバ回路において、低損失を実現することができる。

第１実施形態に係るコンバータおよびスナバ回路を示す回路図である。 スナバ制御部の詳細を示す回路図である。 コンバータおよびスナバ回路の動作を示すタイミングチャートである。 スナバ回路を有さない構成における中点電位の変動を示す図である。 第１実施形態に係るスナバ回路を有する構成における中点電位の変動を示す図である。 第２実施形態に係るスナバ制御部の詳細を示す回路図である。 その他の実施形態に係るコンバータおよびスナバ回路を示す回路図である。 その他の実施形態に係るコンバータおよびスナバ回路を示す回路図である。 コンバータとして昇圧コンバータを採用した場合の中点電位の変動を示すタイミングチャートである。 コンバータとして昇圧コンバータを採用した場合のコンパレータの構成を示す回路図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係るスナバ回路の概略構成について説明する。

図１に示すように、本実施形態に係るスナバ回路１０は、例えば極性反転型のＤＣ／ＤＣコンバータ１００に接続されて用いられる保護回路である。

まず、極性反転型のＤＣ／ＤＣコンバータ１００（以下、コンバータ１００と示す）について簡単に説明する。このコンバータ１００は、電源２００の電圧の極性を反転して出力させる回路である。極性反転型のコンバータ１００の回路構成は、一般的によく知られたものである。

コンバータ１００は、電源２００に直列に接続されたインダクタ１１０と、電源２００に対してインダクタ１１０と並列に接続された第１キャパシタ１２０と、を備えている。また、電源２００とインダクタ１１０および第１キャパシタ１２０との間に介在して、電源２００からインダクタ１１０への電流の供給を制御する第１スイッチング素子１３０を備えている。さらに、第１キャパシタ１２０と直列に接続され、電源２００に対してインダクタ１１０と並列に接続されたダイオード１４０を備えている。このダイオード１４０は、電源２００から第１キャパシタ１２０に対して直接給電されないように取り付けられている。駆動対象となる負荷３００の２つの電源端子は、第１キャパシタ１２０の両端にそれぞれ接続されている。

次いで、コンバータ１００の動作を簡単に説明する。

第１スイッチング素子１３０がオンされると、インダクタ１１０に対して電流が流れる。電源２００と第１キャパシタ１２０との間にはダイオード１４０が逆方向に介在しているため、第１キャパシタ１２０に電荷が蓄積されることはない。

その後、第１スイッチング素子１３０がオンからオフに遷移すると、インダクタ１１０の自己誘導によって、電源２００に対して電圧の極性が反転した状態で、第１キャパシタ１２０に電荷が蓄積される。これにより、負荷３００には、電源２００に対して極性の反転した電圧が印加される。

ところで、コンバータ１００の第１スイッチング素子１３０がオンからオフに遷移すると、インダクタ１１０、第１キャパシタ１２０および負荷３００のインピーダンスによってＲＬＣ回路が形成される。このため、インダクタ１１０の自己誘導に起因して、第１スイッチング素子１３０、インダクタ１１０およびダイオード１４０に共通する接続点（図１にＡで示す点）における電位（以下、中点電位Ｖａと示す）が振動する、いわゆるリンギングを生じることがある。

本実施形態に係るスナバ回路１０は、このリンギングを抑制するために、第１スイッチング素子１３０と並列に接続されている。図１に示すように、スナバ回路１０は、第２キャパシタ１１と第２スイッチング素子１２とを備え、これらは直列に接続されている。また、スナバ回路１０は、第２スイッチング素子１２のオンオフを制御するスナバ制御部２０を備えている。

第２キャパシタ１１は、上記リンギングを抑制するために挿入された素子である。第２キャパシタ１１の容量は、コンバータ１００を構成する第１スイッチング素子１３０、インダクタ１１０、第１キャパシタ１２０、および、ダイオード１４０、また、第２スイッチング素子１２や負荷３００のインピーダンスに合わせて適宜決定される。これにより、コンバータ１００およびスナバ回路１０の全体として、リンギングが抑制されたＲＬＣ回路とすることができる。なお、第２キャパシタ１１に加えて、第２キャパシタ１１と直列に抵抗器（図示せず）を挿入してもよい。この場合、第２キャパシタ１１と抵抗器の接続順番は問わない。

第２スイッチング素子１２は、電源２００と第２キャパシタ１１との間に接続されている。第２スイッチング素子１２がオン状態の場合に第２キャパシタ１１にスナバ電流が流れる。すなわち、スナバ回路１０が有効になる。

スナバ制御部２０は、図２に示すように、スイッチ制御部２１と、比較部２２と、を有している。

スイッチ制御部２１は、第１スイッチング素子１３０のオンオフを制御するための制御信号を出力する。同時に、スイッチ制御部２１は、比較部２２にもこの制御信号を出力する。具体的には、この制御信号は後述する論理演算部２４に出力される。

比較部２２は、上記中点電位Ｖａと所定の基準電位Ｖｔｈとを比較し、比較結果に基づいて、第２スイッチング素子１２にオンオフを制御する制御信号を出力する。比較部２２は、コンパレータ２３と論理演算部２４とを有している。

コンパレータ２３は、その一方の入力端子に接続点Ａが接続されている。他方の入力端子には基準電位Ｖｔｈを出力する閾電源２２ａが接続されている。このコンパレータ２３は、Ｖａが増加しつつＶｔｈを超えた場合にＨｉｇｈ信号を出力する。また、スイッチ制御部２１の信号がＨｉｇｈ信号からＬｏｗ信号に遷移することを以って、コンパレータ２３の出力もＨｉｇｈ信号からＬｏｗ信号にリセットされるようになっている。なお、本実施形態における基準電位Ｖｔｈは、ＧＮＤ電位（０Ｖ）よりも低く、且つ、後述する中点電位の極値よりも高い電位に設定されている。

論理演算部２４は、その一方の入力端子Ｙがコンパレータ２３の出力端子に接続されている。また、上記したように、論理演算部２４の他方の入力端子Ｘには、スイッチ制御部２１が接続され、スイッチ制御部２１から第１スイッチング素子１３０に出力される制御信号が論理演算部２４も入力されるようになっている。本実施形態における論理演算部２４は、２つの入力端子Ｘ，Ｙに、ともにＨｉｇｈ信号が入力された場合に、出力がＨｉｇｈ信号となる回路である。且つ、この論理演算部２４は、スイッチ制御部２１から入力される制御信号、すなわち、入力端子Ｘに入力される制御信号がＨｉｇｈ信号である場合に、入力端子ＹにＬｏｗ信号が入力された場合は、出力を維持するラッチ回路である。

次に、図３を参照して、コンバータ１００に接続されたスナバ回路１０の動作について説明する。

先ず、コンバータ１００を動作させるために、第１スイッチング素子１３０をオン状態とする。なお、本実施形態における第１スイッチング素子１３０は、スイッチ制御部２１の制御信号がＨｉｇｈ信号の場合にオフされ、Ｌｏｗ信号の場合にオンされるように構成されている。したがって、図３に示す時刻ｔ１において、スイッチ制御部２１は、第１スイッチング素子１３０に対してＬｏｗ信号を出力して第１スイッチング素子１３０をオン状態に遷移させる。

スイッチ制御部２１は比較部２２にも同一の制御信号を出力するので、比較部２２における論理演算部２４の入力端子ＸにＬｏｗ信号が入力される。論理演算部２４は、２つの入力端子Ｘ，Ｙに、ともにＨｉｇｈ信号が入力された場合に、出力がＨｉｇｈ信号となる回路であるから、時刻ｔ１では第２スイッチング素子１２に対してＬｏｗ信号を出力する。なお、第２スイッチング素子１２は、Ｈｉｇｈ信号が入力された場合にオンされ、Ｌｏｗ信号が入力された場合にオフされるように構成されている。したがって、時刻ｔ１において、第２スイッチング素子１２はオフ状態に遷移する。換言すれば、スナバ回路１０は無効とされる。

時刻ｔ１にて第１スイッチング素子１３０がオン状態になると、中点電位Ｖａは電源２００の電圧と同一となる。そして、インダクタ１１０に流れる電流（インダクタ電流）が増加していく。なお、図３に示すインダクタ電流は、接続点ＡからＧＮＤに向かう方向を正としている。

時刻ｔ２において、スイッチ制御部２１がＨｉｇｈ信号を出力したとする。これにより、第１スイッチング素子１３０はオフ状態に遷移する。一方、論理演算部２４の入力端子ＸにもＨｉｇｈ信号が入力される。時刻ｔ２では、図３に示すように、コンパレータ２３の動作として、Ｖａが増加しつつＶｔｈを超えた場合、に該当しないから、入力端子ＹにはＬｏｗ信号が入力される。このため、比較部２２が第２スイッチング素子１２に出力する制御信号はとしてＬｏｗ状態が維持される。すなわち、第２スイッチング素子１２はオフ状態が維持される。

時刻ｔ２にて第１スイッチング素子１３０がオフ状態になると、インダクタ１１０の電流値はゼロに向かって減少する。インダクタ電流の減少によるインダクタ１１０の誘導起電力のため、中点電位Ｖａは急激に減少してダイオード１４０の電圧降下量により規定される負の電位でクランプされる（時刻ｔ３）。このクランプされた負の電位が中点電位における極値となる。

中点電位Ｖａは、インダクタ電流がゼロに至る時刻ｔ４まで、クランプされた値、すなわち極値で維持される。時刻ｔ４を過ぎるとインダクタ電流は負になる。換言すれば、ＧＮＤから接続点Ａに向かう電流が増加する。このインダクタ電流の増加によるインダクタ１１０の誘導起電力のため、時刻ｔ４において、中点電位Ｖａは増加に転じる。

時刻ｔ５において、増加に転じた中点電位Ｖａが閾電源２２ａで規定された基準電位Ｖｔｈに到達すると、コンパレータの出力がＬｏｗ信号からＨｉｇｈ信号に遷移する。また、時刻ｔ５において、スイッチ制御部２１から比較部２２に出力される制御信号はＨｉｇｈ信号である。つまり、論理演算部２４の２つの入力端子Ｘ，Ｙには、ともにＨｉｇｈ信号が入力される。したがって、論理演算部２４はＨｉｇｈ信号を出力する。このように、比較部２２は第２スイッチング素子１２に対してＨｉｇｈ信号を出力して、第２スイッチング素子１２がオン状態になる。すなわち、スナバ回路１０が有効になる。

本実施形態における論理演算部２４は、スイッチ制御部２１が第１スイッチング素子１３０をオンに遷移させるまで、つまり、制御信号としてＬｏｗ信号を出力する時刻ｔ６までスナバ回路１０を有効に維持するように作用する。つまり、スナバ回路１０は、時刻ｔ５から時刻ｔ６に至る期間有効とされる。そして、スナバ回路１０が有効である期間について、中点電位Ｖａのリンギングが抑制される。

なお、特許請求の範囲に記載の第１期間とは、本実施形態における時刻ｔ５から時刻ｔ６に至る期間に相当する。また、本実施形態では、時刻ｔ５から時刻ｔ６に至る期間において第２スイッチング素子１２がオンとされてスナバ回路１０が有効となっている。ゆえに、特許請求の範囲に記載の一定期間とは、時刻ｔ５から時刻ｔ６に至る期間に相当する。つまり、この例では、一定期間が第１期間に等しい。

このコンバータ１００およびスナバ回路１０は、時刻ｔ１から時刻ｔ６までを一周期として、動作を周期的に繰り返すものであり、時刻ｔ１と時刻ｔ６におけるコンバータ１００およびスナバ回路１０の状態は等価である。

次に、スナバ回路１０の作用効果について説明する。

このスナバ回路１０は、中点電位Ｖａがリンギングを生じ得る期間、すなわち、時刻ｔ４〜時刻ｔ６のうち、時刻ｔ５から時刻ｔ６について有効とされている。このため、図４および図５に示すように、スナバ回路１０が付加されていないコンバータ１００に較べて、十分にリンギングを抑制することができる。

また、このスナバ回路１０は、時刻ｔ２〜時刻ｔ５において無効となっているから、従来、例えば特許文献１のように、第１スイッチング素子１３０がオフになったと同時にスナバ回路１０を有効にする場合に較べて、時刻ｔ２から時刻ｔ５に至る期間のスナバ電流をゼロとすることができる。すなわち、時刻ｔ２から時刻ｔ５に至る期間の、スナバ回路１０における電流損失をほぼゼロとすることができる。したがって、中点電位のリンギングを抑制しつつ、より低損失を実現することができる。

（変形例１）
第１実施形態では、閾電源２２ａが規定する基準電位Ｖｔｈとして、ＧＮＤ電位（０Ｖ）よりも低く、且つ、中点電位の極値よりも高い電位を採用する例を示した。この基準電位Ｖｔｈは任意に設定することができるから、例えば、Ｖｔｈを中点電位の極値と同値に設定することもできる。

基準電位Ｖｔｈと、中点電位の極値とが同値の場合、図３に示す時刻ｔ４と時刻ｔ５は同一タイミングとなる。このため、スナバ回路１０が有効となっている期間を、第１実施形態の態様に較べて長くすることができる。したがって、より効率良くリンギングを抑制することができる。

（変形例２）
また、第１実施形態では、中点電位Ｖａが極値を迎えた後はじめて基準電位Ｖｔｈに到達する時刻ｔ５から、第１スイッチング素子１３０がオフ状態からオン状態に遷移する時刻ｔ６までスナバ回路１０が有効である例を示した。しかしながら、スナバ回路１０が有効である期間（特許請求の範囲に記載の一定期間）は、時刻ｔ５から時刻ｔ６の間（特許請求の範囲に記載の第１期間）であれば、任意に設定することができる。

例えば、時刻ｔ５と時刻ｔ６の間に時刻ｔ７を設定し、時刻ｔ５と時刻ｔ７の間に期間においてスナバ回路１０を有効とするようにしてもよい。あるいは、逆に、時刻ｔ７と時刻ｔ６の間に期間においてスナバ回路１０を有効とするようにしてもよい。

（第２実施形態）
本実施形態におけるスナバ制御部２０は、図６に示すように、第１実施形態の構成に加えて、取得部２５と切替スイッチ２６とを有している。なお、取得部２５および切替スイッチ２６を除く構成は第１実施形態と同様であるため、説明を割愛する。

取得部２５は、コンパレータ２３の出力信号と、スイッチ制御部２１から第１スイッチング素子１３０への出力信号とを取得して、図３における時刻ｔ５と時刻ｔ６を取得する。換言すれば、取得部２５は、第１期間を取得する。そして、第２スイッチング素子１２に対して、取得された第１期間に対応した出力信号を出力する。

切替スイッチ２６は、第２スイッチング素子１２への出力信号として、論理演算部２４からの信号か、あるいは取得部２５からの信号かを切り替えるスイッチである。

本実施形態におけるスナバ回路１０の動作について、一例を説明する。

例えば、第１実施形態と同様に、切替スイッチ２６が論理演算部２４とを接続している状態でコンバータ１００が駆動していると仮定する。この場合、コンバータ１００およびスナバ回路１０の動作は第１実施形態と同様である。しかし、厳密には、回路の配線長等に起因した出力信号の伝播遅延が生じるため、コンパレータ２３の出力がＨｉｇｈとなってから第２スイッチング素子１２がオン状態になるまでにタイムラグが生じる。すなわち、スナバ回路１０が有効になる時刻は図３に示すｔ５よりも僅かに遅れることになる。

上記したように、取得部２５は時刻ｔ５を取得している。コンバータ１００が周期的に駆動するなかで、時刻ｔ５の情報を十分にサンプリングした後、取得部２５は、切替スイッチ２６をスイッチングし、取得部２５と第２スイッチング素子１２とを接続する。そして、取得した時刻ｔ５よりも僅かに早くＨｉｇｈ信号を出力する。このように、取得部２５は、回路に起因する伝播遅延を考慮に入れて第２スイッチング素子１２に制御信号を出力することができる。したがって、より正確な時刻に第２スイッチング素子１２をオン状態とすることができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

なお、上記した各実施形態および変形例では、スナバ回路１０が付加されるコンバータ１００として極性反転型のＤＣ／ＤＣコンバータの例を示したが、スナバ回路１０は、図７に示す昇圧コンバータ４００や、図８に示す降圧コンバータ５００にも適用可能である。

なお、昇圧コンバータ４００における中点電位（図７にＢで示す接続点の電位）Ｖｂは、図９のような挙動を示す。すなわち、時刻ｔ２において第１スイッチング素子１３０がオフ状態に遷移すると、インダクタ１１０の自己誘導によって中点電位Ｖｂは上昇し、時刻ｔ３で極値を迎える。そして、インダクタ１１０に流れる電流がゼロになる時刻ｔ４から下降に転じる。

このため、昇圧コンバータ４００に本発明に係るスナバ回路１０を付加する場合、図１０に示すように、スナバ回路１０が有するコンパレータ２３には、基準電位Ｖｔとして、０Ｖより高く、極値よりも低い電位が設定可能な閾電源２２ｂが接続される。そして、このコンパレータ２３は、Ｖｂが減少しつつＶｔｈを超えた場合にＨｉｇｈ信号を出力するようになっている。

なお、図８に示す降圧コンバータ５００における中点電位（図８にＣで示す接続点の電位）Ｖｃの変化は、第１実施形態とほぼ同じであるため、スナバ制御部２０の構成は第１実施形態と同一でよい。

１０・・・スナバ回路
１２・・・第２スイッチング素子
２０・・・スナバ制御部
２１・・・スイッチ制御部
２２・・・比較部
２５・・・取得部
１００・・・極性反転型のＤＣ／ＤＣコンバータ
１３０・・・第１スイッチング素子

Claims (4)

1. オンオフを周期的に繰り返してインダクタ（１１０）への電流の供給を制御する第１スイッチング素子（１３０）に並列に接続され、スナバ電流が流れるスナバ回路であって、
   前記スナバ電流の供給を制御する第２スイッチング素子（１２）と、
   前記第２スイッチング素子のオンオフを制御するスナバ制御部（２０）と、を備え、
   前記スナバ制御部は、前記第１スイッチング素子と前記インダクタとの間の中点電位（Ｖａ，Ｖｂ，Ｖｃ）と、所定の基準電位（Ｖｔｈ）と、を比較する比較部（２２）を有し、
   前記第１スイッチング素子がオンしてから次にオンするまでの一周期において、
   前記第１スイッチング素子がオンからオフに遷移し、前記中点電位が極値をむかえた後、前記基準電位に初めて到達してから、次に前記第１スイッチング素子がオンになるまでの第１期間のうち少なくとも一定期間のみ前記第２スイッチング素子をオンとすることを特徴とするスナバ回路。
2. 前記一定期間は、前記第１期間に等しいことを特徴とする請求項１に記載のスナバ回路。
3. 前記基準電位は前記極値であることを特徴とする請求項１または請求項２に記載のスナバ回路。
4. 前記スナバ制御部は、前記第１期間に要する時間を取得する取得部（２５）を有し、
   前記取得部により取得された時間に基づいて、前記第２スイッチング素子をオンとするタイミングを制御することを特徴とする請求項１〜３のいずれか１項に記載のスナバ回路。

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