JP7385383B2 - 半導体装置、システムおよび制御方法 - Google Patents

Description

本発明は、半導体装置、システムおよび制御方法に関し、例えば不揮発性記憶装置と直流電圧コンバータ（以下、ＤＣ－ＤＣコンバータあるいは単にコンバータと称する）を備えた半導体装置、前記半導体装置を備えるシステムおよび制御方法に関する。

ＤＣ－ＤＣコンバータとしては、アナログ制御方式とデジタル制御方式のものがある。一般的なアナログ制御方式およびデジタル制御方式のＤＣ－ＤＣコンバータは、例えば図１１に示すような構成を備えている。図１１（Ａ）は、アナログ制御のＤＣ－ＤＣコンバータの構成を示し、図１１（Ｂ）は、デジタル制御のＤＣ－ＤＣコンバータの構成を示している。

アナログ制御のＤＣ－ＤＣコンバータでは、ゲートドライバによってトランジスタＭＰ１、ＭＮ１をスイッチング動作させ、インダクタ（コイル）ＬｏｕｔおよびキャパシタＣｏｕｔを流れる電流をスイッチングさせることにより、出力電圧Ｖｏｕｔを形成する。形成された出力電圧Ｖｏｕｔは、抵抗およびキャパシタによって構成された補償回路によって位相等の補償が行われるとともに、比較器ＣＭＰ１によって参照電圧と比較される。比較により出力電圧Ｖｏｕｔと参照電圧との間の差、すなわち誤差が、比較器ＣＭＰ１からＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）生成回路に供給される。

ＰＷＭ生成回路においては、比較器ＣＭＰ２によって、周期的な鋸波と誤差とが比較され、誤差に応じたパルス幅のＰＷＭ信号が形成され、ゲートドライバに供給される。誤差の大きさに応じてＰＷＭ信号のパルス幅が変化するため、１周期に対するハイレベル期間（またはロウレベル期間）の比であるデューティが、誤差に応じて変化する。これにより、例えばトランジスタＭＰ１がオン状態となっている期間が、誤差に応じて変化することになり、ＤＣ－ＤＣコンバータにおいては、誤差を小さくするようなフィードバック動作が行われ、参照電圧に対応した電圧値の出力電圧Ｖｏｕｔが形成される。

デジタル制御のＤＣ－ＤＣコンバータは、アナログ制御のＤＣ－ＤＣコンバータが備えている補償回路およびＰＷＭ生成回路を、デジタル回路で実現した構成となっている。図１１（Ｂ）では、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ－Ｉｎｔｅｇｒａｌ－Ｄｉｆｆｅｒｅｎｔｉａｌ）制御回路によって補償回路が構成され、カウンターからの鋸波とＰＩＤ制御回路の出力とを比較する比較器ＣＭＰ２によってＰＷＭ生成回路が構成されている。デジタル制御であるため、比較器ＣＭＰ１からの出力は、アナログ／デジタル変換回路（以下、ＡＤＣ回路と称する）によってデジタル信号に変換され、ＰＩＤ制御回路に供給されている。図１１（Ｂ）に示したデジタル制御のＤＣ－ＤＣコンバータにおいては、例えば電源の投入時に、ソフトスタート制御回路が動作し、ソフトスタート制御回路からの信号に基づいてゲートドライバが動作する。

このようなＰＩＤ制御回路を備えたデジタル制御のＤＣ－ＤＣコンバータの技術は、例えば特許文献１に記載されている。

特許第６４４５３４８号公報

ＤＣ－ＤＣコンバータにおけるフィードバック動作を安定化させるため、補償回路は、図１１に示したトランジスタＭＰ１、ＭＮ１等のスイッチング周波数、インダクタＬｏｕｔの値（インダクタンス）およびキャパシタＣｏｕｔの値（キャパシタンス）に応じた特性を備えるように構成される。

アナログ制御方式のＤＣ－ＤＣコンバータにおいては、トランジスタのスイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値が予め設定され、これらの予め設定された周波数および値に適した特性を補償回路が備えるように、補償回路を構成する抵抗およびキャパシタが予め定められ、固定される。

これに対して、デジタル制御方式のＤＣ－ＤＣコンバータにおいては、ＰＩＤ制御回路に供給される制御パラメータを変更することにより、ＰＩＤ制御回路の特性である伝達関数を変更することが可能である。これは、スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値を、多様に選択することが可能であることを意味している。すなわち、スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値として、任意の周波数および値に設定しても、制御パラメータを変更することにより、フィードバック動作を安定化させることが可能である。

このデジタル制御方式の特徴により、ユーザーは、求めるＤＣ－ＤＣコンバータに応じて、スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値を最適化することができる。例えば、実装部品コストの低減を図るように、スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値を選定した場合、選定したものに対応した制御パラメータを選ぶことにより、フィードバック動作の安定化を図ることが可能である。また、例えばスイッチング周波数を高くすると、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の要件が厳しくなるため、低いスイッチング周波数でもフィードバック動作が安定するような制御パラメータを選ぶことにより、ＥＭＣ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）耐性の向上を図ることも可能である。

ＰＩＤ制御回路に供給する制御パラメータとしては、図１１（Ｂ）に示すように、比例に係わる比例定数ＫＰ、微分に係わる微分定数ＫＤ、積分に係わる積分定数ＫＩおよび電圧オフセットに係わるオフセット定数ＯＦＦＳＥＴがある。

スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値の変更に応じて、制御パラメータを変更することが可能なＤＣ－ＤＣコンバータを備えたシステムを、本発明者は検討した。図１０は、本発明に先だって本発明者が検討したシステムの模式的な構成を示す回路図である。システム１は、トランジスタＭＰ１、ＭＮ１、インダクタＬｏｕｔ、キャパシタＣｏｕｔ、ＤＣ－ＤＣコンバータ２およびコントローラ３を備えている。ＤＣ－ＤＣコンバータ２は、図１１（Ｂ）に示した比較器ＣＭＰ１、ＣＭＰ２、ＡＤ変換回路、ＰＩＤ制御回路、カウンターおよびゲートドライバ等を備えている。また、図１０では省略しているが、出力電圧Ｖｏｕｔは、コントローラ３に供給されている。

コントローラ３は、不揮発性の記憶装置５と制御回路４とを備えている。記憶装置５には、スイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔのそれぞれの値に応じた複数の制御パラメータが予め格納されている。制御回路４は、記憶装置５にアクセスして、設定されたスイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値に応じた制御パラメータを読み出し、読み出した制御パラメータをＤＣ－ＤＣコンバータ２に設定する。これにより、ＤＣ－ＤＣコンバータ２におけるＰＩＤ制御回路の特性は、ユーザーが設定したスイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値に適したものとなり、安定したフィードバック動作が行われるようになる。

しかしながら、コントローラ３が必要とされるため、システム１を実現する際に実装面積が増加すると言う問題がある。また、本発明者は、ＤＣ－ＤＣコンバータ２によって形成された出力電圧Ｖｏｕｔにより、コントローラ３を動作させることを考えた。しかしながら、この場合、コントローラ３を動作させるためには、ＤＣ－ＤＣコンバータ２によって出力電圧Ｖｏｕｔを形成することが必要とされる。一方、制御パラメータが、ＤＣ－ＤＣコンバータ２に供給されるまでは、ＤＣ－ＤＣコンバータ２は動作不可の状態である。そのため、コントローラ３にも動作電圧が給電されず、動作不可の状態が続くと言うデッドロック状態に陥ってしまうと言う課題が発生する。

特許文献１には、デジタル制御方式のＤＣ－ＤＣコンバータに関する技術は記載されているが、前記した課題は記載されていないし、認識もされていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係わる半導体装置は、次のとおりである。

すなわち、半導体装置は、制御パラメータに従って、特性が定められるコンバータと、コンバータの出力電圧を動作電源として動作する不揮発性記憶装置およびプロセッサとを備えている。制御パラメータは、不揮発性記憶装置に格納され、コンバータから出力電圧が出力されている期間において、制御パラメータは、プロセッサによって、不揮発性記憶装置から読み出され、コンバータに設定される。

一実施の形態によれば、実装面積の増加を抑制しながら、安定したフィードバック動作が可能なデジタル制御のコンバータを備えた半導体装置を提供することができる。

実施の形態１に係るシステムの構成を示す回路図である。 実施の形態１に係るＤＣ－ＤＣコンバータの構成を示す回路図である。 実施の形態１に係るＤＣ－ＤＣコンバータの動作を示す波形図である。 実施の形態１に係るモード切替回路の構成を示すブロック図である。 図４に示したモード切替回路を用いたＤＣ－ＤＣコンバータの波形を示す波形図である。 実施の形態２に係るモード切替回路の構成を示すブロック図である。 実施の形態２に係るモード切替回路の動作を示す波形図である。 実施の形態３に係るモード切替回路の構成を示すブロック図である。 実施の形態１に係る半導体装置の別の構成を示すブロック図である。 本発明に先だって本発明者が検討したシステムの模式的な構成を示す回路図である。 （Ａ）および（Ｂ）は、アナログ制御方式およびデジタル制御方式のＤＣ－ＤＣコンバータの構成を示す図である。

以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施の形態１）
＜システムの構成＞
図１は、実施の形態１に係わるシステムの構成を示す回路図である。図１において、１は、システムを示している。システム１は、複数の半導体装置、複数のトラジスタおよび複数の受動素子（インダクタ、抵抗、キャパシタ等）等を備えているが、図１には、説明に必要なもののみが示されている。

同図において、１０は半導体装置を示している。特に制限されないが、半導体装置１０は、複数の回路ブロックが１つの半導体チップに形成されたマイクロコントローラである。Ｔ１～Ｔ５は、半導体装置１０に設けられた外部端子を示している。外部端子Ｔ１、Ｔ４およびＴ５は、電源端子であり、外部端子Ｔ１には第１電源電圧Ｖｄ１が給電され、外部端子Ｔ５には第２電源電圧Ｖｄ２が給電される。また、外部端子Ｔ４には、後で説明するＤＣ－ＤＣコンバータによって形成された出力電圧Ｖｏｕｔが給電される。

半導体装置１０は、第１電源電圧が動作電圧として供給される一次電源動作領域１１、出力電圧Ｖｏｕｔが動作電圧として供給される二次電源動作領域１２および第２電源電圧Ｖｄ２が動作電圧として供給されるシステム電源動作領域１３を備えている。半導体装置１０が備える回路ブロックのそれぞれは、一次電源動作領域１１、二次電源動作領域１２およびシステム電源動作領域１３のいずれか１つまたは複数の領域に渡って配置され、配置された領域に供給されている動作電圧により動作する。

図１には、半導体装置１０が備える複数の回路ブロックのうちの一部の回路ブロックが例示されている。すなわち、二次電源動作領域１２に配置されている回路ブロックとして、プロセッサ１８、揮発性記憶装置であるスタティック型メモリ（ＳＲＡＭ）１９、不揮発性記憶装置であるフラッシュメモリ１７および周辺ロジック２０が例示されており、これらの回路ブロックは、出力電圧Ｖｏｕｔにより動作する。また、システム電源動作領域１３に配置されている回路ブロックとして、システム制御ロジック１６が例示されており、この回路ブロックは、第２電源電圧Ｖｄ２により動作する。さらに、一次電源動作領域１１に配置されている回路ブロックとして、ゲートドライバ１５が例示されており、この回路ブロックは、第１電源電圧Ｖｄ１によって動作する。後で説明するが、ＤＣ－ＤＣコンバータ１４は、一次電源動作領域１１とシステム電源動作領域１３の両方に渡って配置されており、第１電源電圧Ｖｄ１と第２電源電圧Ｖｄ２により動作する。

フラッシュメモリ１７には、例えば、半導体装置１０で実現する所望の機能を達成するためのプログラムが格納されている。プロセッサ１８がフラッシュメモリ１７に格納されているプログラムを読み出して実行することにより、半導体装置１０で所望の機能が達成される。スタティック型メモリ１９は、例えばプログラムが実行される過程でデータを格納するため等に用いられ、周辺ロジックは、例えばプログラムが実行される過程で、システム１に含まれる他の半導体装置との間でデータの送受信等を行うのに用いられる。

実施の形態１においては、フラッシュメモリ１７に、ＤＣ－ＤＣコンバータ１４の制御パラメータ２１も予め格納されている。また、フラッシュメモリ１７には、ＤＣ－ＤＣコンバータに係わる制御プログラムも予め格納されている。プロセッサ１８は、制御プログラムを実行することにより、フラッシュメモリ１７から制御パラメータ２１を読み出し、読み出した制御パラメータ２１をシステム制御ロジック１６へ供給し、ＤＣ－ＤＣコンバータ１４に供給するように動作する。

ＤＣ－ＤＣコンバータ１４は、後で図２等を用いて詳しく説明するが、デジタル制御ループと、アナログ制御ループと、モード切替回路とを備えている。デジタル制御ループは、供給された制御パラメータ２１によって特性が設定され、ＰＷＭ信号を形成する。この実施の形態１においては、アナログ制御ループは、ＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）信号を形成する。モード切替回路によって、ＰＷＭ信号またはＰＦＭ信号が選択され、選択された信号が、ゲートドライブ信号２２としてゲートドライバ１５に供給される。同図では、ゲートドライブ信号２２は、１つの信号として示されているが、勿論複数の信号であってもよい。

ゲートドライバ１５は、供給されたゲートドライブ信号２２に基づいたゲート信号２３Ｐおよび２３Ｎを形成し、外部端子Ｔ２およびＴ３に供給する。

外部端子Ｔ１～Ｔ４には、半導体装置１０の外部に設けられた外付けのスイッチング回路３０が接続されている。

特に制限されないが、実施の形態１におけるスイッチング回路３０は、トランジスタＭＰ１、ＭＮ１と、インダクタＬｏｕｔと、キャパシタＣｏｕｔとを備えている。実施の形態１においては、トランジスタＭＰ１は、Ｐチャンネル型のＭＯＳＦＥＴにより構成され、トランジスタＭＮ１は、Ｎチャンネル型のＭＯＳＦＥＴによって構成されている。勿論、トランジスタＭＰ１、ＭＮ１は、ＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ等であってもよい。

トランジスタＭＰ１とＭＮ１は、それぞれのソース・ドレイン経路が、第１電源電圧Ｖｄ１と接地電圧Ｖｓとの間で直列となるように、トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとが接続されている。また、トランジスタＭＰ１のゲートは外部端子Ｔ２に接続され、トランジスタＭＮ１のゲートは外部端子Ｔ３に接続されている。トランジスタＭＰ１とトランジスタＭＮ１のドレインは、インダクタＬｏｕｔの一方の端部に接続されている。また、インダクタＬｏｕｔの他方の端部と接地電圧Ｖｓとの間にキャパシタＣｏｕｔが接続され、インダクタＬｏｕｔの他方の端部から出力電圧Ｖｏｕｔが外部端子Ｔ４に出力されている。

同図では省略されているが、ＤＣ－ＤＣコンバータ１４には、参照電圧が供給され、ＤＣ－ＤＣコンバータ１４は、出力電圧Ｖｏｕｔの電圧値を参照電圧と整合させるように、時間的に変化するゲートドライブ信号２２を出力する。このゲートドライブ信号２２に従って、ゲートドライバ１５は、時間的に変化するゲート信号２３Ｐ、２３ＮをトランジスタＭＰ１、ＭＮ１のゲートに供給する。これにより、トランジスタＭＰ１、ＭＮ１はスイッチング動作を行い、インダクタＬｏｕｔおよびキャパシタＣｏｕｔを時間的に変化する電流が流れ、出力電圧Ｖｏｕｔの電圧値が変化し、参照電圧に整合した出力電圧Ｖｏｕｔが出力されることになる。

特に制限されないが、第１電源電圧Ｖｄ１と第２電源電圧Ｖｄ２は同じ電圧値であり、例えば３．３Ｖ～５Ｖである。また、参照電圧に整合したときの出力電圧Ｖｏｕｔの電圧値は、例えば１．８Ｖである。第１電源電圧Ｖｄ１と第２電源電圧Ｖｄ２とが同じ電圧値であるため、例えば、外部端子Ｔ５を半導体装置１０に設けずに、外部端子Ｔ１からシステム電源動作領域１３に第１電源電圧Ｖｄ１を給電するようにしてもよい。しかしながら、スイッチング回路３０において、トランジスタＭＰ１、ＭＮ１がスイッチング動作するため、スイッチング動作により生じるノイズが、システム電源動作領域１３に伝達される恐れがある。そのため、分離した第１電源電圧Ｖｄ１と第２電源電圧Ｖｄ２を設けることが望ましい。

＜ＤＣ－ＤＣコンバータの構成＞
図２は、実施の形態１に係わるＤＣ－ＤＣコンバータの構成を示す回路図である。同図において、一点鎖線は、第１電源電圧Ｖｄ１が給電され、一次電源で動作する領域と、第２電源電圧Ｖｄ２が給電され、システム電源（第２電源電圧Ｖｄ２）で動作する領域とを区切る仮想線である。一次電源で動作する領域には、図１で説明した一次電源動作領域１１とスイッチング回路３０が配置されている。また、システム電源で動作する領域には、図１で説明したシステム電源動作領域１３が配置されている。図２では、図１と異なり、ＤＣ－ＤＣコンバータ１４を構成する回路ブロックが、システム電源で動作する領域に配置された例が示されているが、これに限定されるものではない。

図２において、スイッチング回路３０およびゲートドライバ１５は、図１と同じであるため、説明は省略する。

ＤＣ－ＤＣコンバータ１４は、デジタル制御ループ３５と、デジタル制御ループ３５と並列的に接続されたアナログ制御ループ３６と、モード切替回路３７とを備えている。また、特に制限されないが、図１に示したシステム制御ロジック１６が、レジスタ３９および制御回路４０を備えている。勿論、レジスタ３９および制御回路４０の両方を、システム制御ロジック１６に設けずに、ＤＣ－ＤＣコンバータ１４に設けるようにしてもよい。次に、デジタル制御ループ３５およびアナログ制御ループ３６について説明する。

＜＜デジタル制御ループ＞＞
デジタル制御ループ３５は、誤差アンプ４１と、ＡＤＣ回路４２と、ＰＩＤ制御回路４３と、ソフトスタート制御回路４４と、セレクタ４５と、比較器４７と、カウンター４６と、タイミング回路４８とを備えている。

誤差アンプ４１は、参照電圧３８が供給される入力端子（＋）と、出力電圧Ｖｏｕｔが供給される入力端子（－）とを備えている。誤差アンプ４１は、入力端子（＋）に供給されている参照電圧３８と入力端子（－）に供給されている出力電圧Ｖｏｕｔとの間の電位差を検出し、誤差に対応した誤差信号（アナログ信号）を、ＡＤＣ回路４２に出力する。ＡＤＣ回路４２は、誤差信号を対応するデジタル信号に変換し、ＰＩＤ制御回路４３へ出力する。

ＰＩＤ制御回路４３には、レジスタ３９から制御パラメータ２１が供給される。制御パラメータ２１としては、電圧オフセットに係わるオフセット定数ＯＦＦＳＥＴと、比例に係わる比例定数ＫＰと、微分に係わる微分定数ＫＤと、積分に係わる積分定数ＫＩとが供給され、ＰＩＤ制御回路４３に設定される。ＰＩＤ制御回路４３の伝達関数が、比例定数ＫＰ、微分定数ＫＤおよび積分定数ＫＩによって定められ、伝播する信号のレベルがオフセット定数ＯＦＦＳＥＴに従って調整される。ＰＩＤ制御回路４３は、補償回路として機能し、デジタル制御ループ３５に供給される出力電圧Ｖｏｕｔの位相等の変更に応じて、比例定数ＫＰ、微分定数ＫＤ、積分定数ＫＩおよびオフセット定数ＯＦＦＳＥＴを変更することにより、ＰＩＤ制御回路４３の特性を変更して、デジタル制御ループ３５に供給される出力電圧Ｖｏｕｔに対して適切な補償を行う。

ソフトスタート制御回路４４は、例えば第１電源電圧Ｖｄ１および第２電源電圧Ｖｄ２が投入されて、ＤＣ－ＤＣコンバータ１４が起動した際に、巨大な突入電流が電流経路に流れるのを抑制する回路である。ソフトスタート制御回路４４を設けない場合、ＤＣ－ＤＣコンバータ１４が起動したときに、トランジスタＭＰ１等を含む電流経路に巨大な突入電流が流れることがある。この巨大な突入電流によって、例えば電流経路を構成する素子等の破壊（焼損）または／および第１電源電圧Ｖｄ１の電圧降下が発生する。さらに、出力電圧Ｖｏｕｔが急激に上昇し、出力電圧Ｖｏｕｔにオーバーシュートが発生すると言うリスクが発生する。ソフトスタート制御回路４４は、ＤＣ－ＤＣコンバータ１４が起動したときに、ＰＩＤ制御回路４３よりも先に動作を開始し、出力電圧Ｖｏｕｔが緩やかに上昇するようにトランジスタＭＰ１を制御する信号を出力する。図２では、ソフトスタート制御回路４４は、デジタル制御ループ３５に設けられているが、これに限定されるものではない。例えばソフトスタート制御回路４４は、アナログ制御ループ３６あるいはＤＣ－ＤＣコンバータ１４の外部に設けるようにしてもよい。

ＰＩＤ制御回路４３から出力されたＰＩＤ出力信号ＰＩＯは、セレクタ４５の入力端子（０）に供給され、ソフトスタート制御回路４４から出力されたソフトスタート信号ＳＴＯは、セレクタ４５の入力端子（１）に供給される。セレクタ４５は、モード切替信号ｍｏｄ１の論理値に従って、ＰＩＤ出力信号ＰＩＯまたはソフトスタート信号ＳＴＯを選択して、出力する。セレクタ４５は、モード切替信号ｍｏｄ１が論理値“１”のとき、入力端子（１）に供給されているソフトスタート信号ＳＴＯを選択し、モード切替信号ｍｏｄ１が論理値“０”のとき、入力端子（０）に供給されているＰＩＤ出力信号ＰＩＯを選択する。

セレクタ４５の出力は、比較器４７の入力端子（＋）に供給される。一方、比較器４７の入力端子（－）には、カウンター４６の出力信号が供給される。カウンター４６は、タイミング回路４８からのクロック信号をカウントし、同図において４６Ｐとして示されているような鋸波（比較信号）を形成する。すなわち、カウンター４６は、時間の経過とともに、初期値から値が上昇し、所定の値に到達すると初期値に戻る、周期的な鋸波を形成する。なお、タイミング回路４８は、ＡＤＣ回路４２、ＰＩＤ制御回路４３、ソフトスタート制御回路４４および比較器４７等を動作させるための同期信号も形成し、これらの回路ブロックに供給している。

比較器４７は、入力端子（＋）に供給されているセレクタ４５の出力の電圧値と、入力端子（－）に供給されている鋸波の電圧値を比較し、セレクタ４５の出力の電圧値に応じてデューティが定まるＰＷＭ信号Ｄ＿ＰＷＭを、モード切替回路３７の入力端子（０）に供給する。

＜＜アナログ制御ループ＞＞
アナログ制御ループ３６は、誤差アンプ４９と、比較器５０とを備えている。誤差アンプ４９は、参照電圧３８が供給される入力端子（＋）と出力電圧Ｖｏｕｔが供給される入力端子（－）とを備え、参照電圧３８と出力電圧Ｖｏｕｔとの間の電位差をアナログの誤差信号として出力する。

比較器５０は、誤差アンプ４９から誤差信号が供給される入力端子（＋）と、ハイ側のしきい値電圧ＶＴ＿Ｈとロウ側のしきい値電圧ＶＴ＿Ｌとが供給される２個の入力端子（－）とを備えている。比較器５０は、誤差信号の電圧値としきい値電圧ＶＴ＿ＨおよびＶＴ＿Ｌとの比較を行い、比較の結果に従った電圧のＰＦＭ信号を出力する。例えば、誤差信号が、しきい値電圧ＶＴ＿Ｈを上回った場合、比較器５０はＰＦＭ信号をハイレベルにし、しきい値電圧ＶＴ＿Ｌを下回った場合、比較器５０はＰＦＭ信号をロウレベルに変化させる。

実施の形態１では、アナログ制御ループ３６が、出力電圧Ｖｏｕｔと参照電圧３８との差に基づいたＰＦＭ信号を形成する例を説明するが、これに限定されるものではない。例えば、図１１（Ａ）に示したように、アナログ制御ループもデジタル制御ループと同様に、ＰＷＭ信号を形成するようにしてもよい。誤差アンプ４９および比較器５０の特性は、予め定められた特性である。そのため、アナログ制御ループ３６の特性は、ＰＦＭ信号を形成するアナログ制御ループでもＰＷＭ信号を形成するアナログ制御ループでも、予め定められたものとなっている。すなわち、アナログ制御ループ３６の特性は、ＰＩＤ制御回路４３を備えるデジタル制御ループ３５のように、制御パラメータ２１によって変更することは困難である。言い換えるならば、アナログ制御ループ３６は、制御パラメータ２１を必要としない制御ループであればよい。

実施の形態１に係わるＤＣ－ＤＣコンバータ１４おいては、デジタル制御ループ３５が、二次電源動作領域１２に対して主電源を構成する制御ループとして機能し、アナログ制御ループ３６は、主電源を構成するデジタル制御ループ３５を機能させるための追加の補助電源を構成する制御ループとして機能する。すなわち、アナログ制御ループ３６は、フラッシュメモリ１７から制御パラメータ２１を読み出して、ＰＩＤ制御回路４３に制御パラメータ２１を転送するまでに要する電力を供給するように機能する。この電力を供給することが可能な範囲で、アナログ制御ループ３６を構成すればよい。そのため、実施の形態１では、アナログ制御ループ３６に費やす面積オーバーヘッドを最小限にするために、回路がシンプルになるＰＦＭ制御の構成が、アナログ制御ループ３６に採用されている。

比較器５０から出力されたＰＦＭ信号は、ＰＦＭ信号Ａ＿ＰＦＭとして、モード切替回路３７の入力端子（１）に供給される。

モード切替回路３７には、モード切替信号ｍｏｄ２が供給される。このモード切替回路３７は、モード切替信号ｍｏｄ２の論理値に従って、入力端子（０）に供給されているＰＷＭ信号Ｄ＿ＰＷＭまたは入力端子（１）に供給されているＰＦＭ信号Ａ＿ＰＦＭを選択し、ゲートドライブ信号２２として出力する。特に制限されないが、実施の形態１においては、モード切替信号ｍｏｄ２の論理値が“０”の場合、モード切替回路３７は、入力端子（０）に供給されているＰＷＭ信号Ｄ＿ＰＷＭを選択し、モード切替信号ｍｏｄ２の論理値が“１”の場合、モード切替回路３７は、入力端子（１）に供給されているＰＦＭ信号Ａ＿ＰＦＭを選択する。

既に説明したように、ゲートドライバ１５が、ゲートドライブ信号２２に基づいて、トランジスタＭＰ１、ＭＮ１をスイッチング動作させることにより、出力電圧Ｖｏｕｔが形成される。形成された出力電圧Ｖｏｕｔは、二次電源動作領域１２（図１）に供給されるとともに、誤差アンプ４１および４９に供給される。これにより、二次電源動作領域１２に配置されているフラッシュメモリ１７およびプロセッサ１８等が動作するとともに、誤差アンプ４１および４９において、参照電圧３８と出力電圧Ｖｏｕｔとの間の誤差が求められる。

モード切替信号ｍｏｄ２に基づいてモード切替回路３７により、ＰＷＭ信号Ｄ＿ＰＷＭまたはＰＦＭ信号Ａ＿ＰＦＭが選択される。言い換えるならば、モード切替信号ｍｏｄ２によって、デジタル制御ループ３５またはアナログ制御ループ３６が選択されることになる。その結果。選択された制御ループと、ゲートドライバ１５と、スイッチング回路３０とによって、出力電圧Ｖｏｕｔの電圧値を、参照電圧３８の値に整合させるフィードバック経路が形成されることになる。

なお、ＰＦＭ信号Ａ＿ＰＦＭが選択された場合の動作は次のとおりである。すなわち、出力電圧Ｖｏｕｔが参照電圧３８を上回ると、誤差アンプ４９からの誤差信号は下がり、しきい値電圧ＶＴ＿Ｌを下回ると、比較器５０は、ＰＦＭ信号Ａ＿ＰＦＭをロウレベルにする。このロウレベルのＰＦＭ信号Ａ＿ＰＦＭが、ゲートドライバ信号２２としてゲートドライバ１５に供給され、ゲートドライバ１５は、トランジスタＭＰ１をオフ状態にする。出力電圧Ｖｏｕｔが参照電圧３８を上回ると、トランジスタＭＰ１がオフ状態となるため、出力電圧Ｖｏｕｔと参照電圧３８との間の誤差が小さくなるように、出力電圧Ｖｏｕｔが低下する。反対に、出力電圧Ｖｏｕｔが参照電圧３８を下回った場合、誤差信号が上昇し、しきい値ＶＴ＿Ｈを上回ると、比較器５０は、ＰＦＭ信号Ａ＿ＰＦＭをハイレベルにする。このハイレベルのＰＦＭ信号Ａ＿ＰＦＭが、ゲートドライバ信号２２として、ゲートドライバ１５に供給され、ゲートドライバ１５は、トランジスタＭＰ１をオン状態にする。これにより、参照電圧３８と出力電圧Ｖｏｕｔとの間の差が小さくなるように、出力電圧Ｖｏｕｔは上昇することになる。

図２に示したレジスタ３９には、プロセッサ１８が、前記した制御プログラムを実行することにより、フラッシュメモリ１７から読み出された制御パラメータ２１が書き込まれる。このレジスタ３９に格納された制御パラメータ２１が、ＰＩＤ制御回路４３に供給される。

前記したモード切替信号ｍｏｄ１およびｍｏｄ２は、制御回路４０によって形成される。実施の形態１においては、パワーオンリセット信号ＰｏｎＲに基づいて、制御回路４０は、モード切替信号ｍｏｄ１およびｍｏｄ２を形成する。特に制限されないが、図１に示したシステム制御ロジック１６がパワーオンリセット回路（図示しない）を備えている。実施の形態１においては、第１電源電圧Ｖｄ１および第２電源電圧Ｖｄ２の両方が、投入されたとき、パワーオンリセット回路がパワーオンリセット信号ＰｏｎＲを出力する。

＜ＤＣ－ＤＣコンバータの動作＞
図３は、実施の形態１に係わるＤＣ－ＤＣコンバータ１４の動作を示す波形図である。図３には、図２に示したＤＣ－ＤＣコンバータ１４の起動時の各制御信号および出力電圧Ｖｏｕｔの波形が示されている。以下、図２および図３を用いて、ＤＣ－ＤＣコンバータ１４の動作を説明する。

第１電源電圧Ｖｄ１及び第２電源電圧Ｖｄ２の両方が投入されることにより、第１電源電圧Ｖｄ１および第２電源電圧Ｖｄ２が所定の電位になる。図３には、図面が複雑になるのを避けるために、第１電源電圧Ｖｄ１のみが示されており、以降第１電源電圧Ｖｄ１を例にして説明する。

第１電源電圧Ｖｄ１が所定の電位に到達すると、パワーオンリセット回路が、パワーオンリセット信号ＰｏｎＲをロウレベルにする。パワーオンリセット信号ＰｏｎＲをロウレベル（論理値“０”）に変化させてから所定時間が経過すると、パワーオンリセット回路は、パワーオンリセットを解除する。すなわち、時刻ｔ０において、パワーオンリセット回路は、パワーオンリセット信号ＰｏｎＲをハイレベル（論理値“１”）に変化させる。

特に制限されないが、パワーオンリセット信号ＰｏｎＲが“０”となることにより、図２の制御回路４０は、モード切替信号ｍｏｄ１を“１”にし、モード切替信号ｍｏｄ２を“０”にする。モード切替信号ｍｏｄ１が“１”となることにより、セレクタ４５は、入力端子（１）を選択する。また、モード切替信号ｍｏｄ２が“０”となることにより、モード切替回路３７は、入力端子（０）を選択する。

これにより、ソフトスタート制御回路４４のソフトスタート信号ＳＴＯが、セレクタ４５を介して比較器４７に供給される。比較器４７において、鋸波とソフトスタート信号ＳＴＯとが比較され、比較の結果に従ったＰＷＭ信号Ｄ＿ＰＷＭが、比較器４７から出力される。ＰＷＭ信号Ｄ＿ＰＷＭは、モード切替回路３７を介して、ゲートドライバ１５に供給される。ゲートドライバ１５は、供給されたＰＷＭ信号Ｄ＿ＰＷＭに従ったゲート信号２３Ｐおよび２３Ｎを出力する。トランジスタＭＰ１およびＭＮ１は、供給されたゲート信号２３Ｐおよび２３Ｎに従って動作を開始する。図３においては、ゲート信号２３Ｐに従って、トランジスタＭＰ１がオン状態とオフ状態を繰り返すトグル動作を行う。トランジスタＭＰ１がトグル動作を行うことにより、スイッチング回路３０は、出力電圧Ｖｏｕｔの電圧値を徐々に上昇させる。すなわち、ソフトスタート制御回路４４の動作により、出力電圧Ｖｏｕｔの電圧値が徐々に上昇することになる。

この出力電圧Ｖｏｕｔによって、二次電源動作領域１２（図１）に配置されているフラッシュメモリ１７、プロセッサ１８、スタティック型メモリ１９および周辺ロジック２０等が起動し、動作を開始する。

出力電圧Ｖｏｕｔの電圧値が、所定の電圧値に到達すると、制御回路４０は、モード切替信号ｍｏｄ１を“０”にし、モード切替信号ｍｏｄ２を“１”に切替える。図３では、時刻ｔ１において、出力電圧Ｖｏｕｔが所定の電圧値に到達している。モード切替信号ｍｏｄ１、ｍｏｄ２が、“０”、“１”となることにより、セレクタ４５は、入力端子（０）を選択し、モード切替回路３７は、入力端子（１）を選択する。モード切替回路３７が入力端子（１）を選択するため、アナログ制御ループ３６によって形成されているＰＦＭ信号Ａ＿ＰＦＭがゲートドライバ１５に供給される。

ゲートドライバ１５は、供給されているＰＦＭ信号Ａ＿ＰＦＭに従ったゲート信号２３Ｐ、２３Ｎを出力する。図３に示した例では、ゲートドライバ１５は、トランジスタＭＰ１をトグル動作させるゲート信号２３Ｐを出力する。これにより、スイッチング回路３０は、出力電圧Ｖｏｕｔの電圧値を、所定の電圧値以上の電圧を維持する。すなわち、アナログ制御ループ３６により形成されたＰＦＭ信号Ａ＿ＰＦＭによって、出力電圧Ｖｏｕｔの電圧値が、所定の電圧値以上に維持されることになる。

実施の形態１においては、アナログ制御ループ３６により形成されたＰＦＭ信号Ａ＿ＰＦＭによって、出力電圧Ｖｏｕｔが所定の電圧値以上に維持されているアナログＰＦＭ期間において、プロセッサ１８が、フラッシュメモリ１７から制御パラメータ２１を読み出し、レジスタ３９へ制御パラメータ２１を転送し、レジスタ３９へ書き込む。図３では、時刻ｔ２において、プロセッサ１８は、フラッシュメモリ１７から制御パラメータ２１を読み出し、レジスタ３９への転送および書き込みを開始する。レジスタ３９への制御パラメータ２１の転送および書き込みは、時刻ｔ３で終了する。

レジスタ３９への制御パラメータ２１の書き込みが終了すると、制御パラメータ２１は、ＰＩＤ制御回路４３に設定される。勿論、レジスタ３９への制御パラメータ２１の転送とレジスタからＰＩＤ制御回路４３への制御パラメータ２１の設定は、時間的に平行して行われるようにしてもよい。

ＰＩＤ制御回路４３への制御パラメータ２１の設定が完了すると、制御回路４０は、モード切替信号ｍｏｄ１を“０”に維持した状態で、モード切替信号ｍｏｄ２を“０”に切替える。モード切替信号ｍｏｄ２が“０”となることにより、モード切替回路３７は、入力端子（０）を選択する。このとき、比較器４７は、セレクタ４５を介して出力されているＰＩＤ制御回路４３のＰＩＤ出力信号ＰＩＯと鋸波とを比較して、比較結果に応じたＰＷＭ信号Ｄ＿ＰＷＭを出力している。そのため、モード切替回路３７は、このＰＷＭ信号Ｄ＿ＰＷＭをゲートドライバ１５に出力し、ゲートドライバ１５は、ＰＩＤ出力信号ＰＩＯに基づいたゲート信号２３Ｐ、２３Ｎを出力する。このゲート信号２３Ｐ、２３ＮによりトランジスタＭＰ１、ＭＮ１はトグル動作を行い、スイッチング回路３０は、ＰＷＭ信号Ｄ＿ＰＷＭに応じた出力電圧Ｖｏｕｔを出力する。

図３では、ＰＩＤ制御回路４３のＰＩＤ出力信号ＰＩＯに基づいて出力電圧Ｖｏｕｔが形成されている期間が、デジタルＰＷＭ期間として示されている。また、図３では、ＰＦＭ信号Ａ＿ＰＦＭに基づいて出力電圧Ｖｏｕｔが形成されている期間が、アナログＰＦＭ期間として示され、ソフトスタート信号ＳＴＯに基づいて出力電圧Ｖｏｕｔが形成されている期間が、ソフトスタート期間として示されている。デジタルＰＷＭ期間において形成された出力電圧Ｖｏｕｔが、図１に示したフラッシュメモリ１７、プロセッサ１８、スタティック型メモリ１９および周辺ロジック２０等の主電源として用いられる。アナログＰＦＭ期間において形成される出力電圧Ｖｏｕｔと、デジタルＰＷＭ期間において形成される出力電圧の電圧値は、例えば同じ電圧値であるが、アナログＰＦＭ期間において形成される出力電圧Ｖｏｕｔは、主電源を形成するためのデジタル制御ループ３５を適切に動作させるための補助電源である。

ソフトスタート期間は、第１電源電圧Ｖｄ１（および第２電源電圧Ｖｄ２）が投入され、ＤＣ－ＤＣコンバータ１４が起動した際に極端に大きな突入電流が発生するのを防ぐための期間である。実施の形態１においては、電源電圧Ｖｄ１が投入されると、ＤＣ－ＤＣコンバータ１４は、ソフトスタート期間、アナログＰＦＭ期間、デジタルＰＷＭ期間の順に移行することになる。

ソフトスタート期間からアナログＰＦＭ期間への移行は、前記したように、出力電圧Ｖｏｕｔの電圧値が所定の電圧に到達すると行われる。実施の形態１においては、特に制限されないが、リセットが解除されてから所定の時間が経過すると、出力電圧Ｖｏｕｔは、所定の電圧に到達したものとして、ソフトスタート期間からアナログＰＦＭ期間への移行が行われる。すなわち、制御回路４０は、リセット信号ＰｏｎＲが“１”に変化した時刻ｔ０から、所定の時間が経過したか否かを判定し、所定の時間が経過した時刻ｔ１で、モード切替信号ｍｏｄ１およびｍｏｄ２の論理値を変化させる。勿論、これに限定されるものではない。例えば、制御回路４０の所定の電圧を供給し、出力電圧Ｖｏｕｔと所定の電圧とを比較し、比較結果に基づいて、モード切替信号ｍｏｄ１およびｍｏｄ２の論理値を変化させるようにしてもよい。

アナログＰＦＭ期間からデジタルＰＷＭ期間への移行についても、実施の形態１に係わる制御回路４０は、リセットが解除された時刻ｔ０から所定の時間が経過したか否かを判定し、所定の時間が経過した時刻ｔ３になっていれば、モード切替信号ｍｏｄ２の論理値を変更して、移行を行わせる。

図３では、アナログＰＦＭ期間における時刻ｔ２で、プロセッサ１８が、フラッシュメモリ１７から制御パラメータ２１の読み出し、レジスタ３９への転送および書き込みを開始する例を示したが、これに限定されるものではない。例えばソフトスタート期間において、出力電圧Ｖｏｕｔが、プロセッサ１８、フラッシュメモリ１７等を、安定して動作させる電圧値に達していれば、時刻ｔ２は、ソフトスタート期間において発生させるようにしてもよい。

実施の形態１においては、ソフトスタート期間または／およびアナログＰＦＭ期間を用いて、半導体装置１０に元々搭載されているフラッシュメモリ１７およびプロセッサ１８を起動させ、起動したフラッシュメモリ１７およびプロセッサ１８を活用して、半導体装置１０を、通常の動作を実行可能な状態（主電源で動作する状態）に移行させることができるため、デッドロック状態に陥るのを防ぐことができる。また、ＰＩＤ制御回路４３は、制御パラメータ２１によって、スイッチング回路３０に含まれるトランジスタＭＰ１、ＭＮ１のスイッチング周波数、インダクタＬｏｕｔおよびキャパシタＣｏｕｔの値等に適した特性を有するように設定される。そのため、面積の増加を抑制しながら、安定したフィードバック動作が可能なデジタル制御のＤＣ－ＤＣコンバータ１４を提供することが可能である。

一般的にＰＦＭ制御とＰＷＭ制御を比較すると、低負荷時のＤＣ－ＤＣコンバータ１４の電力効率は、ＰＦＭ制御の方が高い。そのため、フラッシュメモリ１７およびプロセッサ１８の起動時だけでなく、プロセッサ１８の動作電流を小さくする半導体装置１０の省電力モード時等で、ＤＣ－ＤＣコンバータ１４がＰＦＭ制御で動作するように切替えてもよい。すなわち、省電力モード時等において、モード切替信号ｍｏｄ２が“１”となるように制御するようにしてもよい。これにより、アナログ制御ループ３６により形成されたＰＦＭ信号Ａ＿ＰＦＭに基づいて出力電圧Ｖｏｕｔが形成される。

図１では、半導体装置１０の外部にトランジスタＭＰ１、ＭＮ１を設ける例を説明したが、これに限定されるものではない。例えば、図９に示すように、トランジスタＭＰ１、ＭＮ１（図１）は、半導体装置１０に内蔵してもよい。図９は、実施の形態１に係わる半導体装置の別の構成を示すブロック図である。図９では、ＤＣ－ＤＣコンバータ１４＿１が、図１で示したＤＣ－ＤＣコンバータ１４と、ゲートドライバ１５と、トランジスタＭＰ１、ＭＮ１を備えている。この場合、トランジスタＭＰ１のＭＮ１との間の接続ノードが外部端子Ｔ６に接続され、外部端子Ｔ６と接地電圧Ｖｓとの間にインダクタＬｏｕｔとキャパシタＣｏｕｔが直列的に接続されている。

（実施の形態２）
図４は、実施の形態１に係わるモード切替回路３７の構成を示すブロック図である。図４に示すモード切替回路３７は、入力端子（０）、入力端子（１）、選択端子ＳＬおよび出力端子ＯＴを備えたセレクタ３７Ｓによって構成されている。選択端子ＳＬに供給されているモード切替信号ｍｏｄ２が、“０”の場合、ＰＷＭ信号Ｄ＿ＰＷＭが出力端子ＯＴからゲートドライバ１５へ供給され、モード切替信号ｍｏｄ２が、“１”の場合、ＰＦＭ信号Ａ＿ＰＦＭがゲートドライバ１５へ供給される。

セレクタ３７Ｓは、簡単な構成にすることが可能であるため、モード切替回路３７を単純な回路で構成して、面積の増加を抑制することが可能である。しかしながら、モード切替回路３７によって、ＰＦＭ信号Ａ＿ＰＦＭとＰＷＭ信号Ｄ＿ＰＷＭとを非同期で切替えると、出力電圧Ｖｏｕｔに比較的大きなオーバーシュートが発生する場合がある。これは、ＰＷＭ制御に比べてＰＦＭ制御では、出力電圧Ｖｏｕｔの変化（リップル）が大きいため、非同期で、ＰＦＭ制御からＰＷＭ制御に切替えたときに、出力電圧Ｖｏｕｔが大きく変化する場合があるためである。

次に、非同期の切替えによって比較的大きなオーバーシュートが発生する場合を、図面を用いて説明する。図５は、図４に示したモード切替回路を用いたＤＣ－ＤＣコンバータ１４の波形図である。図５は、図３に示した波形図において、時刻ｔ３近辺における波形をより詳しく示した波形図に相当する。また、図５において、ＩＬは図１および図２に示したインダクタＬｏｕｔを流れるインダクタ電流を示し、Ａ＿ＰＦＭはＰＦＭ信号Ａ＿ＰＦＭを示し、Ｄ＿ＰＷＭはＰＷＭ信号Ｄ＿ＰＷＭを示している。

時刻ｔ３において、モード切替信号ｍｏｄ２が“１”から“０”へ切替り、アナログＰＦＭ期間からデジタルＰＷＭ期間へ移行が行われる。

アナログＰＦＭ期間においては、ＰＦＭ信号Ａ＿ＰＦＭが“１”となると、ゲートドライバ１５は、ゲート信号２３Ｐを“０”にし、ＰＦＭ信号Ａ＿ＰＦＭが“０”となると、ゲート信号２３Ｐを“１”にする。ゲート信号２３Ｐが“０”のとき、トランジスタＭＰ１がオン状態となり、インダクタ電流ＩＬが上昇する。これに対して、ゲート信号２３Ｐが“１”のとき、トランジスタＭＰ１がオフ状態となり、インダクタ電流ＩＬが下降する。このインダクタ電流ＩＬの変化により、出力電圧Ｖｏｕｔは、参照電圧３８に整合するように変化する。ＰＦＭ制御では、出力電圧Ｖｏｕｔと参照電圧３８との間の誤差により、ＰＦＭ信号の周波数が変わるが、ＰＦＭ信号Ａ＿ＰＦＭの１サイクルは比較的長いため、図５に示すように１サイクルの間に制御されるインダクタ電流ＩＬの変化量（制御量）が比較的大きくなる。

図５に示すように、ＰＦＭ制御中において、トランジスタＭＰ１がオン状態からオフ状態に切替わった直後、すなわちインダクタ電流ＩＬがピーク付近にある状態で、ＰＷＭ制御へ切替わると、出力電圧Ｖｏｕｔにオーバーシュートが発生する。ＰＷＭ信号Ｄ＿ＰＷＭの１サイクルは、ＰＦＭ信号Ａ＿ＰＦＭの１サイクルに比べて短い。そのため、ＰＷＭ信号Ｄ＿ＰＷＭの１サイクル中において制御されるインダクタ電流ＩＬの変化量は、ＰＦＭ信号Ａ＿ＰＦＭの１サイクル中において制御されるインダクタ電流ＩＬの変化量に比べて小さい。その結果、インダクタ電流ＩＬが、所望の出力電流を上回っている状態から平衡状態に復帰するまでに時間を要し、出力電圧Ｖｏｕｔが比較的大きくオーバーシュートすることになる。

フラッシュメモリ１７やプロセッサ１８のように、出力電圧Ｖｏｕｔが電源電圧として供給される回路ブロックは、微細化・低電圧化が進んでおり、電源電圧の電圧変動の許容範囲が大幅に制限される傾向にある。そのため、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが重要である。

図６は、実施の形態２に係わるモード切替回路の構成を示すブロック図である。図６において、３７＿１は、モード切替回路を示しており、図２に示したＤＣ－ＤＣコンバータ１４において、モード切替回路３７として用いられる。

モード切替回路３７＿１は、セレクタ３７Ｓ、インバータ回路６０、６１、６４、アンド（ＡＮＤ）回路６２、６５、ナンド（ＮＡＮＤ）回路６３およびフリップフロップ回路（以下、ＦＦ回路と称する）ＦＭ１、ＦＭ２、ＷＭ１、ＷＭ２を備えている。ＦＦ回路ＦＭ１、ＦＭ２、ＷＭ１およびＷＭ２は、同じ構成を有している。図面が複雑になるのを避けるために、ＦＦ回路ＦＭ１についてのみ、各端子に符合が付されている。すなわち、Ｄは入力端子、Ｑは出力端子、ＣＫはクロック端子、／Ｒはリセット端子を示している。ＦＦ回路ＦＭ１は、リセット端子／Ｒに“０”が供給されると、リセットされ、出力端子Ｑから“０”を出力する。また、クロック端子ＣＫに供給されている信号が変化すると、入力端子Ｄに供給されている入力の論理値をラッチし、ラッチした論理値を出力端子Ｑから出力する。他のＦＦ回路も、ＦＦ回路ＦＭ１と同様である。

ＦＦ回路ＦＭ１の出力端子Ｑは、ＦＦ回路ＦＭ２の入力端子Ｄに接続されている。すなわち、ＦＦ回路ＦＭ１とＦＭ２は、２段に直列接続あるいは２段に従属接続されている。ＦＦ回路ＦＭ１、ＦＭ２のリセット端子／Ｒには、インバータ回路６０によって反転されたモード切替信号ｍｏｄ２が供給され、ＦＦ回路ＦＭ１、ＦＭ２のクロック端子ＣＫには、インバータ回路６１によって反転されたＰＦＭ信号Ａ＿ＰＦＭが供給されている。ＦＦ回路ＦＭ１の入力端子Ｄには、論理値“１”のハイレベルが供給され、ＦＦ回路ＦＭ２の出力端子Ｑからの出力と反転されたモード切替信号ｍｏｄ２が、アンド回路６２（第１論理回路）に供給されている。

ＦＦ回路ＷＭ１の出力端子Ｑは、ＦＦ回路ＷＭ２の入力端子Ｄに接続されている。すなわち、ＦＦ回路ＷＭ１とＷＭ２も、２段に直列接続あるいは２段に従属接続されている。ＦＦ回路ＷＭ１、ＷＭ２のリセット端子／Ｒには、アンド回路６２の出力が供給され、ＦＦ回路ＷＭ１、ＷＭ２のクロック端子ＣＫには、ＰＷＭ信号Ｄ＿ＰＷＭが供給されている。ＦＦ回路ＷＭ１の入力端子Ｄには、論理値“１”のハイレベルが供給され、ＦＦ回路ＷＭ２の出力端子Ｑからの出力とアンド回路６２の出力信号Ｃは、ナンド回路６３（第２論理回路）に供給されている。

アンド回路６５（第３論理回路）には、インバータ回路６４によって反転されたアンド回路６２の出力信号Ｃと、ＰＦＭ信号Ａ＿ＰＦＭとが供給され、アンド回路６５の出力は、セレクタ３７Ｓの入力端子（１）に供給されている。また、セレクタ３７Ｓの入力端子（０）には、ＰＷＭ信号Ｄ＿ＰＷＭが供給されている。セレクタ３７Ｓの選択端子ＳＬには、ナンド回路６３の出力が、同期化後のモード切替信号ｍｏｄ２＿１として供給されている。セレクタ３７Ｓの出力端子ＯＴは、図４と同様に、ゲートドライバ１５に接続されている。

後で図面を用いて説明するが、モード切替回路３７＿１は、アナログＰＦＭ期間からデジタルＰＷＭ期間に移行する際に、トランジスタＭＰ１のスイッチング動作に対して非同期で“１”から“０”に切替えられるモード切替信号ｍｏｄ２からモード切替信号ｍｏｄ２＿１を形成する。このモード切替信号ｍｏｄ２＿１は、トランジスタＭＰ１のスイッチング動作に対して決まったタイミングで、“１”から“０”に切替わるモード切替信号である。これにより、インダクタ電流ＩＬが低下したタイミングで、アナログＰＦＭ期間からデジタルＰＷＭ期間に移行することが可能となり、出力電圧Ｖｏｕｔに大きなオーバーシュートが発生するのを抑制することが可能となる。

図７は、実施の形態２に係わるモード切替回路の動作を示す波形図である。次に、図６および図７を用いて、モード切替回路３７＿１の動作を説明する。

時刻ｔ３において、モード切替の指示が行われる。すなわち、モード切替信号ｍｏｄ２が“１”から“０”に切替えられる。これにより、ＰＦＭ信号Ａ＿ＰＦＭをクロック信号としたＦＦ回路ＦＭ１、ＦＭ２のリセットが解除される。

アナログＰＦＭ期間において、時刻ｔ＿ＦＭ１で、ＰＦＭ信号Ａ＿ＰＦＭが“０”に変化すると、ＦＦ回路ＦＭ１は、入力端子Ｄに供給されている論理値“１”を取り込み、ラッチし、出力端子Ｑから“１”を出力する。その後、ＰＦＭ信号Ａ＿ＰＦＭは、“０”から“１”に変化し、再び、時刻ｔ＿ＦＭ２において、“０”に変化する。このＰＦＭ信号Ａ＿ＰＦＭの“０”への変化に応答して、ＦＦ回路ＦＭ２は、ＦＦ回路ＦＭ１から出力されている“１”を取り込み、ラッチし、出力する。

アンド回路６２は、インバータ回路６０によって反転され、“１”となっているモード切替信号ｍｏｄ２が供給されているため、ＦＦ回路ＦＭ２から論理値“１”が出力されると、出力信号Ｃを論理値“１”にする。これにより、ＰＷＭ信号Ｄ＿ＰＷＭをクロック信号としたＦＦ回路ＷＭ１、ＷＭ２のリセットが解除される。

ＰＦＭ信号Ａ＿ＰＦＭが時刻ｔ＿ＦＭ２で“０”に変化した後に、時刻ｔ＿ＷＭ１でＰＷＭ信号Ｄ＿ＰＷＭが“０”から“１”へ変化すると、ＦＦ回路ＷＭ１は、入力端子Ｄに供給されている論理値“１”を取り込み、ラッチして、出力する。その後、ＰＷＭ信号Ｄ＿ＰＷＭは、“０”へ変化し、再び、時刻ｔ＿ＷＭ２で、論理値“１”へ変化する。この時刻ｔ＿ＷＭ２でのＰＷＭ信号Ｄ＿ＰＷＭの変化により、ＦＦ回路ＷＭ２が、ＦＦ回路ＷＭ１から出力されている“１”を取り込み、ラッチして、出力する。

ナンド回路６３は、アンド回路６２から“１”の出力信号Ｃが供給されているため、ＦＦ回路ＷＭ２の出力が“１”となることにより、モード切替信号ｍｏｄ２＿１の論理値を“１”から“０”に切替える。

すなわち、セレクタ３７Ｓの選択端子ＳＬに供給されているモード切替信号ｍｏｄ２＿１は、時刻ｔ３においてモード切替信号ｍｏｄ２が論理値“０”に切替わっても、論理値“１”を維持し、時刻ｔ３以降の所定のタイミングである時刻ｔ３＿Ｒにおいて、論理値“０”に切替わる。

セレクタ３７Ｓは、時刻ｔ３＿Ｒにおいて、モード切替信号ｍｏｄ２＿１が“０”となることにより、ＰＷＭ信号Ｄ＿ＰＷＭを選択し、ゲートドライバ１５へ供給する。なお、アンド回路６２の出力信号Ｃが“１”となることにより、アンド回路６５には、インバータ回路６４から“０”が供給されるため、ＰＦＭ信号Ａ＿ＰＦＭが、セレクタ３７Ｓの入力端子（１）への供給が停止される。

実施の形態２に係わるモード切替回路３７＿１においては、ＰＦＭ信号Ａ＿ＰＦＭをクロック信号とした２段の直列接続のＦＦ回路ＦＭ１、ＦＭ２を介して、所定の論理値“１”が到達することにより、ＰＷＭ信号Ｄ＿ＰＷＭをクロック信号とした２段の直列接続のＦＦ回路ＷＭ１、ＷＭ２の動作が許容される。動作が許容された２段の直列接続のＦＦ回路ＷＭ１、ＷＭ２を介して、所定の論理値“１”が到達することにより、モード切替信号ｍｏｄ２＿１の論理値が切替わることになる。これにより、モード切替信号ｍｏｄ２によって、アナログＰＦＭ期間からデジタルＰＷＭ期間への移行が指示された場合、ＰＦＭ信号Ａ＿ＰＦＭをクロック信号とした直列接続のＦＦ回路の段数に応じた時間と、ＰＷＭ信号Ｄ＿ＰＷＭをクロック信号とした直列接続のＦＦ回路の段数に応じた時間との和の時間だけ遅れて、モード切替が行われる。

また、デジタルＰＷＭ制御は、アナログＰＦＭ期間において、最後にトランジスタＭＰ１がオフ状態となったタイミングから、ＰＷＭ信号Ｄ＿ＰＷＭをクロック信号とした直列接続のＦＦ回路の段数に応じた遅れたタイミング（図７では、ＰＷＭ信号Ｄ＿ＰＷＭの１．５サイクル程度）で、必ず開始する。その結果、アナログＰＦＭ期間において、インダクタ電流ＩＬがピークに到達した後、インダクタ電流ＩＬが低下する時間を確保することができ、インダクタ電流ＩＬが低下した状態になっているタイミングで、デジタルＰＷＭ制御を開始することが可能であり、出力電圧Ｖｏｕｔの大きなオーバーシュートを抑制することが可能である。

（実施の形態３）
図８は、実施の形態３に係わるモード切替回路の構成を示すブロック図である。図８に示すモード切替回路３７＿２は、図２に示したＤＣ－ＤＣコンバータ１４において、モード切替回路３７として用いられている。モード切替回路３７＿２は、図６に示したモード切替回路３７＿１に類似しているので、主に相異点を説明する。モード切替回路３７＿２は、モード切替回路３７＿１に対して、ＦＦ回路ＦＭ３～ＦＭ５、ＦＦ回路ＷＭ３～ＷＭ５、インバータ回路６６、６８および３入力オア（ＯＲ）回路６７、６９が追加されている。また、モード切替回路３７＿２には、テスト信号Ｔｅｓｔおよびリセット信号ＰｏｎＲが供給される。テスト信号Ｔｅｓｔは、例えば半導体装置１０をテストするとき、論理値“１”にされ、リセット信号ＰｏｎＲは、前記したように、電源投入により、論理値“０”となり、所定の時間が経過すると、論理値“１”に変化する。

ＦＦ回路ＦＭ３～ＦＭ５は、それぞれの出力端子Ｑと入力端子Ｄとが接続され、３段の直列接続回路を構成している。この直列接続回路の初段に相当するＦＦ回路ＦＭ３の入力端子Ｄには、論理値“１”のハイレベルが供給され、最終段に相当するＦＦ回路ＦＭ５の出力端子Ｑはインバータ回路６６に接続されている。ＦＦ回路ＦＭ３～ＦＭ５は、ＦＦ回路ＦＭ１、ＦＭ２と同様に、ＰＦＭ信号Ａ＿ＰＦＭをクロック信号として動作する。より具体的に述べると、ＦＦ回路ＦＭ３～ＦＭ５は、インバータ回路６１により反転されたＰＦＭ信号Ａ＿ＰＦＭが、それぞれのクロック端子ＣＫに供給され、ＰＦＭ信号Ａ＿ＰＦＭの変化に同期して動作する。また、ＦＦ回路ＦＭ３～ＦＭ５は、ＦＦ回路ＦＭ１、ＦＭ２と異なり、リセット信号ＰｏｎＲが、それぞれのリセット端子／Ｒに供給され、リセット信号ＰｏｎＲが“０”となると、リセットされる。

図６に示したモード切替回路３７＿１では、ＦＦ回路ＦＭ２の出力は、アンド回路６２に供給されていたが、モード切替回路３７＿２においては、ＦＦ回路ＦＭ２の出力は、３入力オア回路６７に出力信号Ｂとして供給されている。３入力オア回路６７には、出力信号Ｂ以外に、インバータ回路６６の出力信号Ａおよびテスト信号Ｔｅｓｔが供給されており、３入力オア回路６７の出力が、アンド回路６２に供給されている。

ＦＦ回路ＷＭ３～ＷＭ５、インバータ回路６８および３入力オア回路６９の接続は、前記したＦＦ回路ＦＭ３～ＦＭ５、インバータ回路６６および３入力オア回路６７の接続と類似している。相異点は、ＦＦ回路ＷＭ３～ＷＭ５のクロック端子ＣＫには、ＦＦ回路ＷＭ１、ＷＭ２と同様にＰＷＭ信号Ｄ＿ＰＷＭが供給されており、ＦＦ回路ＷＭ３～ＷＭ５は、ＰＷＭ信号Ｄ＿ＰＷＭの変化に同期して動作することである。３入力オア回路６９には、テスト信号Ｔｅｓｔと、インバータ回路６８の出力信号Ｄと、ＦＦ回路ＷＭ２の出力信号Ｅとが供給される。この３入力オア回路６９の出力信号とアンド回路６２の出力信号Ｃが、ナンド回路６３に供給され、ナンド回路６３からセレクタ３７Ｓを制御するモード切替信号ｍｏｄ２＿２が出力される。

実施の形態２で説明したモード切替回路３７＿１においては、モード切替信号ｍｏｄ２が“０”になった後、直列接続されたＦＦ回路の段数に対応した数だけ、ＰＦＭ信号Ａ＿ＰＦＭが“０”に変化することにより、アンド回路６２が、論理値“１”の出力信号Ｃを出力する。出力信号Ｃが“１”となった後、直列接続されたＦＦ回路の段数に対応した数だけ、ＰＷＭ信号Ｄ＿ＰＷＭが“１”に変化することにより、ナンド回路６３は、モード切替信号ｍｏｄ２＿１を“０”にし、ＰＷＭ制御への切替を指示する。

これに対して、モード切替回路３７＿１においては、リセット信号ＰｏｎＲがリセットを示す論理値“０”にされると、ＦＦ回路ＦＭ３～ＦＭ５のそれぞれがリセットされ、ＦＦ回路ＦＭ３～ＦＭ５からは、論理値“０”の信号が出力されることになる。ＦＦ回路ＦＭ５から出力された“０”は、インバータ回路６６によって反転され、出力信号Ａは“１”となる。そのため、ＰＦＭ信号Ａ＿ＰＦＭが変化しなくても、３入力オア回路６７は、出力信号を“１”にする。このとき、モード切替信号ｍｏｄ２が“０”となっていれば、アンド回路６２の出力信号Ｃは、論理値“１”となる。すなわち、ＰＦＭ信号Ａ＿ＰＦＭが変化していなくても、モード切替信号ｍｏｄ２を“０”にし、リセット信号ＰｏｎＲを“０”にすることにより、出力信号Ｃを“１”に切替えることができる。

ＦＦ回路ＷＭ３～ＷＭ５、インバータ回路６８および３入力オア回路６９についても、ＦＦ回路ＦＭ３～ＦＭ５、インバータ回路６６および３入力オア回路６７と同様に動作し、ＰＷＭ信号Ｄ＿ＰＷＭを変化させなくても、リセット信号ＰｏｎＲを“０”にすることにより、３入力オア回路６９の出力信号を“１”に切替えることができる。そのため、ＰＦＭ信号Ａ＿ＰＦＭおよびＰＷＭ信号Ｄ＿ＰＷＭが変化していなくても、ナンド回路６３は論理値“０”のモード切替信号ｍｏｄ２＿２を出力することなる。すなわち、セレクタ３７Ｓによって、ＰＷＭ信号Ｄ＿ＰＷＭが選択されることになる。

半導体装置１０をテストするために、テスト信号Ｔｅｓｔを“１”にした場合も同様に、モード切替信号ｍｏｄ２を論理値“０”にすれば、ＰＦＭ信号Ａ＿ＰＦＭおよびＰＷＭ信号Ｄ＿ＰＷＭが変化していなくても、モード切替信号ｍｏｄ２＿２の論理値を“０”にして、ＰＷＭ信号Ｄ＿ＰＷＭが、セレクタ３７Ｓによって選択されるようにすることができる。

ＦＦ回路ＦＭ１、ＦＭ２によって構成されている直列接続回路は、モード切替信号ｍｏｄ２によるリセットが解除された後のＰＦＭ信号Ａ＿ＰＦＭのサイクル数（以下、モード切替信号の同期化サイクル数と称する）をカウントするカウンターと見なすことができる。また、ＦＦ回路ＦＭ３～ＦＭ５によって構成されている直列接続回路は、リセット信号ＰｏｎＲによるリセットが解除された後のＰＦＭ信号Ａ＿ＰＦＭのサイクル数（以下、リセット信号の同期化サイクル数と称する）をカウントするカウンターと見なすことができる。

ＦＦ回路ＷＭ１、ＷＭ２によって構成されている直列接続回路は、出力信号Ｃによるリセットが解除された後のＰＷＭ信号Ｄ＿ＰＷＭのサイクル数（これもモード切替信号の同期化サイクル数と称する）をカウントするカウンターと見なすことができる。また、ＦＦ回路ＷＭ３～ＷＭ５によって構成されている直列接続回路は、リセット信号ＰｏｎＲによるリセットが解除された後のＰＷＭ信号Ｄ＿ＰＷＭのサイクル数（これもリセット信号の同期化サイクル数と称する）をカウントするカウンターと見なすことができる。

図８に示した構成では、モード切替信号の同期化サイクル数は２であり、リセット信号の同期化サイクル数は３である。

デジタル制御のＤＣ－ＤＣコンバータを起動する際にも、ソフトスタート制御の後に、アナログＰＦＭ期間を挟まずに、デジタルＰＷＭ期間へ移行することが可能な場合がある。すなわち、フラッシュメモリ１７やプロセッサ１８への電源として、アナログＰＦＭ制御による補助電源を用いずに、デジタルＰＷＭ制御による主電源を用いることが可能な場合がある。

例えば、半導体装置１０は、ＤＣ－ＤＣコンバータ１４をオフ状態にする省電力モードを備えている場合がある。省電力化を図るために、ＤＣ－ＤＣコンバータ１４をオフ状態し、その後ＤＣ－ＤＣコンバータ１４を再起動する場合がある。この場合、図１に示したように、システム電源動作領域１３には、第２電源電圧Ｖｄ２によって給電が行われているため、ＤＣ－ＤＣコンバータ１４をオフ状態にしても、システム制御ロジック１６内のレジスタ３９（図２）には、制御パラメータ２１が保存されている。そのため、フラッシュメモリ１７から制御パラメータ２１を読み出すことは必要とされず、ソフトスタート制御回路４４によるソフトスタート期間の後、アナログＰＦＭ期間を挟まずに、デジタルＰＷＭ期間に移行し、ＰＷＭ制御により形成された主電源で二次電源動作領域１２に配置されている回路ブロックを動作させることが可能である。

しかしながら、ＤＣ－ＤＣコンバータ１４のモード切替回路として、実施の形態２で説明したモード切替回路３７＿１を用いると、モード切替信号ｍｏｄ２を“０”にして、ＤＣ－ＤＣコンバータ１４を起動すると、ソフトスタート期間の後は、必ず補助電源を形成するアナログＰＦＭ期間に移行することになる。

これに対して、図８に示したモード切替回路３７＿２をＤＣ－ＤＣコンバータ１４のモード切替回路として用いると、リセット信号ＰｏｎＲによりＤＣ－ＤＣコンバータ１４を再起動することにより、ソフトスタート期間が完了した後デジタルＰＷＭ期間へ移行することが可能である。

リセット信号ＰｏｎＲが“０”となっているリセット期間においては、モード切替信号ｍｏｄ２による同期制御は無効となるが、前記したように、インバータ回路６６、６８の出力信号Ａ、Ｄは“１”となる。そのため、モード切替信号ｍｏｄ２を“０”にすることにより、出力信号Ｃが“１”となり、モード切替信号ｍｏｄ２＿２が論理値“０”となる。その結果、セレクタ３７Ｓによって、ＰＷＭ信号Ｄ＿ＰＷＭが選択される状態となる。その後、リセットが解除され、リセット信号ＰｏｎＲが“１”になると、デジタル制御ループ３５とアナログ制御ループ３６によってＰＷＭ信号Ｄ＿ＰＷＭとＰＦＭ信号Ａ＿ＰＦＭが形成される。

前記したようにリセット信号の同期化サイクル数は３であり、モード切替信号の同期化サイクル数は２である。そのため、出力信号Ａは、ＰＦＭ信号Ａ＿ＰＦＭの３サイクル目で、論理値が“１”から“０”に変化し、出力信号Ｂは、ＰＦＭ信号Ａ＿ＰＦＭの２サイクル目で、論理値が“０”から“１”に変化する。また、出力信号Ｄは、ＰＷＭ信号Ｄ＿ＰＷＭの３サイクル目で、論理値が“１”から“０”に変化し、出力信号Ｅは、ＰＷＭ信号Ｄ＿ＰＷＭの２サイクル目で、論理値が“０”から“１”に変化する。

リセット状態で、モード切替信号ｍｏｄ２を“０”にすると、直ちにモード切替信号ｍｏｄ２＿２が“０”となる。この状態から、リセットが解除され、デジタル制御ループ３５とアナログ制御ループ３６によってＰＷＭ信号Ｄ＿ＰＷＭとＰＦＭ信号Ａ＿ＰＦＭが形成されると、必ず出力信号Ｂが“１”となってから出力信号Ａが“０”（同期化無効解除）となる。その結果、モード切替信号ｍｏｄ２＿２の論理値“０”の状態が維持され、セレクタ３７Ｓは、形成されたＰＷＭ信号Ｄ＿ＰＷＭをゲートドライバ１５へ継続して供給することができる。

その結果、モード切替回路３７＿２を用いたＤＣ－ＤＣコンバータ１４は、ソフトスタート期間の後は、アナログＰＦＭ期間を挟まずに、デジタルＰＷＭ期間へ移行することができる。

また、半導体装置１０をテストする場合には、レジスタ３９に事前に必要な制御パラメータ２１を設定することが可能である。そのため、ソフトスタート期間の後で、必ずしもアナログＰＦＭ期間を挟む必要はない。

図８に示したモード切替回路３７＿２では、テスト信号Ｔｅｓｔを“１”と設定することにより、オア回路６７、６９の出力信号を論理値“１”にし、モード切替信号ｍｏｄ２＿２を論理値“０”にすることが可能である。すなわち、モード切替信号ｍｏｄ２の同期制御を無効にして、任意のタイミングで、アナログＰＦＭ制御とデジタルＰＷＭ制御を切替えることが可能である。これにより、複雑なシーケンス操作なしに、両モードのテストを行うことが可能となる。

なお、図８において、ＦＦ回路ＦＭ３～ＦＭ５、インバータ回路６６およびオア回路６７は、第４論理回路を構成していると見なすことができる。また、ＦＦ回路ＷＭ３～ＷＭ５、インバータ回路６８およびオア回路６９は、第５論理回路を構成していると見なすことができる。この第４論理回路と第５論理回路によって、テスト時およびリセット時には、ＦＦ回路ＦＭ１、ＦＭ２、ＷＭ１、ＷＭ２による遅延が無効にされ、モード切替信号ｍｏｄ２によるＰＷＭ信号Ｄ＿ＰＷＭの選択指示に応答して、セレクタ３７ＳがＰＷＭ信号Ｄ＿ＰＷＭを選択すると見なすことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ システム
１０ 半導体装置
１４ ＤＣ－ＤＣコンバータ
１５ ゲートドライバ
１６ システム制御ロジック
１７ フラッシュメモリ
１８ プロセッサ
３０ スイッチング回路
３５ デジタル制御ループ
３６ アナログ制御ループ
３７ モード切替回路
３９ レジスタ
４３ ＰＩＤ制御回路
４４ ソフトスタート制御回路
Ｃｏｕｔ キャパシタ
ＦＭ１～ＦＭ５、ＷＭ１～ＷＭ５ フリップフロップ回路
Ｌｏｕｔ インダクタ
ＭＮ１、ＭＰ１ トランジスタ
Ｖｄ１ 第１電源電圧
Ｖｄ２ 第２電源電圧
Ｔ１～Ｔ６ 外部端子

Claims (9)

1. レジスタに接続され、前記レジスタに設定された制御パラメータに従って、特性が定められるデジタル制御ループと、
   予め定められた特性のアナログ制御ループと、
   前記デジタル制御ループと前記アナログ制御ループとに接続され、第１モード切替信号に従って、前記デジタル制御ループまたは前記アナログ制御ループを選択する第１モード切替回路と、
   前記第１モード切替回路によって選択された前記デジタル制御ループまたは前記アナログ制御ループの出力信号に基づいて形成された出力電圧を動作電源として動作する不揮発性記憶装置と、
   前記出力電圧を動作電源として動作し、前記不揮発性記憶装置を制御するプロセッサと、
   を備え、
   前記制御パラメータは前記不揮発性記憶装置に格納され、
   前記第１モード切替回路によって前記アナログ制御ループが選択されている期間において、前記制御パラメータは、前記プロセッサによって前記不揮発性記憶装置から読み出され、前記レジスタに設定される、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記デジタル制御ループは、前記出力電圧と参照電圧との誤差に対応したデジタル信号が供給され、前記レジスタからの前記制御パラメータに従って特性が定められる補償回路と、前記補償回路の出力信号と時間的に変化する比較信号とを比較し、ＰＷＭ信号を出力する第１比較器とを備え、
   前記アナログ制御ループは、前記出力電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、ＰＦＭ信号を出力する第２比較器とを備え、
   前記第１モード切替回路によって、前記ＰＷＭ信号または前記ＰＦＭ信号が選択される、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体装置は、前記補償回路が動作する前に、所定の信号を出力するソフトスタート制御回路と、前記補償回路の出力と前記ソフトスタート制御回路の出力とを、第２モード切替信号に従って選択する第２モード切替回路とを、さらに備え、
   前記第１比較器は、前記第２モード切替回路によって選択された信号と、前記比較信号とを比較し、前記ＰＷＭ信号を出力する、半導体装置。
4. 請求項２に記載の半導体装置において、
   前記第１モード切替回路は、
   前記ＰＦＭ信号が、それぞれのクロック端子に供給され、直列接続された複数の第１フリップフロップ回路と、
   前記複数の第１フリップフロップ回路を介した第１信号と前記第１モード切替信号とが供給される第１論理回路と、
   前記ＰＷＭ信号が、それぞれのクロック端子に供給され、直列接続された複数の第２フリップフロップ回路と、
   前記複数の第２フリップフロップ回路を介した第２信号と前記第１論理回路の出力とが供給される第２論理回路と、
   前記第２論理回路の出力に従って、前記ＰＷＭ信号または前記ＰＦＭ信号を選択するセレクタと、
   を備え、
   前記セレクタは、前記第１モード切替信号が前記ＰＷＭ信号の選択を指示したとき、直列接続された第１フリップフロップ回路と第２フリップフロップ回路の段数に応じた時間遅延して、前記ＰＷＭ信号を選択する、半導体装置。
5. 請求項２に記載の半導体装置において、
   前記第１モード切替回路は、
   前記ＰＦＭ信号が、それぞれのクロック端子に供給され、直列接続された複数の第１フリップフロップ回路と、
   前記複数の第１フリップフロップ回路を介した第１信号と前記第１モード切替信号とが供給される第１論理回路と、
   前記ＰＷＭ信号が、それぞれのクロック端子に供給され、直列接続された複数の第２フリップフロップ回路と、
   前記複数の第２フリップフロップ回路を介した第２信号と前記第１論理回路の出力とが供給される第２論理回路と、
   前記第１論理回路の出力と前記ＰＦＭ信号とが供給される第３論理回路と、
   前記第２論理回路の出力に従って、前記ＰＷＭ信号または前記第３論理回路の出力信号を選択するセレクタと、
   を備え、
   前記複数の第１フリップフロップ回路は、前記第１モード切替信号に基づいてリセットされ、
   前記複数の第２フリップフロップ回路は、前記第１論理回路の出力に基づいてリセットされ、
   前記セレクタは、前記第１モード切替信号が前記ＰＷＭ信号の選択を指示したとき、直列接続された第１フリップフロップ回路と第２フリップフロップ回路の段数に応じた時間遅延して、前記ＰＷＭ信号を選択する、半導体装置。
6. 請求項２に記載の半導体装置において、
   前記第１モード切替回路は、
   前記ＰＦＭ信号が、それぞれのクロック端子に供給され、直列接続された複数の第１フリップフロップ回路と、
   前記ＰＦＭ信号が、それぞれのクロック端子に供給され、リセット信号によってリセットされる直列接続された複数の第２フリップフロップ回路と、
   前記複数の第１フリップフロップ回路を介した第１信号と、前記複数の第２フリップフロップ回路を介した第２信号と、テスト信号とが供給される第１の論理回路と、
   前記第１の論理回路の出力信号と、前記第１モード切替信号とが供給される第２の論理回路と、
   前記ＰＷＭ信号が、それぞれのクロック端子に供給され、前記第２の論理回路の出力によってリセットされる直列接続された複数の第３フリップフロップ回路と、
   前記ＰＷＭ信号が、それぞれのクロック端子に供給され、前記リセット信号によってリセットされる直列接続された複数の第４フリップフロップ回路と、
   前記複数の第３フリップフロップ回路を介した第３信号と、前記複数の第４フリップフロップ回路を介した第４信号と、前記テスト信号とが供給される第３の論理回路と、
   前記第２の論理回路の出力と、前記第３の論理回路の出力とが供給される第４の論理回路と、
   前記第４の論理回路の出力に従って、前記ＰＷＭ信号または前記ＰＦＭ信号に基づいた信号を選択するセレクタと、
   を備え、
   前記セレクタは、前記第１モード切替信号が前記ＰＷＭ信号の選択を指示したとき、直列接続された第１フリップフロップ回路と第３フリップフロップ回路の段数に応じた時間遅延して、前記ＰＷＭ信号を選択し、
   前記テスト信号によって特定されるテスト時および前記リセット信号によって特定されるリセット時においては、前記直列接続された第１フリップフロップ回路と第３フリップフロップ回路の段数に応じた時間の遅延が無効にされ、前記第１モード切替信号による前記ＰＷＭ信号の選択の指示に応答して、前記セレクタが前記ＰＷＭ信号を選択する、半導体装置。
7. 第１外部端子と第２外部端子を備えた半導体装置と、前記第１外部端子に接続されたスイッチング回路とを具備したシステムであって、
   前記半導体装置は、
   前記第２外部端子に接続され、前記第２外部端子における電圧を動作電圧として動作するプロセッサおよび不揮発性記憶装置と、
   制御パラメータが設定されるレジスタと、
   前記第２外部端子における電圧と参照電圧との誤差に対応するデジタル信号が供給され、前記レジスタに設定された前記制御パラメータに従って特性が定められる補償回路と、前記補償回路の出力と時間的に変化する比較信号とを比較し、ＰＷＭ信号を出力する第１比較器とを備えたデジタル制御ループと、
   前記第２外部端子における電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、ＰＦＭ信号を出力する第２比較器を備えたアナログ制御ループと、
   前記デジタル制御ループと前記アナログ制御ループとに接続され、モード切替信号に従って、前記ＰＷＭ信号または前記ＰＦＭ信号を選択し、選択した前記ＰＷＭ信号または前記ＰＦＭ信号を前記第１外部端子を介して出力するモード切替回路と、
   を備え、
   前記スイッチング回路は、前記第１外部端子を介して供給される前記ＰＷＭ信号または前記ＰＦＭ信号に従ってスイッチングするトランジスタと、前記トランジスタを介して電流が供給されるインダクタとキャパシタとを備え、前記スイッチング回路は、前記ＰＷＭ信号または前記ＰＦＭ信号に応じた電圧を、前記第２外部端子に出力し、
   前記不揮発性記憶装置に前記制御パラメータが格納され、
   前記ＰＦＭ信号が前記第１外部端子を介して出力されている期間において、前記不揮発性記憶装置から前記制御パラメータが、前記プロセッサによって読み出され、前記レジスタに設定される、システム。
8. 制御パラメータを格納する不揮発性記憶装置が配置された領域を備えた半導体装置において、前記領域に供給される電源電圧を形成するための制御方法であって、
   前記半導体装置は、
   前記電源電圧と参照電圧との誤差に対応するデジタル信号が供給され、前記制御パラメータに従って特性が定められる補償回路と、前記補償回路が動作する前に、所定の信号を出力するソフトスタート制御回路と、時間的に変化する比較信号と前記補償回路または前記ソフトスタート制御回路の出力とを比較し、ＰＷＭ信号を出力する第１比較器とを備えたデジタル制御ループと、
   前記電源電圧と参照電圧との誤差に対応したアナログ信号と、所定のしきい値とを比較し、ＰＦＭ信号を出力する第２比較器を備えたアナログ制御ループと、
   前記デジタル制御ループと前記アナログ制御ループとに接続され、モード切替信号に従って、前記ＰＷＭ信号または前記ＰＦＭ信号を選択し、出力するモード切替回路と、
   を具備し、
   前記モード切替回路の出力に基づいて形成される前記電源電圧の電圧値が、前記ソフトスタート制御回路から出力されている前記所定の信号によって、所定の値まで上昇すると、前記モード切替信号により前記ＰＦＭ信号が選択され、前記ＰＦＭ信号に基づいて前記電源電圧が形成され、
   前記ＰＦＭ信号に基づいて前記電源電圧が形成されている期間において、前記不揮発性記憶装置に格納されている前記制御パラメータが、前記補償回路に転送され、
   前記制御パラメータが、前記補償回路に転送された後、前記モード切替回路によって前記ＰＷＭ信号が選択され、前記電源電圧が、前記ＰＷＭ信号に基づいて形成される、制御方法。
9. 請求項８に記載の制御方法において、
   前記ソフトスタート制御回路は、電源の投入に応答して、動作を開始する、制御方法。

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