JP2015130722A - スイッチング電源制御回路 - Google Patents

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Abstract

【課題】回路規模を増大させることなく、比較的簡便な操作で複数の制御方式が切り替えられるスイッチング電源制御回路を提供する。【解決手段】スイッチング電源制御回路１００は、アナログの第１直流電圧Ｖｏ１または第２の直流電圧Ｖｏ２をデジタル値に変換するＡＤＣ１１０と、ＡＤＣ１１０から入力されたデジタル値のゲイン、位相をデジタル的に処理し補償するデジタル補償器１２０と、デジタル補償器１２０で処理されたデジタル信号に基づき駆動信号Ｓを生成するパルス生成回路１３０を備える。パルス生成回路１３０はオンオフ信号Ｅに応動して制御方式選択信号Ｍを駆動信号Ｓとして出力する。【選択図】図１

Description

本発明は、スイッチング電源装置の制御方式を切り替えるスイッチング電源制御回路に関する。
近年、電気自動車やハイブリッドカーなどに、太陽光発電によって発電した電力を充電および充電した電力を必要に応じて家庭などに供給するために双方型スイッチング電源用制御回路が搭載されている。
特許文献１は、双方向の電力交換を行うスイッチング電源装置を開示する。トランスの１次側にはフルブリッジ回路が、その２次側にはプッシュプル回路がそれぞれ接続され、フルブリッジ回路は、フェーズシフト信号でスイッチングするものを示す。
特許文献２は、絶縁型ＤＣ／ＤＣコンバータを開示する。その特徴はマイコンによって、スイッチング素子の駆動方式、すなわち制御方式をフルブリッジ型とハーフブリッジ型との間で切り替え制御を行うものである。なお、フルブリッジ型とハーフブリッジ型を構成するスイッチング素子はトランスの１次巻線側に接続されるものである。したがって、フルブリッジ型とハーフブリッジ型との切り替えは、トランスの１次巻線側で行うものであり、トランスの２次巻線側の駆動方式を切り替えるものではない。
特許文献３は、小型、高効率のＤＣ／ＤＣコンバータを実現するとしており、特に、フルブリッジ型双方向絶縁型のＤＣ／ＤＣコンバータ、フライバックコンバータ、極性反転チョッパを用いた直列コンバータ、単方向絶縁型のＤＣ／ＤＣコンバータなど複数の制御方式を開示する。
特開２０１２−１１０１０８号公報 特開２０１３−１８８０８４号公報 特開２０１２−４４８０１号公報
本発明のスイッチング電源制御回路は、上記特許文献に関連する技術分野に関連し、特に回路規模を増大させることなく、比較的簡便な操作で、複数の制御方式を１つのＩＣで切替えることのできるスイッチング電源制御回路を提供することを目的とする。
本書でスイッチング電源装置の「制御方式」とは、スイッチング電源装置に用いる各種の回路方式またはその動作モードまたはそれらを駆動するときの各種の駆動信号、またはこれらの組み合わせを指す。スイッチング電源装置の回路方式としては、フルブリッジ方式、ハーフブリッジ方式、プッシュプル方式、フライバック方式、チョッパ方式、マグアンプ方式、フォワード方式などを挙げることができる。またフォワード方式としてはアクティブ・クランプ方式、ダブルフォワード方式を挙げることができる。動作モードとしては、昇圧型、降圧型、反転型などが相当する。また、各種の駆動信号としては、パルス周波数変調（ＰＦＭ）信号、パルス幅変調（ＰＷＭ）信号、フェーズシフト信号などである。
本発明態様のスイッチング電源制御回路は、アナログ直流電圧をデジタル値の電圧に変換するアナログ・デジタル変換器と、前記アナログ・デジタル変換器から出力されるデジタル値の電圧を元にしてスイッチング電源制御回路全体のゲインおよび位相特性を設定するデジタル補償器と、前記デジタル補償器で処理されたデジタル補償値を元にしてスイッチング素子をオンオフさせ駆動信号を生成するパルス生成回路を備え、前記パルス生成回路は前記駆動信号が前記パルス生成回路からの出力をオンまたはオフさせるオンオフ信号および、複数の前記駆動信号のなかから所定の駆動信号を選択する制御方式選択信号によって切り替える。
また本発明の別の態様は、デジタル補償器とパルス生成回路との間にデジタル補償器から出力されるデジタル補償値をアナログに変換するデジタル・アナログコンバータ（ＤＡＣ）と、デジタル・アナログコンバータから出力されるアナログ値とスイッチング素子に流れる電流を比較するコンパレータが接続され、コンパレータの出力をパルス生成回路に入力する。こうした構成は電流モード型のスイッチング電源制御回路に採用される。
また本発明の別の態様において、パルス生成回路は、オンオフ信号によって一旦オフとされた後、制御方式選択信号がパルス生成回路に印加され、その後オンオフ信号によってパルス生成回路がオンとされる。
また本発明の別の態様のスイッチング電源制御回路は、さらに第１レジスタおよび第２レジスタを備え、第１レジスタにはゲインおよび位相特性が一時記憶され、デジタル補償器には第１レジスタよりゲインおよび位相特性が取り込まれ、第２レジスタにはパルス生成回路で生成されるスイッチング信号の周波数、デッドタイムが一時記憶される。パルス生成回路は第２レジスタを介して上記の各種パラメータを取り込む。
また本発明の別の態様のスイッチング電源制御回路は、さらに不揮発性メモリを備え、第１レジスタに一時記憶されるゲインおよび位相特性および、第２レジスタに一時記憶されるスイッチング信号の周波数,デッドタイムは不揮発性メモリから取り込まれる。
また本発明の別の態様のスイッチング電源制御回路は、さらに不揮発性メモリとレジスタとの間にデータ読み出し回路が設けられ、デジタル補償器に設定されるゲインおよび位相特性、およびパルス生成回路に設定されるスイッチング信号の周波数，デッドタイムは、不揮発性メモリからデータ読み出し回路を介して第１レジスタおよび第２レジスタに一時記憶され、第１,第２レジスタを介してデジタル補償器およびパルス生成回路に取り込まれ、デジタル補償器およびパルス生成回路に各別に設定される。
また本発明の別の態様のスイッチング電源制御回路においては、データ読み出し回路には制御方式を選択する上位アドレスが設けられ、上位アドレスを指定して複数の制御方式選択信号から所望の制御方式選択信号を読み出す。また読み出し回路にはさらに下位アドレスが設けられ、下位アドレスを指定して、デジタル補償器に設定されるゲイン、位相特性およびパルス生成回路に設定されるスイッチング周波数，デッドタイムを読み出す。
また本発明の別の態様のスイッチング電源制御回路においては、制御方式選択信号に基づき選択される駆動信号は、フェーズシフト信号、同期整流信号、ＰＷＭ信号、ＰＦＭ信号の少なくとも１つである。
また本発明の別の態様のスイッチング電源制御回路においては、フェーズシフト信号、同期整流信号、ＰＷＭ信号、ＰＦＭ信号は、フルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式、プッシュプル方式のスイッチング電源制御回路の前記駆動信号として用いる。
さらに本発明の別の態様においては、第１直流電圧と第２直流電圧との間で双方向に電圧の伝達が可能なスイッチング電源制御回路であって、フルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式およびプッシュプル方式から選ばれた少なくとも１つの制御方式が前記第１直流電圧および前記第２直流電圧の少なくとも一方側に用いられる。
本発明のスイッチング制御回路は、回路規模を増大させることなく、比較的簡便な操作でデジタル補償器およびパルス生成回路の各種パラメータを所定の値に設定して、複数の制御方式の１つを１つのＩＣで切り替えることのできるスイッチング電源用制御回路を提供することができる。
本発明の実施形態にかかるスイッチング電源制御回路のブロック図。 図１の変形例を示すブロック図。 図２の変形例を示すブロック図。 図３の具体例を示すブロック図。 図１の別の変形例を示すブロック図。 図１に示すＡＤＣの切り替えを示すブロック図。 図６Ａの変形例を示すブロック図。 本発明にかかるスイッチング電源制御回路を電流モード型スイッチング電源回路に用いた一例を示すブロック図。 本発明にかかるスイッチング電源制御回路の制御方式を切替える状態を示すタイミングチャート。 本発明の制御方式の選択対象とされる双方向フルブリッジ方式のスイッチング電源制御回路図。 本発明の制御方式の選択対象とされるハーフブリッジ方式のスイッチング電源制御回路を示す図。 本発明の制御方式の選択対象とされるアクティブ・クランプ方式のスイッチング電源制御回路を示す図。 本発明の制御方式の選択対象とされるチョッパ方式のスイッチング電源制御回路を示す図。 図１２Ａの各トランジスタのゲートに印加される駆動信号波形図。 本発明の制御方式の選択対象とされるプッシュプル方式のスイッチング電源制御回路を示す図。
スイッチング電源装置としては、たとえばＤＣ／ＤＣコンバータが知られている。ＤＣ／ＤＣコンバータは、たとえばスイッチング素子またはスイッチング回路を用いて第１直流電圧を一旦交流電圧に変換した後、トランスを用いてこれを降圧または昇圧し、さらに平滑回路を用いてこれを第２直流電圧に変換する。トランスを用いるＤＣ／ＤＣコンバータは、絶縁型ＤＣ／ＤＣコンバータと称され、トランスを用いない非絶縁型ＤＣ／ＤＣコンバータと区別されることが少なくない。本発明のスイッチング電源制御回路は絶縁型ＤＣ／ＤＣコンバータに好適であるが非絶縁型ＤＣ／ＤＣコンバータにも適用することができる。
図１は本発明にかかるスイッチング電源制御回路にかかるブロック図を示す。スイッチング電源制御回路１００は１つのＩＣで構成され、たとえば絶縁型ＤＣ／ＤＣコンバータに用いられ、アナログ・デジタル変換器（以下ＡＤＣと称する）１１０、デジタル補償器１２０、パルス生成回路１３０、レジスタ１４０，１５０、および不揮発性メモリ２１０を備える。
デジタル補償器１２０は、ＡＤＣ１１０で変換されたデジタル値の電圧を受け入れる。なお、ＡＤＣ１１０とデジタル補償器１２０との間には図示しないエラー増幅器が介在されている。エラー増幅器ではアナログ・デジタル変換されたデジタル値とデジタル基準値とが比較され、その誤差信号を生成する。生成された誤差信号がデジタル補償器１２０に入力される。デジタル補償器１２０はエラー信号に基づきデジタルフィードバック信号を生成する。デジタルフィードバック信号によって第１直流電圧Ｖｏ１または第２直流電圧Ｖｏ２は所定の値に設定される。また、デジタル補償器１２０は、ゲイン設定、位相補償を行う。ゲイン設定、位相補償は、図示しない平滑回路でのゲインの減衰と位相の遅れを補償し、スイッチング電源制御回路を含むスイッチング電源装置全体の閉ループを安定化させる。
スイッチング電源装置の閉ループを安定化させるためには、ゲイン余裕と位相補償を確保する必要がある。ゲイン余裕は、位相が１８０度遅れたときのゲインであり、位相補償はゲインが０ｄｂのときの位相が１８０度に対してどれだけ余裕があるかを示す。たとえば、位相補償が７０度であるとスイッチング電源装置は安定に出力電圧を供給できる。このようなゲイン余裕や位相補償を確保するために、デジタル補償器１２０によってゲイン補償と位相補償を行う。なお、デジタル補償器１２０には、よく知られたＰ（Proportional）制御、ＰＩ（Proportional integral）制御、ＰＩＤ（Proportional integral Differential）制御などを採用することができる。
パルス生成回路１３０は、デジタル補償器１２０からの信号を受け、後段に配置されるたとえばフルブリッジ回路、ハーフブリッジ回路を駆動する駆動信号Ｓを生成する。パルス生成回路１３０は、フリップフロップ群１３２、論理積回路群１３４を有する。パルス生成回路１３０にはさらに、後述するレジスタ群５１０からオンオフ信号Ｅ、および制御方式選択信号Ｍが与えられている。オンオフ信号Ｅはパルス生成回路１３０から駆動信号Ｓが出力されるのを遮断する。制御方式選択信号Ｍは、パルス生成回路１３０から出力される駆動信号Ｓの制御方式を選択し決定する。
オンオフ信号Ｅは、パルス生成回路１３０から駆動信号Ｓが出力されるのを制御する。オンオフ信号Ｅがオンに選ばれると駆動信号Ｓが出力され、オンオフ信号Ｅがオフに選ばれると駆動信号Ｓは出力されない。
制御方式選択信号Ｍは、スイッチング電源装置がたとえばフルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式、プッシュプル方式のいずれか１つまたはこれらの組み合わせで構成されるとき、それらの回路方式に合った、たとえばフェーズシフト信号、同期整流信号、ＰＷＭ信号、ＰＦＭ信号のいずれか１つまたは複数の駆動信号（制御信号）をパルス生成回路１３０から出力させるための選択信号である。所望する制御方式に合った制御信号を選択するときには、オンオフ信号Ｅを用いて一旦パルス生成回路１３０からの駆動信号Ｓの出力をオフにし、その後所定の制御方式選択信号Ｍをパルス生成回路１３０に印加する。所望の制御方式選択信号Ｍが印加されると、パルス生成回路１３０から、たとえばフェーズシフト信号、ＰＷＭ信号、同期整流信号、ＰＦＭ信号などが出力される。
第１レジスタ１４０は、デジタル補償器１２０に各制御方式に合った各種のパラメータを一時的に記憶する。デジタル補償器１２０がたとえばＰＩ制御を採用したときには乗算器１２１，１２２（後述の図４参照）が用意され、それら乗算器にはよく知られた比例定数、積分定数が与えられる。本書でいう各種パラメータとはこうした各種の設定値を指している。ＰＩ制御によって、デジタル補償器１２０のゲイン、位相特性が決められている。
第２レジスタ１５０は、パルス生成回路１３０に各制御方式に合った各種パラメータを一時的に記憶する。ここで各種パラメータとはパルス生成回路１３０から出力される駆動信号Ｓの周波数,デッドタイムを一時的に記憶する。したがって、たとえばフルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式、プッシュプル方式に合った、たとえばフェーズシフト信号、ＰＷＭ信号、同期整流信号、ＰＦＭ信号の周波数、デッドタイムなどが第２レジスタ１５０に記憶される。
不揮発性メモリ２１０には、デジタル補償器１２０およびパルス生成回路１３０の制御方式を設定するために、たとえば、ゲイン、位相特性、周波数、デッドタイムなどが設定された各種パラメータの設定値が格納されている。不揮発性メモリ２１０にはたとえば、ＥＥＰＲＯＭ、フラッシュメモリを用いることができる。不揮発性メモリ２１０に格納された各種パラメータは第１レジスタ１４０、第２レジスタ１５０を介してそれぞれデジタル補償器１２０およびパルス生成回路１３０に設定される。
図２は図１の変形例であり、スイッチング電源制御回路２００を示す。図２も図１と同様に１つのＩＣで構成されている。図２が図１と異なる第１の相違点は、パルス生成回路１３０を少し詳しく示したことである。第２の相違点はデータ読み出し回路３１０を第１レジスタ１４０、第２レジスタ１５０と不揮発性メモリ２１０との間に設けたことである。
パルス生成回路１３０は、複数のフリップフロップ群１３２および複数の論理積回路群１３４を有する。１つのフリップフロップに対応して１つの論理積回路が設けられ、フリップフロップ１３２群と論理積回路１３４群は同じ段数である。これらの段数は駆動信号Ｓの数に応じて決められる。駆動信号Ｓの数は、本発明の制御方式によって異なる。たとえば、双方向のフルブリッジ型スイッチング電源制御に用いるときは、駆動信号Ｓは６〜８個使用するので、フリップフロップ群１３２および論理積回路群１３４の段数は６〜８段用意される。
オンオフ信号Ｅがたとえばハイレベルに設定されると、論理積回路群１３４はオンとなり、フリップフロップ群１３２から論理積回路群１３４に入力される信号が駆動信号Ｓとして出力される。一方、オンオフ信号Ｅがたとえばローレベルに設定されると論理積回路群１３４はオフとなり、駆動信号Ｓの出力は遮断される。
データ読み出し回路３１０は、不揮発性メモリ２１０に格納され、デジタル補償値１２０およびパルス生成回路１３０に設定される各種パラメータを第１レジスタ１４０および第２レジスタ１５０に伝達する。データ読み出し回路３１０にはパルス生成回路１３０に印加される制御方式選択信号Ｍが同時に印加される。
図３は、図２の変形例を示す。図３に示したスイッチング電源制御回路３００は図１、図２と同様に１つのＩＣで構成され、図２と相違する点は、第１にデータ読み出し回路３１０に上位アドレス３１１を設けたことである。これによって、不揮発性メモリ２１０に格納された複数の制御方式をデータ読み出し回路３１０で選択することができる。第２に不揮発性メモリ２１０にたとえば、制御方式１用メモリ領域２１２および制御方式２用メモリ領域２１４を設けたことである。こうした制御方式ごとにメモリ領域を分けることができるのは、データ読み出し回路３１０に上位アドレス３１１を設けたからである。上位アドレスを指定することで、所望の制御方式を設定できることになる。なお、不揮発性メモリ２１０には２つの制御方式を例示したが、これに限らず３以上の制御方式をあらかじめ用意しておくことができる。
図４は図３のスイッチング電源制御回路３００を具体的に示す。スイッチング電源制御回路４００は１つのＩＣで構成されている。ここで、図３と相違する点について説明する。
デジタル補償器１２０はデジタル信号処理でよく知られたＰＩ制御回路を有する。ＰＩ制御回路は、乗算器１２１，１２２、遅延回路１２３，１２４、加算器１２５を有する。デジタル補償器１２０の出力はデジタル信号であり、ゲインおよび位相特性は、たとえば乗算器１２１，１２３に与えられた比例定数、積分係数などで設定される。デジタル補償器１２０の出力は後段のパルス生成回路１３０を構成する補償値変換手段１３６に入力される。
パルス生成回路１３０は、補償値変換手段１３６、フリップフロップ群１３２、論理積回路群１３４を有する。補償値変換手段１３６は、デジタル補償器１２０から出力されたデジタル補償値に基づき、たとえばＰＷＭ信号やフェーズシフト信号を生成する。すなわち、デジタル値化された信号を時間軸をもった駆動信号Ｓに変換する。これによって、駆動信号Ｓのデューティ比、パルス幅、周波数などが設定される。
レジスタ群５１０は、第１レジスタ１４０、第２レジスタ１５０、パルス生成回路１３０をオンオフさせるオンオフ信号Ｅ、制御方式選択信号Ｍを有する。第１レジスタ１４０には、デジタル補償値１２０の各種パラメータを設定するたとえば、乗算器１２１，１２２の比例定数ｋｐ、積分定数ｋｉが格納される。こうした各定数は、デジタル補償器１２０のゲイン、位相特性を決める。
第２レジスタ１５０には、パルス生成回路１３０を構成する補償値変換手段１３６の、たとえば、スイッチング周波数ｆｓｗ、デッドタイムｔｄなどの各種パラメータが一時的に記憶される。
フリップフロップ群１３２および論理積回路群１３４は、デジタル補償器１２０、補償値変換手段１３６で設定された、ゲイン、位相特性、スイッチング周波数、デューティ、パルス幅などを有する駆動信号Ｓを出力する。
データ読み出し回路３１０は、上位アドレス３１１、下位アドレス３１２、パラレル・シリアル変換手段３１３、シリアル・パラレル変換手段３１４、読み出しデータ３１５、およびレジスタ群制御回路３１６を備える。
上位アドレス３１１はたとえば３ビットのデジタル信号から成り、各制御方式たとえば、フルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式、プッシュプル方式などの回路方式ごとに認識番号が与えられる。
下位アドレス３１２は、たとえば８ビットのデジタル信号から成り、比例定数ｋｐや積分定数ｋｉ、スイッチング周波数ｆｓｗ、デッドタイムｔｄなどの情報が、制御方式１用設定値２１２と制御方式２用設定値２１４のどの位置にあるかを指定する。下位アドレス３１２は、データ読み出し回路３１０でインクリメントして自動生成することができる。
パラレル・シリアル変換手段３１３では、上位アドレス３１１、下位アドレス３１２から不揮発性メモリ２１０にアドレスを指定するときにパレルデータからシリアルデータに変換するために設けている。不揮発性メモリ２１０とのインターフェースがＩＩＣ（Inter Integrated Circuit）やＳＰＩ（Serial Peripheral Interface）などのシリアルインターフェースである場合に必要となるが、不揮発性メモリにパラレルのインターフェースを有している場合、パラレル・シリアル変換手段３１３は不要である。
シリアル・パラレル変換手段３１４では不揮発性メモリ２１０から、レジスタ群５１０を構成する第１レジスタ１４０と第２レジスタ１５０に各種パラメータを送るときに、シリアルデータからパラレルデータに変換するために設けている。不揮発性メモリ２１０とのインターフェースがＩＩＣやＳＰＩなどのシリアルインターフェースである場合に必要となるが、不揮発性メモリ２１０にパラレルのインターフェースを有している場合、パラレル・シリアル変換手段３１４も不要となる。
不揮発性メモリ２１０の制御方式１用メモリ領域２１２、制御方式２用メモリ領域２１４にそれぞれ、制御方式１用設定値、制御方式２用設定値が格納される。不揮発性メモリ２１０には各制御方式に用いられる各種パラメータすなわち各種のデータ設定値がランダムに格納されているのではなく制御方式ごとに束ねて格納している。こうしたデータの格納方法によって、制御方式選択信号Ｍが所定のものに選択されたときの制御方式の決定を迅速に行うことができる。
制御方式１用設定値はたとえば、ＰＩ制御回路に用いる乗算器の比例定数ｋｐ１、積分定数ｋｉ１、スイッチング周波数ｆｓｗ１、デッドタイムｔｄ１などが格納される。これ以外にも駆動信号Ｓのパルス幅などを挙げることができる。制御方式１はたとえば、絶縁型双方向フルブリッジ回路を用いたスイッチング電源制御回路であれば、トランスの１次側から入力電圧を供給し、その２次側から出力電圧を取り出す場合が該当する。制御方式２はトランスの２次側から入力電圧を供給し、その１次側から出力電圧を取り出す場合が該当する。入力電圧と出力電圧の関係は降圧であったり昇圧であったりする。具体的には後述する。
制御方式２用設定値も制御方式１用設定値とほぼ同じであり、ＰＩ制御回路に用いる乗算器の比例定数ｋｐ２、積分定数ｋｉ２、スイッチング周波数ｆｓｗ２、デッドタイムｔｄ２などが格納される。これ以外にも駆動信号Ｓのパルス幅などを挙げることができる。制御方式２はたとえば、絶縁型双方向フルブリッジ回路を用いたスイッチング電源制御回路であれば、トランスの２次側から入力電圧を供給し、その１次側から出力電圧を取り出す場合が該当する。入力電圧と出力電圧の関係は降圧であったり昇圧であったりする。具体的には後述する。
図５は、図１の変形例である。図１とはマイコン１８０を用いたことで相違する。すなわち図１では不揮発性メモリ２１０を用いたが、図５に示したスイッチング電源制御回路５００は、それに替えてマイコン１８０を用いている。マイコン１８０を用いるならば第１直流電圧Ｖｏ１、第２直流電圧Ｖｏ２を監視することができるなど、さらに細部に亘る管理が行うことができる。マイコン１８０とのインターフェースはたとえば、ＩＩＣ、ＳＰＩ、ＰＭＢｕｓ（Power Management Bus）、ＳＭＢｕｓ（System Management Bus）を用いることができる。
図６Ａは、ＡＤＣの切り替えを説明するための図である。スイッチング電源制御回路６００Ａは、ＡＤＣ６１０，６２０、および選択回路ＳＷを有する。その他の構成は図１に示したものと同じである。第１直流電圧Ｖｏ１はアナログ値である。アナログの直流電圧Ｖｏ１がＡＤＣ６１０に入力されると、ＡＤＣ６１０の出力にはデジタル値に変換されたデータが選択回路ＳＷの第１入力ａに伝達される。
第２直流電圧Ｖｏ２も第１直流電圧Ｖｏ１と同じであり、アナログ値である。アナログ値の直流電圧Ｖｏ１がＡＤＣ６２０に入力されると、ＡＤＣ６２０の出力にはデジタル値に変換されたデータが選択回路ＳＷの第２入力ｂに伝達される。
選択回路ＳＷの中点ｃはデジタル補償器１２０に結合され、中点ｃが第１入力ａを選択したときは、第１直流電圧Ｖｏ１がデジタル補償器１２０、パルス生成回路１３０で処理される。このとき、第２直流電圧Ｖｏ２はデジタル補償器１２０、パルス生成回路１３０では処理されない。したがって、第２直流電圧Ｖｏ２の大きさやゲイン、位相特性は制御されない。
一方、選択回路ＳＷの中点ｃが第２入力ｂを選択したときは第２直流電圧Ｖｏ２の制御が行われ第１直流電圧Ｖｏ１の制御は行われない。
選択回路ＳＷの中点ｃを第１入力ａを選択させるか或いは第２入力ｂを選択させるかは、入力電圧をどちらに設定するかによって決まる。たとえば、第１直流電圧Ｖｏ１を入力電圧とし、その電圧に基づき第２直流電圧Ｖｏ２を出力電圧として取り出す場合には選択回路ＳＷの中点ｃは第１入力ａを選択する。この逆の場合には第２入力ｂを選択することになる。いずれにしてもデジタル補償器１２０、パルス生成回路１３０との回路の段数を最小限にするために選択回路ＳＷが用意されている。
スイッチング電源制御回路６００Ａは、第１直流電圧Ｖｏ１または第２直流電圧Ｖｏ２のいずれか一方に応じた出力電圧の制御を行っている間でも、他方の出力電圧をＡＤＣ６１０およびＡＤＣ６２０で常時監視し、別の用途に用いることができる。
図６Ｂに示したスイッチング電源制御回路６００Ｂは、ＡＤＣ６３０およびスイッチＳＷ１を有する。図６Ａとの相違はＡＤＣを１つで構成していることである。すなわち、図６Ａでは２つのＡＤＣを用意したが、図６Ｂに示したスイッチング電源制御回路はＡＤＣ６３０の１つである。第１直流電圧Ｖｏ１はスイッチＳＷ１の接点ａ１に伝達され、第２直流電圧Ｖｏ２は接点ｂ１に伝達される。スイッチＳＷ１の中点ｃ１はＡＤＣ６３０の入力に結合される。スイッチＳＷ１の切り替え動作は図６Ａと同じである。スイッチング電源制御回路６００ＢはＡＤＣ６３０の１つで構成している。その他の構成は図１に示したものと同じである。
第２直流電圧Ｖｏ２も第１直流電圧Ｖｏ１と同じであり、アナログ値である。アナログ値の第１直流電圧Ｖｏ１または第２直流電圧Ｖｏ２が接点ａ１または接点ｂ１に入力され、スイッチＳＷ１の中点ｃ１に伝達される。
スイッチＳＷ１の中点ｃ１はＡＤＣ６３０を介してデジタル補償器１２０に結合され、中点ｃ１が接点ａ１を選択したときは、第１直流電圧Ｖｏ１がデジタル補償器１２０、パルス生成回路１３０で処理される。このとき、第２直流電圧Ｖｏ２はデジタル補償器１２０、パルス生成回路１３０では処理されない。したがって、第２直流電圧Ｖｏ２の大きさやゲイン、位相特性は制御されない。
一方、スイッチＳＷ１の中点ｃ１が接点ｂ１を選択したときは第２直流電圧Ｖｏ２の制御が行われ第１直流電圧Ｖｏ１の制御は行われない。
スイッチＳＷ１の中点ｃ１を接点ａ１を選択させるか或いは接点ｂ１を選択させるかは、入力電圧をどちらに設定するかによって決まる。たとえば、第１直流電圧Ｖｏ１を入力電圧とし、その電圧に基づき第２直流電圧Ｖｏ２を出力電圧として取り出す場合にはスイッチＳＷ１の中点ｃ１は接点ａ１を選択させる。この逆の場合には接点ｂ１を選択することになる。いずれにしてもＡＤＣ６３０を第１直流電圧Ｖｏ１と第２直流電圧Ｖｏ２に共用するので、ＡＤＣ６３０のダイナミックレンジおよび応答性を勘案しなければならない。
図７は本発明のスイッチング電源制御回路として用いる電流モード型のスイッチング電源制御回路７００を示す。スイッチング電源制御回路７００の回路構成は図１に示したものとは、ＤＡＣ７１０、コンパレータ７２０が追加された点で相違する。デジタル補償器１２０から出力されるデジタル値の信号はアナログ値の信号に変換するためにＤＡＣ７１０が用意され、変換されたアナログ電圧がコンパレータ７２０の反転入力端子に印加され、コンパレータ７２０の非反転入力端子には第１直流電圧Ｖｏ１または第２直流電圧Ｖｏ２を生成するために用意したスイッチング素子に流れる電流をカレントトランスＣｓで検出し、その電流を電圧に変換して印加される。
図７に示した電流モード型のスイッチング電源制御回路７００でも、パルス生成回路１３０をオンオフ信号Ｅでオンオフさせ、制御方式選択信号Ｍを入力するようにすることで図１〜図６に示した電圧モード型のスイッチング電源制御回路と同じ効果を奏することができる。
図８はこれまで説明してきたパルス生成回路１３０をオンオフさせ、制御方式選択信号Ｍを入力して、２つの制御方式を切り替える状態を示すタイミングチャートを示す。以下図４を参照しながら説明する。
図８において、オンオフ信号Ｅはレジスタ群５１０からパルス生成回路１３０に印加され、パルス生成回路１３０から駆動信号Ｓを出力させるか或いはさせないかを決める。オンオフ信号Ｅがハイレベルのとき駆動信号Ｓが出力され、ローレベルのときに駆動信号Ｓの出力は遮断される。オンオフ信号Ｅは、具体的にはパルス生成回路１３０の一部を構成する論理積回路群１３４に印加される。オンオフ信号Ｅをハイレベルからローレベルに切り替えるタイミングは、スイッチング電源制御回路４００の制御方式を切り替えるときのタイミングである。従前、この種のスイッチング電源制御回路ではＤＳＰを用い、プログラムによって制御方式を切り替えることは知られている。しかし、本発明ではＤＳＰを採用せずにパルス生成回路１３０の一部の動作を遮断して行うので、プログラムをする必要がないので操作が容易になる。
制御方式選択信号Ｍは、たとえばフルブリッジ方式，ハーフブリッジ方式，アクティブ・クランプ方式，チョッパ方式，プッシュプル方式などの回路方式、降圧型，昇圧型，反転型などの動作モード、フェーズシフト信号，ＰＷＭ信号、ＰＦＭ信号などの駆動信号（制御信号）の組み合わせを決定・選択する信号である。
制御方式がたとえば「フェーズシフト・フルブリッジ降圧」と称されるときには、駆動信号（制御信号）としてフェーズシフト信号をフルブリッジ方式に使用して降圧型のスイッチング電源制御回路を提供することを指す。同様に「フェーズシフト・フルブリッジ昇圧」と称されるときは、駆動信号（制御信号）としてフェーズシフト信号をフルブリッジ方式に使用して昇圧型のスイッチング電源制御回路を提供することを指す。
制御方式選択信号Ｍは、オンオフ信号Ｅと同様にレジスタ群５１０からパルス生成回路１３０に印加される。また制御方式選択信号Ｍは、データ読み出し回路３１０に設けた上位アドレス３１１にリンクしており、上位アドレス３１１を所定のアドレスに指定すると所定の制御方式に切り替え、選べるようにしている。制御方式はたとえば制御方式１から制御方式２に切り替えることができる。制御方式１はたとえば「フェーズシフト・フルブリッジ降圧」であり、制御方式２はたとえば「フェーズシフト・フルブリッジ昇圧」に設定することができる。制御方式１または制御方式２が選択されると、それらに合った駆動信号Ｓがパルス生成回路１３０から出力される。
図８は、一例として制御方式１から制御方式２に切り替える状態を模式的に示している。制御方式１から制御方式２に切り替えるときは、時間ｔ１で一旦オンオフ信号Ｅをローレベルにしてパルス生成回路１３０からの駆動信号Ｓの出力を遮断し、その後制御方式２を選択した制御方式選択信号Ｍをパルス生成回路１３０に印加する。その後、オンオフ信号Ｅを再度ハイレベルにし、パルス生成回路１３０をオンさせると完全に制御方式２に切り替わる。
第１レジスタ１４０には、デジタル補償器１２０のゲインおよび位相特性を設定する、比例定数ｋｐ、積分定数ｋｉなどの各種パラメータが一時記憶される。制御方式１を制御方式２に切り替えるときには第１レジスタ１４０に記憶されている比例定数ｋｐ１、積分定数ｋｉを、比例定数ｋｐ２、積分定数ｋｉ２に切り替えることになる。切り替えは、制御方式選択信号Ｍを切り替えた後に行う。第１レジスタ１４０に記憶される新たな各種パラメータは切り替えた直後では制御方式２の各種パラメータのものには確定されず不定の状態が生ずるが、制御方式２に完全に切り替わって不定の状態がなくなる時間t２よりも後で、オンオフ信号Ｅをオフからオンに切り替える。
第２レジスタ１５０にはパルス生成回路１５０のスイッチング周波数、デッドタイムなどを設定する各種パラメータが一時記憶される。制御方式１を制御方式２に切り替えるときには、第１レジスタ１４０に記憶されている、たとえばスイッチング周波数ｆｓｗ１、デッドタイムｔｄ１などの各種パラメータを制御方式２用である、スイッチング周波数ｆｓｗ２、デッドタイムｔｄ２などに切り替えることになる。両者の切り替えは、制御方式選択信号Ｍを切り替えた後に行う。切り替えた直後が各種パラメータは確定されず不定の状態が生ずるが、オンオフ信号Ｅをオフからオンに切り替えた時間ｔ２で制御方式２に完全に切り替わる。
図８に示した駆動信号Ｓにおいて、駆動信号Ｓ１〜Ｓ８は、制御方式１を選択したときにパルス生成回路１３０から出力される。制御方式１は、たとえば「フェーズシフト・フルブリッジ降圧」であり、制御方式２は「フェーズシフト・フルブリッジ昇圧」に選択することができる。
駆動信号Ｓ１〜Ｓ８のなかで、駆動信号Ｓ１〜Ｓ４に基づきフェーズシフト信号が生成される。駆動信号Ｓ１と駆動信号Ｓ３とには位相差φが設定され、駆動信号Ｓ２と駆動信号Ｓ４との間にも同じ大きさの位相差φが設定される。こうした位相差φをもたせることでフェーズシフト信号が生成される。駆動信号Ｓ１と駆動信号Ｓ２との間にはデッドタイムｔｄが設定される。同様に駆動信号Ｓ３と駆動信号Ｓ４との間にも図示しないデッドタイムｔｄが設定される。
駆動信号Ｓ５〜Ｓ８は同期整流信号を示す。駆動信号Ｓ５と駆動信号Ｓ８は同じであり、駆動信号Ｓ６と駆動信号Ｓ７は同じである。駆動信号Ｓ５と駆動信号Ｓ６との間にはデッドタイムｔｄが設定されている。デッドタイムｔｄは駆動信号Ｓ５と駆動信号Ｓ６をたとえば２つのトランジスタを用いた同期整流型のスイッチング電源装置に採用したときに、２つのトランジスタが同時にオンしないようにするために設定されている。
駆動信号Ｓ１１〜Ｓ１８は、制御方式２を選択したとき、パルス生成回路１３０から出力される。駆動信号Ｓ１１〜Ｓ１４は、同期整流信号を示す。駆動信号Ｓ１１と駆動信号Ｓ１４は同じであり、駆動信号Ｓ１２と駆動信号Ｓ１３は同じである。駆動信号Ｓ１３と駆動信号Ｓ１４との間にはデッドタイムｔｄが設定されている。
駆動信号Ｓ１５〜Ｓ１８に基づきフェーズシフト信号が生成される。駆動信号Ｓ１５と駆動信号Ｓ１７との間に位相差φが設定され、駆動信号Ｓ１６と駆動信号Ｓ１８との間にも同じ大きさの位相差φが設定される。駆動信号Ｓ１５〜Ｓ１８のパルス幅と位相差φを調整して、図示しないトランスに生成されるパルス電圧の大きさを設定する。駆動信号Ｓ１５と駆動信号Ｓ１６との間にはデッドタイムｔｄが設定される。同様に駆動信号Ｓ１７と駆動信号Ｓ１８との間にもデッドタイムｔｄが設定されている。
図９は、フルブリッジ方式のスイッチング電源制御回路を模式的に示す。フルブリッジ方式はおもに大電力のスイッチング電源に多く用いられる。フルブリッジ方式は本発明にかかる制御方式の１つに用いることができる。フルブリッジ双方向型スイッチング電源９１０は、第１フルブリッジ回路９１１および第２フルブリッジ回路９１２を備える。第１フルブリッジ回路９１１から第１フルブリッジ回路９１２に向かって電圧が伝達でき、かつ、第２フルブリッジ回路９１２から第１フルブリッジ回路９１１に向かって電圧が伝達できる、いわゆる双方向のスイッチング電源装置を構成する。第１直流電圧Ｖｏ１は降圧または昇圧し第２直流電圧Ｖｏ２として取り出すことができる。また、第２直流電圧Ｖｏ２は降圧または昇圧し第１直流電圧Ｖｏ１として取り出すことができる。なお、第１直流電圧Ｖｏ１および第２直流電圧Ｖｏ２はたとえば、それぞれ１００Ｖ，１２Ｖである。
第１フルブリッジ回路９１１は、トランス８１０の１次巻線８１１に、第２フルブリッジ回路９１２はその２次巻線８１２にそれぞれ結合される。
第１フルブリッジ回路９１１は、端子Ｐ１，Ｐ２、キャパシタＣ１、トランジスタＱ１〜Ｑ４を備える。トランジスタＱ１とトランジスタＱ２とは互いに直列に接続され、トランジスタＱ３とトランジスタＱ４も互いに直列に接続され、それぞれの直列接続体は、端子Ｐ１と端子Ｐ２との間に接続される。端子Ｐ１と端子Ｐ２との間に第１直流電圧Ｖｏ１が入出力される。
第２フルブリッジ回路９１２は、第１フルブリッジ回路９１１と同じ回路構成を成す。第２フルブリッジ回路９１２は、端子Ｐ３，Ｐ４、キャパシタＣ２、トランジスタＱ５〜Ｑ８を備える。
第１フルブリッジ回路９１１から第２フルブリッジ回路９１２に直流電圧を伝達するとき、すなわち、第１直流電圧Ｖｏ１を入力電圧とし、第２の直流電圧Ｖｏ２を出力電圧として取り出す場合、第１フルブリッジ回路９１１を構成するトランジスタＱ１〜Ｑ４のゲートに、図８に示した駆動信号Ｓ１〜Ｓ４を各別に印加する。駆動信号Ｓ１〜Ｓ４はたとえばフェーズシフト信号である。また、このとき第２フルブリッジ回路９１２を構成するトランジスタＱ５〜Ｑ８のゲートには図８に示した駆動信号Ｓ５〜Ｓ８を各別に印加する。駆動信号Ｓ５〜Ｓ８は、前述のとおり同期整流信号である。
第１フルブリッジ回路９１１が入力側に、第２フルブリッジ回路９１２が出力側にそれぞれ設定されたときには、第１フルブリッジ回路９１１は第１直流電圧Ｖｏ１を交流電圧（パルス電圧）に変換し、第２フルブリッジ回路９１２は、生成されたパルス電圧を直流に変換するための整流回路と作用するよう駆動信号Ｓ５〜Ｓ８が設定される。キャパシタＣ２は交流電圧を平滑するための平滑回路として用いる。
第２フルブリッジ回路９１２から第１フルブリッジ回路９１１に直流電圧を伝達する場合、すなわち、第２直流電圧Ｖｏ２を入力電圧とし、第１直流電圧Ｖｏ１を出力電圧として取り出す場合には、第１フルブリッジ回路９１１を構成するトランジスタＱ１〜Ｑ４のゲートには図８に示した駆動信号Ｓ１１〜Ｓ１４を各別に印加する。駆動信号Ｓ１１〜Ｓ１４は前述のとおり同期整流信号である。このとき、第２フルブリッジ回路９１２を構成するトランジスタＱ５〜Ｑ８のゲートには図８に示した駆動信号Ｓ１５〜Ｓ１８を各別に印加する。駆動信号Ｓ１５〜Ｓ１８は前述のとおりフェーズシフト信号である。第２フルブリッジ回路９１２が入力側であり、第１フルブリッジ回路９１１が出力側に設定されたときは、第１フルブリッジ回路９１１は整流回路として作用するよう駆動信号Ｓ１１〜Ｓ１４が設定される。キャパシタＣ１はパルス電圧を直流電圧に変換するための平滑回路として用いる。
図９に示したトランジスタＱ１〜Ｑ８のドレイン・ソース間には図示しない、いわゆるボディダイオードが介在されている。こうしたボディダイオードは従前、整流回路を構成するダイオードとして利用される。こうした構成下においては駆動信号Ｓ１〜Ｓ８、駆動信号Ｓ１１〜Ｓ１８のなかから選ばれた駆動信号を、フェーズシフト信号、同期整流信号、ＰＷＭ信号、ＰＦＭ信号でもない、単にローレベル信号またはハイレベル信号に設定することもある。
図１０は、ハーフブリッジ方式のスイッチング電源制御回路を模式的に示す。ハーフブリッジ方式は基本的にはフルブリッジ方式の半分のトランジスタで構成することができる。本発明にかかる制御方式の対象とされるハーフブリッジ双方向型スイッチング電源９２０は、第１ハーフブリッジ回路９２１および第２ハーフブリッジ回路９２２を備える。第１ハーフブリッジ回路９２１から第２ハーフブリッジ回路９２２に向かって電圧が伝達でき、かつ、第２フルブリッジ回路９２２から第１フルブリッジ回路９２１に向かって電圧が伝達できる、いわゆる双方向のスイッチング電源装置を構成する。すなわち、第１直流電圧Ｖｏ１は降圧または昇圧し第２の直流電圧Ｖｏ２として取り出すことができる。また、第２の直流電圧Ｖｏ２は降圧または昇圧し第１直流電圧Ｖｏ１として取り出すことができる。
第１ハーフブリッジ回路９２１はトランス８２０の1次巻線８２１側に、第２ハーフブリッジ回路９２２はその２次巻線８２２側に結合される。
第１ハーフブリッジ回路９２１は端子Ｐ１，Ｐ２、キャパシタＣ３〜Ｃ５、およびトランジスタＱ１９，Ｑ２０を備える。トランジスタＱ１９とトランジスタＱ２０は互いに直列に、キャパシタＣ４とキャパシタＣ５は互いに直列にそれぞれ接続され、それぞれの直列接続体は端子Ｐ１と端子Ｐ２との間に結合される。端子Ｐ１と端子Ｐ２との間にアナログ値である第１直流電圧Ｖｏ１が入出力される。
トランジスタＱ１９とトランジスタＱ２０との共通接続点と、キャパシタＣ４とキャパシタＣ５との共通接続点との間に１次巻線８２１が結合される。
キャパシタＣ３は第１ハーフブリッジ回路９２１が平滑回路すなわち出力側として構成されたときはパルス電圧（交流電圧）を直流に平滑し、また、第１ハーフブリッジ回路９２１が入力側に構成されたときには第１直流電圧Ｖｏ１のリップル成分を除去する働きを有する。
第２ハーフブリッジ回路９２２は、端子Ｐ３，Ｐ４、キャパシタＣ６〜Ｃ８、およびトランジスタＱ２１，Ｑ２２を備える。トランジスタＱ２１とトランジスタＱ２２は互いに直列に、キャパシタＣ６とキャパシタＣ７は互いに直列にそれぞれ接続され、それぞれの直列接続体は端子Ｐ３と端子Ｐ４との間に結合される。端子Ｐ３と端子Ｐ４との間にアナログ値である第２直流電圧Ｖｏ２が入出力される。
トランジスタＱ２１とトランジスタＱ２２との共通接続点と、キャパシタＣ６とキャパシタＣ７との共通接続点との間に２次巻線８２２が結合される。
キャパシタＣ８は第２ハーフブリッジ回路９２２が平滑回路すなわち出力側として構成されたときはパルス電圧（交流電圧）を直流に平滑し、また、第２ハーフブリッジ回路９２２が入力側に構成されたときには第２直流電圧Ｖｏ１のリップル成分を除去する働きを有する。
トランジスタＱ１９〜Ｑ２２の各ゲートには、たとえばフェーズシフト信号、ＰＷＭ信号などの駆動信号Ｓ１９〜Ｓ２２各別に印加することができる。また、フェーズシフト信号、ＰＷＭ信号ではなくパルス周波数が変調されたＰＦＭ信号を印加してもよい。また、たとえば第２ハーフブリッジ回路９２２を平滑回路すなわち出力側とするときには、トランジスタＱ２１，Ｑ２２にはフェーズシフト信号、ＰＷＭ信号、ＰＦＭ信号ではなく、単なるハイレベルまたはローレベルを印加し、常時トランジスタＱ２１，Ｑ２２の動作を遮断させ、それらのトランジスタに寄生的に存在するいわゆるボディダイオードを利用して平滑回路を構成することもできる。
図１１は本発明の制御方式の１つとして適用可能なアクティブ・クランプ方式のスイッチング電源制御回路を示す。アクティブ・クランプ方式はフォワード型コンバータに属し、数十ワットから数百ワットのいわゆる中容量のスイッチング電源装置に広く用いられている。
本発明の制御方式の１つとして用いるアクティブ・クランプ型スイッチング電源９３０は、トランス８３０の１次巻線８３１側にトランジスタＱ２３，Ｑ２４、キャパシタＣ７，Ｃ８、および端子Ｐ１，Ｐ２を備える。端子Ｐ１と端子Ｐ２との間には第１直流電圧Ｖｏ１が供給される。トランジスタＱ２３は、アクティブ・クランプ型スイッチング電源９３０の主スイッチング素子として、トランジスタＱ２４は補助スイッチング素子として、それぞれの役割を有する。
トランジスタＱ２４とキャパシタＣ１０が直列に接続される。トランジスタＱ２４とキャパシタＣ１０を用いない方式は一般的にフォワード型コンバータと称される。アクティブ・クランプ方式は広義的にはフォワード型コンバータの１つである。
トランジスタＱ２４とキャパシタＣ１０から成る直列接続体と並列にトランジスタＱ２３が接続される。トランジスタＱ２３がオフのときトランジスタＱ２４をオンさせ、トランス８３０の１次巻線８３１をリセットしてトランスコアの磁化を防止する。
トランジスタＱ２３，Ｑ２４の各ゲートにはたとえば、パルス幅が変調されたたとえばＰＷＭの駆動Ｓ２３，Ｓ２４が印加される。トランジスタＱ２３とトランジスタＱ２４が同時にオンしないように所定のデッドタイムおよび所定のデューティ比に設定された駆動信号Ｓ２３，Ｓ２４を各別に印加する。キャパシタＣ９は第１直流電圧Ｖｏ１を平滑するために用意される。
トランス８３０の２次巻線８３２にはトランジスタＱ２５，Ｑ２６、コイルＬ１、およびキャパシタＣ１１で形成された平滑回路が設けられる。トランジスタＱ２５とトランジスタＱ２６はいわゆる同期整流の動作を成すように、すなわち、トランジスタＱ２５とトランジスタが交互にオンオフするように、たとえばＰＷＭの駆動信号Ｓ２５，Ｓ２６が各別に印加される。端子Ｐ１と端子Ｐ２との間から第２直流電圧Ｖｏ２が取り出される。
図１１に示したアクティブ・クランプ型スイッチング電源９３０は一方向すなわち、１次巻線８３１側から２次巻線８３２側に向かって、第１直流電圧Ｖｏ１を第２直流電圧Ｖｏ２に変換するものを示した。しかし、２次巻線８３２側にフルブリッジ回路、ハーフブリッジ回路等を設け双方向のスイッチング電源制御回路を構成することは当業者には比較的容易なことである。
図１２Ａは本発明の別の制御方式に用いることができるチョッパ型スイッチング電源９４０を模式的に示す。チョッパ型スイッチング電源９４０はトランス８４０の１次巻線８４１に接続された端子Ｐ１，Ｐ２、トランジスタＱ２７〜Ｑ３０、およびキャパシタＣ１０を備える。端子Ｐ１と端子Ｐ２との間には第１直流電圧Ｖｏ１が供給される。
トランジスタＱ２７とトランジスタＱ２８は互いに直列に端子Ｐ１と端子Ｐ２との間に接続される。トランジスタＱ２９とトランジスタＱ３０は互いに直列に接続され、端子Ｐ１と端子Ｐ２との間に接続される。したがって、トランジスタＱ２７とＱ２８の直列接続体と、トランジスタＱ２９とＱ３０の直列接続体とは互いに並列に端子Ｐ１と端子Ｐ２との間に結合される。
トランジスタＱ２７とトランジスタＱ２８の共通接続点と、トランジスタＱ２９とトランジスタＱ３０の共通接続点との間に１次巻線８４１が結合される。端子Ｐ１と端子Ｐ２との間にはキャパシタＣ１０が平滑用として接続される。端子Ｐ１と端子Ｐ２との間に第１直流電圧Ｖｏ１が供給される。
トランス８４０の２次巻線８４２側にはダイオードＤ１〜Ｄ４で構成されたダイオード整流回路、コイルＬ２、キャパシタＣ１３が接続され、さらに端子Ｐ３，Ｐ４が接続される。ダイオード整流回路の出力はコイルＬ２とキャパシタＣ１３との直列接続体と並列に接続される。コイルＬ２とキャパシタＣ１３との共通接続点には端子Ｐ３が接続され、端子Ｐ３と端子Ｐ４との間に生じた第２直流電圧Ｖｏ２を取り出す。
図１２Ａに示したチョッパ型スイッチング電源９４０はトランス８４０を用いている。しかし図１２Ａに示したトランジスタＱ２７〜Ｑ３０から成る構成はトランジスタＱ２７，Ｑ３０を同時にオンまたはオフさせ、また、トランジスタＱ２９，Ｑ２８を同時にオンさせるようにオンオフを繰り返して用いるのでチョッパ方式と称する。なお、トランジスタＱ２７〜Ｑ３０の回路構成は駆動信号Ｓ２７〜Ｓ３０を設定することでフルブリッジ方式またはハーフブリッジ方式にも転用可能である。
図１２Ｂは、図１２Ａに示したスイッチング電源９４０のトランジスタＱ２７〜Ｑ３０に印加する駆動信号を示す。駆動信号Ｓ２７と駆動信号Ｓ３０は同じであり、駆動信号Ｓ２８と駆動信号Ｓ２９は同じである。駆動信号Ｓ２７はトランジスタＱ２７のゲートに、駆動信号Ｓ３０はトランジスタＱ３０のゲートに各別に印加する。
駆動信号Ｓ２８はトランジスタＱ２８のゲートに、駆動信号Ｓ２９はトランジスタＱ２９のゲートに各別に印加する。駆動信号Ｓ２７，Ｓ３０と駆動信号Ｓ２８，Ｓ２９との間には周期Ｔ１ではデッドタイムｔｄ１が、周期Ｔ２ではデッドタイムｔｄ２が各別に設定される。デッドタイムｔｄ１，ｔｄ２は、トランジスタＱ２７とトランジスタＱ２８が共に同時にオンしないように、また、トランジスタＱ２９とトランジスタＱ３０が共に同時にオンしないように設定される。こうしたデッドタイムを設定することは当業者にはよく知られている。
周期Ｔ１ではオンデューティｔｘが比較的大きく選ばれた場合を示す。オンデューティｔｘを大きくするのは端子Ｐ３と端子Ｐ４との間に取り出す第２直流電圧Ｖｏ２を増加させる場合である。
周期Ｔ２ではオンデューティｔｘが比較的小さく選ばれた場合を示す。オンデューティｔｘを小さくするのは端子Ｐ３と端子Ｐ４との間に取り出す第２直流電圧Ｖｏ２を低下させる場合である。トランジスタＱ２７〜Ｑ３０のオンする時間を調整して第１直流電圧Ｖｏ１を所定の第２直流電圧Ｖｏ２に変換する。
図１３は本発明の制御方式の選択対象の１つとされるプッシュプル方式のスイッチング電源制御回路を示す。プッシュプル型スイッチング電源９５０は、トランス８５０の１次巻線８５１ａ，８５１ｂ側にトランジスタＱ３１，Ｑ３２、キャパシタＣ１４、および端子Ｐ１，Ｐ２を備える。端子Ｐ１と端子Ｐ２との間には第１直流電圧Ｖｏ１が供給される。１次巻線８５１ａと８５１ｂは互いに直列に接続され、１次巻線８５１ａと８５１ｂの第１端子同士は共通に接続され、１次巻線８５１ａの第２端子はトランジスタＱ３１のたとえばドレインに、１次巻線８５１ｂの第２端子はトランジスタＱ３２のたとえばドレインにそれぞれ接続される。キャパシタＣ１４は端子Ｐ１と端子Ｐ２の間に接続される。トランジスタＱ３１，Ｑ３２には交互にオンオフさせる駆動信号Ｓ３１，Ｓ３２が印加される。
トランス８５０の２次巻線８５２側にはダイオードＤ５〜Ｄ８、コイルＬ３、キャパシタＣ１５で構成された平滑回路が設けられている。端子Ｐ３，Ｐ４には第２直流電圧Ｖｏ２が出力される。
図１３に示したプッシュプル型スイッチング電源９５０の電圧伝達は一方向であり、端子Ｐ１，Ｐ２間に供給した第１直流電圧Ｖｏ１を降圧または昇圧して第２直流電圧Ｖｏ２を取り出す方式である。しかし、当業者には１次巻線８５１ａ，８５１ｂ側および２次巻線８５２側にフルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式などの回路を結合させ他方式のスイッチング電源制御回路を構成させることは容易なことである。
以上説明したように本発明によれば、回路規模を増大させることなく、しかも比較的容易な操作で、複数の制御方式を１つのＩＣで切り替えることができるスイッチング電源用制御回路を提供することができるため、産業上の利用可能性は極めて高い。
１００、２００、３００、４００、５００、６００Ａ、６００Ｂ、７００ スイッチング電源制御回路
１１０、６１０、６２０、６３０ アナログ・デジタルコンバータ(ＡＤＣ)
１２０ デジタル補償器
１２１、１２２ 乗算器
１２３、１２４ 遅延回路
１２５ 加算器
１３０ パルス生成回路
１３２ フリップフロップ群
１３４ 論理積回路群
１３６ 補償値変換手段
１４０ 第１レジスタ
１５０ 第２レジスタ
１８０ マイコン
２１０ 不揮発性メモリ
２１２ 制御方式１用メモリ領域
２１４ 制御方式２用メモリ領域
３１０ データ読出し回路
３１１ 上位アドレス
３１２ 下位アドレス
３１３ パラレル・シリアル変換手段
３１４ シリアル・パラレル変換手段
３１５ 読出しデータ
３１６ レジスタ群制御回路
５１０ レジスタ群
７１０ ＤＡＣ
７２０ コンパレータ
８１０、８２０、８３０、８４０、８５０ トランス
８１１、８２１、８３１、８４１、８５１ａ、８５１ｂ １次巻線
８１２、８２２、８３２、８４２、８５２ ２次巻線
９１０ フルブリッジ双方向型スイッチング電源
９２０ ハーフブリッジ双方向型スイッチング電源
９３０ アクティブ・クランプ型スイッチング電源
９４０ チョッパ型スイッチング電源
９５０ プッシュプル型スイッチング電源
Ｃ１、Ｃ２、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８ ダイオード
Ｌ１、Ｌ２、Ｌ３、Ｌ４ コイル
Ｐ１〜Ｐ４ 端子
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４、Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ３１、Ｑ３２ トランジスタ
Ｓ、Ｓ１〜Ｓ８、Ｓ１９〜Ｓ３２ 駆動信号
ＳＷ 選択回路
ＳＷ１ スイッチ
Ｖｏ１ 第１直流電圧
Ｖｏ２ 第２直流電圧

Claims (17)

  1. アナログの直流電圧をデジタル値の電圧に変換するアナログ・デジタル変換器と、前記アナログ・デジタル変換器から出力されるデジタル値の電圧のゲインおよび位相特性を設定するデジタル補償器と、前記デジタル補償器で処理されたデジタル補償値を元にして駆動信号を生成するパルス生成回路を備え、前記パルス生成回路は前記駆動信号が前記パルス生成回路からの出力をオンまたはオフさせるオンオフ信号および、複数の前記駆動信号のなかから所定の駆動信号を選択する制御方式選択信号によって切り替えられることを特徴とするスイッチング電源制御回路。
  2. 前記デジタル補償器と前記パルス生成回路との間に前記デジタル補償器から出力されるデジタル補償値をアナログに変換するデジタル・アナログコンバータと、前記デジタル・アナログコンバータから出力されるアナログ値とスイッチング素子に流れる電流を比較するコンパレータが接続され、前記コンパレータの出力が前記パルス生成回路に入力されることを特徴とする請求項１に記載のスイッチング電源制御回路。
  3. 前記アナログの直流電圧は、第１直流電圧および第２直流電圧を有し、前記第１直流電圧は第１のＡＤＣを介して選択回路の第１入力に、前記第２直流電圧は第２のＡＤＣを介して前記選択回路の第２入力にそれぞれ結合され、前記選択回路の切り替えによって、前記第１直流電圧および前記第２直流電圧のいずれか一方が前記デジタル補償器に接続されることを特徴とする請求項１または２に記載のスイッチング電源制御回路。
  4. 前記アナログの直流電圧は、第１直流電圧および第２直流電圧を有し、前記第１直流電圧はスイッチの第１接点に前記第２直流電圧は前記スイッチの第２接点に結合され、前記スイッチを切り替え、前記第１直流電圧および前記第２直流電圧のいずれか一方が前記デジタル補償器に接続されることを特徴とする請求項１または２に記載のスイッチング電源制御回路。
  5. 前記デジタル補償器はＰＩ制御を含むことを特徴とする請求項１〜４のいずれか１項に記載のスイッチング電源制御回路。
  6. 前記パルス生成回路は、前記オンオフ信号によって一旦オフとされ、その後前記制御方式選択信号が前記パルス生成回路に印加され、その後前記オンオフ信号によって前記パルス生成回路がオンとされることを特徴とする請求項１〜５のいずれか１項に記載のスイッチング電源制御回路。
  7. 前記スイッチング電源制御回路は、さらに第１レジスタおよび第２レジスタを備え、前記第１レジスタには前記ゲインおよび前記位相特性が一時記憶され、前記デジタル補償器には前記第１レジスタより前記ゲインおよび前記位相特性が取り込まれ、前記第２レジスタには前記パルス生成回路で生成されるスイッチング信号の周波数、デッドタイムが一時記憶されていることを特徴とする請求項６に記載のスイッチング電源制御回路。
  8. 前記スイッチング電源制御回路は、前記第１レジスタに一時記憶される前記ゲインおよび前記位相特性および、前記第２レジスタに一時記憶される前記スイッチング信号の周波数,デッドタイムはマイコンから取り込まれることを特徴とする請求項７に記載のスイッチング電源制御回路。
  9. 前記スイッチング電源制御回路は、さらに不揮発性メモリを備え、前記第１レジスタに一時記憶される前記ゲインおよび前記位相特性および、前記第２レジスタに一時記憶される前記スイッチング信号の周波数,デッドタイムは前記不揮発性メモリから取り込まれることを特徴とする請求項７に記載のスイッチング電源制御回路。
  10. 前記スイッチング電源制御回路は、さらにデータ読み出し回路を備え、前記データ読み出し回路は、前記不揮発性メモリと前記レジスタとの間に設けられ、前記デジタル補償器に設定される前記ゲインおよび位相特性および、前記パルス生成回路に設定される前記スイッチング信号の周波数，デッドタイムは、前記不揮発性メモリから前記データ読み出し回路を介して前記第１レジスタおよび前記第２レジスタに一時記憶され、前記第１,第２レジスタより前記デジタル補償器および前記パルス生成回路に取り込まれ、前記デジタル補償器および前記パルス生成回路に各別に設定されることを特徴とする請求項９に記載のスイッチング電源制御回路。
  11. 前記制御方式選択信号が前記パルス生成回路に印加され、かつ、前記データ読み出し回路にも印加されることを特徴とする請求項１０に記載のスイッチング電源制御回路。
  12. 前記データ読み出し回路には制御方式を選択する上位アドレスが設けられ、前記上位アドレスを指定して複数の制御方式選択信号から所望の制御方式選択信号を読み出すことを特徴とする請求項１１に記載のスイッチング電源制御回路。
  13. 前記読み出し回路にはさらに下位アドレスが設けられ、前記下位アドレスを指定して、前記デジタル補償器に設定されるゲイン、位相特性および前記パルス生成回路に設定される前記スイッチング周波数，デッドタイムを読み出すことを特徴とする請求項１２に記載のスイッチング電源制御回路。
  14. 前記下位アドレスで指定される前記ゲイン、前記位相特性、前記スイッチング周波数，デッドタイムは前記不揮発性メモリに前記制御方式ごとに格納されていることを特徴とする請求項１３に記載のスイッチング電源制御回路。
  15. 前記制御方式選択信号に基づき前記パルス生成回路から出力される前記駆動信号は、フェーズシフト信号、同期整流信号、ＰＷＭ信号、ＰＦＭ信号の少なくとも１つであることを特徴とする請求項１〜１４のいずれか１項に記載のスイッチング電源制御回路。
  16. 前記フェーズシフト信号、前記同期整流信号、前記ＰＷＭ信号、前記ＰＦＭ信号は、フルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式、プッシュプル方式の前記駆動信号として用いられることを特徴とする請求項１５に記載のスイッチング電源制御回路。
  17. 前記スイッチング電源制御回路は、第１直流電圧と第２直流電圧との間で双方向に電圧の伝達が可能であって、前記フルブリッジ方式、ハーフブリッジ方式、アクティブ・クランプ方式、チョッパ方式およびプッシュプル方式から選ばれた少なくとも１つの制御方式が前記第１直流電圧および前記第２直流電圧の少なくとも一方側に用いられていることを特徴とする請求項１６に記載のスイッチング電源制御回路。
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