JP2010193603A - Ｄｃ−ｄｃコンバータの制御方法、ｄｃ−ｄｃコンバータの制御回路、ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】高速な応答を得ること。
【解決手段】ＡＤＣ２１は、スイッチ素子ＳＷのスイッチング周波数に等しい周期毎に、出力電圧ＶｏをＡＤ変換して出力電圧値ＤＶｏを生成する。波形値算出回路２２は、入力電圧Ｖｉの値と出力電圧Ｖｏの値とに基づいてインダクタＬ１に流れる電流ＩＬの波形値を算出する。そして、パルス幅制御回路２４は、出力電圧値ＤＶｏに波形値を加算した値Ｄｓと基準値Ｄｒとを比較してスイッチ素子ＳＷをオンオフ制御する制御信号Ｓｃのパルス幅を制御する。
【選択図】図１

Description

ＤＣ−ＤＣコンバータの制御方法、ＤＣ−ＤＣコンバータの制御回路、ＤＣ−ＤＣコンバータに関するものである。

スイッチ素子をオンオフ制御して直流入力電圧を昇圧・降圧して出力電圧を生成する電源装置は、負荷に供給する上記出力電圧を一定の目標電圧に保つようにフィードバック制御を行っている（例えば、特許文献１乃至４参照）。従来、電源装置において、デジタル信号によりフィードバック制御（デジタル制御）は、電源装置の柔軟性（フィレキシビリティ）を向上させる。

フィードバック制御には、電圧モード制御と電流モード制御がある。電圧モード制御は、出力電圧を測定し、その出力電圧と目標電圧との誤差電圧を算出し、スイッチ素子のオン時間（又はオフ時間）を制御する。このモードでは、出力電圧を測定する測定サイクル（サンプリングサイクル）において、出力電圧の変換に高速に追従しようとすると系が不安定となるため、応答サイクルをスイッチ素子のスイッチング周波数の１／１０〜１／２０程度に抑えられていた。

電流モード制御は、出力電圧及びインダクタ電流を測定してスイッチ素子のオン時間（又はオフ時間）を制御する。電流モードは、インダクタと平滑用コンデンサのＬＣ共振周波数による位相周りの影響を受けないため、高速応答が可能である。

特開平７−３９１４８号公報 特開２００３−３２４９５７号公報 特開２００３−１９９３３４号公報 特開平１１−２８９７５４号公報

しかしながら、電流モードのデジタル制御は、電圧波形の演算と高速な電流値の測定が必要となるため、回路規模の増大と消費電力の増加を招くという問題がある。また、電流波形を演算により生成しても、電圧波形の演算のため、電圧モードと同様に、応答サイクルをスイッチ素子のスイッチング周波数の１／１０〜１／２０程度に抑える必要があるため、高速な応答が得られないという問題がある。

この制御方法で、高速な応答を得ることを目的とする。

開示の方法は、スイッチ素子を第１の状態と第２の状態に交互に切り替えてインダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するものであって、前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成し、前記インダクタに流れる電流の波形値を算出し、前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御する。

開示の方法は、高速な応答が得られるという効果を奏する。

ＤＣ−ＤＣコンバータのブロック回路図である。 ＤＣ−ＤＣコンバータの動作波形図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 分周器の一例を示す回路図である。 分周器の動作波形図である。 ＤＣ−ＤＣコンバータの動作波形図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 ＤＣ−ＤＣコンバータの動作波形図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 （ａ）（ｂ）はＤＣ−ＤＣコンバータの動作波形図である。 ＤＣ−ＤＣコンバータのブロック回路図である。 制御回路の一部回路図である。 電流値推定の説明図である。 ＡＤ変換回路の動作説明図である。

（第一実施形態）
以下、第一実施形態を図１及び図２に従って説明する。
図１に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０とを含む。

コンバータ部１０は、スイッチ素子ＳＷ、ダイオードＤ１、インダクタＬ１、平滑用コンデンサＣ１を含む。スイッチ素子ＳＷは例えばＮチャネルＭＯＳトランジスタであり、第１端子（ドレイン端子）に入力電圧Ｖｉが供給され、第２端子（ソース端子）はダイオードＤ１のカソードに接続され、そのダイオードＤ１のアノードは出力電圧Ｖｏより低い電位の電源線（本実施形態ではグランド）に接続されている。スイッチ素子ＳＷの制御端子（ゲート端子）には制御回路２０から制御信号Ｓｃが供給されている。

スイッチ素子ＳＷとダイオードＤ１との接続点は、インダクタＬ１の第１端子（入力側端子）に接続されている。インダクタＬ１の第２端子（出力側端子）は平滑用コンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドに接続されている。コンデンサＣ１にはインダクタＬ１とグランドとの間の抵抗成分（等価直列抵抗ＥＳＲ）が含まれ、この抵抗成分はコンデンサＣ１と等価的に直列接続される。なお、図１には、等価直列抵抗ＥＳＲを省略している。そして、コンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。

スイッチ素子ＳＷは、制御信号Ｓｃに応答してオンオフする。スイッチ素子ＳＷがオンした場合、インダクタＬ１に入力電圧Ｖｉと出力電圧Ｖｏとの差に応じたインダクタ電流ＩＬが流れ、インダクタＬ１はエネルギーを蓄積する。スイッチ素子ＳＷがオフすると、インダクタＬ１は蓄えたエネルギーを放出し、誘導電流（インダクタ電流ＩＬ）を流す。

制御回路２０は、アナログーデジタル変換回路（以下、ＡＤＣ）２１、波形値算出回路２２、加算器２３、パルス幅制御回路２４を含む。
ＡＤＣ２１には、出力電圧Ｖｏが供給されるとともに、スタート信号Ｓａが供給される。スタート信号Ｓａは、上記のスイッチ素子ＳＷをスイッチング周波数に応じた周波数のパルス信号であり、本実施形態ではスイッチング周波数と等しい周波数のパルス信号である。ＡＤＣ２１は、スタート信号Ｓａに応答してアナログ−デジタル変換処理を開始し、出力電圧Ｖｏをデジタル値に変換する。その変換値を出力電圧値ＤＶｏとする。そして、ＡＤＣ２１は、出力電圧値ＤＶｏを次の変換処理の開始まで保持する。即ち、ＡＤＣ２１は、スイッチ素子ＳＷのスイッチング周波数に等しい周期毎に、出力電圧ＶｏをＡＤ変換して出力電圧値ＤＶｏを生成する。

波形値算出回路２２には、クロック信号ＣＬＫと制御信号Ｓｃとが入力される。クロック信号ＣＬＫはスタート信号Ｓａの周期よりも短い（例えば１／６４乃至１／２５６）の周期のパルス信号である。なお、図示の都合でクロック信号ＣＬＫの周期をスタート信号Ｓａの周期の１／１６として説明する。

波形値算出回路２２はデジタル演算回路であり、入力電圧Ｖｉの値と、出力電圧Ｖｏの値とが設定された記憶手段（レジスタ）を有している。尚、入力電圧Ｖｉの値と出力電圧Ｖｏの値の少なくとも一方は波形値算出回路２２の外部から波形値算出回路２２に与えられても良い。

波形値算出回路２２は、入力電圧値と出力電圧値とに基づいて、インダクタＬ１に流れる電流ＩＬの波形の値を算出する。
インダクタ電流ＩＬの電流量は、スイッチ素子ＳＷ１がオンしてから時間経過とともに増加し、スイッチ素子ＳＷをオフしてから時間経過とともに減少する。スイッチ素子ＳＷのオン時にインダクタＬ１に流れる電流（オン時電流）をＩＬ１、スイッチ素子ＳＷのオフ時にインダクタＬ１に流れる電流（オフ時電流）をＩＬ２，インダクタＬ１のインダクタンスをＬとすると、各電流の変化量ΔＩＬ１／Δｔ，ΔＩＬ２／Δｔは、
ΔＩＬ１／Δｔ＝（Ｖｉ−Ｖｏ）／Ｌ
ΔＩＬ２／Δｔ＝Ｖｏ／Ｌ
となる。つまり、オン時電流ＩＬ１は、入力電圧Ｖｉと出力電圧Ｖｏとの差に比例して増加し、オフ時電流ＩＬ２は出力電圧Ｖｏに比例して減少する。そして、スイッチ素子ＳＷのスイッチング周波数が高い、即ちスイッチング間隔が短い場合、インダクタ電流ＩＬの波形は、三角波に近似できる。即ち、入力電圧Ｖｉが安定して供給されるとともに、出力電圧Ｖｏの目標値を変更しない場合には、入力電圧Ｖｉの値と出力電圧Ｖｏの値を予め設定しても、インダクタＬ１に実際に流れるインダクタ電流ＩＬの値と、設定された入力電圧値及び出力点圧値により算出したインダクタ電流値との差は、出力電圧Ｖｏの安定化に影響をあたえない、又は十分小さく無視可能な影響しか与えない。

従って、インダクタ電流ＩＬの波形は鋸歯状の波形と近似することができる。そして、この鋸歯状の波形において、インダクタ電流ＩＬが増加するときの波形の傾きｍ１と、インダクタ電流ＩＬが減少するときの波形の傾きｍ２は、それぞれインダクタ電流ＩＬが増加する時の変化量とインダクタ電流が減少する時の変化量であるため、
ｍ１＝ΔＩＬ１／Δｔ＝（Ｖｉ−Ｖｏ）／Ｌ
ｍ２＝ΔＩＬ２／Δｔ＝Ｖｏ／Ｌ
となる。

更に、Δｔをクロック信号ＣＬＫの１周期とすれば、各クロック信号ＣＬＫの１周期におけるインダクタ電流ＩＬの変化量は、入力電圧Ｖｉの値と、出力電圧Ｖｏの値と、インダクタＬ１のインピーダンスＬとにより算出可能である。

尚、演算により算出したインダクタ電流とインダクタＬ１に実際に流れるインダクタ電流との誤差、算出したインダクタ電流を出力電圧ＶｏをサンプリングするＡＤＣ２１の出力値（デジタルコード）の範囲、等を補正するための係数（比例係数）をｋとする。従って、インダクタ電流が増加するときの波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｕと、インダクタ電流が減少するときの波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｄは、
ｍｕ＝ｍ１＊ｋ
ｍｄ＝ｍ２＊ｋ
により求められる。

そして、波形値算出回路２２は、クロック信号ＣＬＫに従って、そのクロック信号ＣＬＫの周期毎（例えばＨレベルのクロック信号ＣＬＫ）に応答してインダクタ電流ＩＬの波形値を算出する。例えば、波形値算出回路２２は、波形値に初期値（本実施形態ではゼロ（＝０））をセットし、波形値に変化量ΔＩＬ１／Δｔ、即ち傾きｍｕを加算した値を新たな波形値とすることで、スイッチ素子ＳＷがオンしている時のインダクタ電流ＩＬの波形値を算出する。更に、波形値算出回路２２は、波形値に変化量ΔＩＬ２／Δｔ、即ち傾きｍｄを加算した値を新たな波形値とすることで、スイッチ素子ＳＷがオフしている時のインダクタ電流ＩＬの波形値を算出する。

波形値算出回路２２は、制御信号Ｓｃに応答して、加算する値の切り替えを行う。スイッチ素子ＳＷは、第１レベル（例えば入力電圧Ｖｉレベル（Ｈレベル））の制御信号Ｓｃに応答してオンし、第２レベル（例えばグランドレベル（Ｌレベル））の制御信号Ｓｃに応答してオフする。従って、波形値算出回路２２は、第１レベルの制御信号Ｓｃに応答して傾きｍｕを加算し、第２レベルの制御信号Ｓｃに応答して傾きｍｄを加算する。そして、波形値算出回路２２は、加算結果である波形値を順次出力する。

尚、波形値算出回路２２をプログラムカウンタにより実現することもできる。プログラムカウンタは、カウント開始値、カウントアップ又はカウントダウンするステップ数、カウントアップ又はカウントダウンのカウント方向の設定が可能である。このようなカウンタは、カウント値を１６進数の値にて出力する。カウンタを波形値算出回路２２に用いる場合、カウント値の上限及び下限を設定するとよい。例えば、８ビット出力のカウンタの場合、カウント値が０ＦＦｈから１カウントアップすると出力値は０ｈとなりキャリー信号を出力する。尚「ｈ」は１６進数を示す。また、カウント値が０ｈから１カウントダウンすると出力値は０ＦＦｈとなりボロー信号を出力する。上限値を０ＦＦｈとすることにより、カウント値が０ＦＦｈからカウントアップしても出力信号は０ＦＦｈのままとなる。カウントダウンの場合も同様である。

加算器２３はデジタル演算回路であり、ＡＤＣ２１から出力される出力電圧値ＤＶｏに、波形値算出回路２２から出力される波形値を加算し、その加算結果を出力する。加算器２３においても、プログラムカウンタとした波形値算出回路２２と同様に、演算結果の上限値及び下限値を設定するとよい。

パルス幅制御回路２４には、加算器２３の演算結果とともに、セット信号Ｓｓと基準値Ｄｒとが入力される。セット信号Ｓｓは、上記スタート信号Ｓａと同様に、上記のスイッチ素子ＳＷをスイッチング周波数に応じた周波数のパルス信号であり、本実施形態ではスイッチング周波数と等しい周波数のパルス信号である。基準値Ｄｒは、出力電圧Ｖｏを安定化させる目標電圧値に応じて設定されている。詳しくは、上記したように、パルス幅制御回路２４は、アナログの出力電圧Ｖｏのデジタルに変換した出力電圧値ＤＶｏに、インダクタ電流ＩＬの波形値ＤＩＬを加算した値と基準値Ｄｒとを比較している。従って、出力電圧値ＤＶｏと基準値Ｄｒとの差の値は、インダクタ電流ＩＬの波形値ＤＩＬが変化する値に等しい。このインダクタ電流ＩＬの波形値ＤＩＬは、インダクタ電流ＩＬの変動量、即ちインダクタ電流ＩＬのリップル成分である。つまり、基準値Ｄｒは、ＡＤＣ２１のサンプリングにより得られる出力電圧値ＤＶｏと、インダクタ電流ＩＬのリップル成分との和の値に設定されている。尚、パルス幅制御回路２４を、基準値Ｄｒが設定された記憶手段（レジスタ）を有する構成としてもよい。

パルス幅制御回路２４は、セット信号Ｓｓに応答して、スイッチ素子ＳＷをオンに制御するレベル（Ｈレベル）の制御信号Ｓｃを出力する。
パルス幅制御回路２４はデジタル演算回路でありは、加算器２３から順次入力される演算結果と基準値Ｄｒとを大小比較し、その比較結果に基づいて、演算結果の値が基準値Ｄｒ以上になったときにスイッチ素子ＳＷをオフに制御するレベル（Ｌレベル）の制御信号Ｓｃを出力する。

上記したように、波形値算出回路２２は、クロック信号ＣＬＫに基づいて、クロック信号ＣＬＫの１周期前の演算結果にインダクタ電流ＩＬの波形に応じた変化量（傾きの値）を加算する。パルス幅制御回路２４は、出力電圧ＶｏをサンプリングしたＡＤＣ２１から出力される出力電圧値ＤＶｏと波形値算出回路２２の演算結果との和の値と基準値Ｄｒとを比較する。従って、波形値算出回路２２に供給するクロック信号ＣＬＫの周期が、スイッチング周期に比べて十分に小さくないと、インダクタＬ１に実際に流れるインダクタ電流ＩＬの波形に近似した波形値を得ることができない。つまり、クロック信号ＣＬＫの周期（周波数）は、実際のインダクタ電流ＩＬの波形形状に比例近似した波形値が得られるように設定されている。

上記のように構成されたＤＣ−ＤＣコンバータの作用を説明する。
図２に示すように、制御回路２０は、固定周期のセット信号Ｓｓに応答してＨレベルの制御信号Ｓｃを出力する。図１に示すスイッチ素子ＳＷは、Ｈレベルの制御信号Ｓｃに応答してオンし、インダクタＬ１に流れるインダクタ電流ＩＬが増加する。制御回路２０は、正の傾きｍｕの値を順次加算することによりこのインダクタ電流ＩＬに近似した波形値ＤＩＬを算出し、出力電圧Ｖｏをデジタル変換した出力電圧値ＤＶｏに波形値ＤＩＬを加算した結果を得る。尚、図２において、波形値ＤＩＬの基底値を出力電圧値ＤＶｏとして示している。即ち、図２に示されたＤＩＬの波形が、出力電圧値ＤＶｏに波形値ＤＩＬを加算した結果の値Ｄｓを示している。また、波形値ＤＩＬ及び加算結果の値Ｄｓはクロック信号ＣＬＫの周期に応じてステップ的に変化するが、図２では直線的に変化するように表している。

制御回路２０は、上記の加算結果の値Ｄｓと基準値Ｄｒとを比較し、値Ｄｓが基準値Ｄｒ以上になったときにＬレベルの制御信号Ｓｃを出力する。図１に示すスイッチ素子ＳＷは、Ｌレベルの制御信号Ｓｃに応答してオフし、インダクタＬ１に蓄積されたエネルギーが放出され、インダクタ電流ＩＬが減少する。制御回路２０は、負の傾きｍｄの値を順次加算することによりこのインダクタ電流ＩＬに近似した波形値ＤＩＬを算出する。

そして、制御回路２０が上記動作を繰り返すことにより、ＤＣ−ＤＣコンバータは安定した出力電圧Ｖｏを出力する。
本実施形態において、加算器２３は、ＡＤＣ２１から出力される出力電圧値ＤＶｏに、波形値算出回路２２から出力される波形値ＤＩＬを加算し、その加算結果Ｄｓを出力する。そして、ＡＤＣ２１は、次のサンプリングタイミングまで出力電圧値ＤＶｏを保持する。出力電圧Ｖｏが変動する場合を考慮すると、スイッチ素子ＳＷをオンする直前、即ちセット信号Ｓｓのパルスの直前までにＡＤ変換が終了していることが好ましい。従って、上記のようにＡＤＣ２１に供給されるスタート信号Ｓａは、セット信号Ｓｓよりも、ＡＤＣ２１の変換処理に必要な時間分だけ位相が進んだ信号であることが好ましい。

出力電圧Ｖｏが供給される負荷の状態に応じた急峻な出力電流の変化は、出力電圧Ｖｏの変化として現れ、この出力電圧Ｖｏが制御回路２０に帰還される。制御回路２０は、ＡＤＣ２１により変化した出力電圧Ｖｏのデジタル値である出力電圧値ＤＶｏを得る。図２に示すように、この時の出力電圧値ＤＶｏ、つまり図１に示すＡＤＣ２１の出力値を電圧値ＤＶａとする。このときの電圧値ＤＶａは、出力電流が安定したいたときの電圧値ＤＶｏよりも小さい。即ち、出力電圧Ｖｏは、出力電流の変化に応じて目標電圧よりも低くなる。

図１に示す加算器２３は、この電圧値ＤＶａに波形値ＤＩＬを加算し、図２に一点鎖線で示す波形の値Ｄｓａを出力する。図１に示すパルス幅制御回路２４は、値Ｄｓａと基準値Ｄｒとを比較する。電圧値ＤＶａが出力電圧値ＤＶｏよりも小さいため、加算開始、即ちＨレベルの制御信号Ｓｃが出力されてから加算結果である値Ｄｓａが基準値Ｄｒより大きくなるまでに要する時間は、出力電圧値ＤＶｏの場合の時間に比べて長くなる。つまり、図２に２点鎖線で示すように、制御信号Ｓｃのパルス幅が長くなる。その結果、図１に示すスイッチ素子ＳＷのオン時間が長くなり、出力電圧Ｖｏが上昇する。

制御回路２０は、出力電流の変化に応じて出力電圧Ｖｏが上昇した場合、上記と同様にして制御信号Ｓｃのパルス幅を短くする。その結果、図１に示すスイッチ素子ＳＷのオン時間が短くなり、出力電圧Ｖｏが低下する。

つまり、本実施形態のＤＣ−ＤＣコンバータは、スイッチ素子ＳＷのスイッチング周期毎に、出力電流の変化に応じて制御信号Ｓｃのパルス幅を変更する。このように、ＤＣ−ＤＣコンバータはスイッチ素子ＳＷのスイッチング周波数と等しい周波数で出力電流の変化に応答する、即ち高速な応答が得られる。

ところで、エラーアンプを用いたアナログ方式のＤＣ−ＤＣコンバータや、エラーアンプと同等の処理をデジタル回路にて行うデジタル方式のＤＣ−ＤＣコンバータでは、一般的に平滑用コンデンサの等価直列抵抗ＥＳＲの値が小さいと、フィードバック系が不安定になりやすい。これは、出力電圧Ｖｏや出力電流に含まれるリップル成分を検出してスイッチング動作を行うので、等価直列抵抗ＥＳＲの値が小さなコンデンサを平滑用コンデンサＣ１に使用すると、リップル成分が小さくなって出力電圧Ｖｏや出力電流の変動検出が困難になってスイッチング制御が不安定になるためと思われる。

しかし、本実施形態のＤＣ−ＤＣコンバータは、スイッチ素子ＳＷのスイッチング周期毎に出力電圧Ｖｏをデジタル変換した出力電圧値ＤＶｏを取得し、この出力電圧値ＤＶｏに対してデジタル処理にて生成したインダクタ電流ＩＬのリップル成分を波形値ＤＩＬとして加算してスイッチ素子ＳＷをオフするタイミングを決定している。従って、本実施形態のＤＣ−ＤＣコンバータは、出力電圧Ｖｏや出力電流のリップル成分を検出する必要が無いため、等価直列抵抗ＥＳＲの値が小さい、又は抵抗ＥＳＲが無い場合でも、安定してスイッチング動作を行うことができる。

平滑用コンデンサとして、一般的に、導電性高分子コンデンサや積層セラミックコンデンサが用いられる。積層セラミックコンデンサは導電性高分子コンデンサに比べて小型で安価であるが、等価直列抵抗ＥＳＲの値が導電性高分子コンデンサに比べて小さい。従って、従来のＤＣ−ＤＣコンバータでは、積層セラミックコンデンサに直列に抵抗を接続して安定化を図る場合がある。

しかし、本実施形態のＤＣ−ＤＣコンバータは、等価直列抵抗ＥＳＲの値が小さい方が好ましい。従って、積層セラミックコンデンサを用いることが好ましく、ＤＣ−ＤＣコンバータの小型化及び低コスト化を図ることができる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＡＤＣ２１は、スイッチ素子ＳＷのスイッチング周波数と等しい周期毎に、出力電圧ＶｏをＡＤ変換して出力電圧値ＤＶｏを生成する。波形値算出回路２２は、入力電圧Ｖｉの値と出力電圧Ｖｏの値とに基づいてインダクタＬ１に流れる電流ＩＬの波形値を算出する。そして、パルス幅制御回路２４は、出力電圧値ＤＶｏに波形値を加算した値Ｄｓと基準値Ｄｒとを比較してスイッチ素子ＳＷをオンオフ制御する制御信号Ｓｃのパルス幅を制御するようにした。

その結果、スイッチング周波数の帯域でスイッチ素子ＳＷのパルス幅を制御するため、高速な応答を得ることができる。
（２）制御回路２０は、出力電圧Ｖｏをスイッチング周波数と等しい周期毎にサンプリングし、入力電圧Ｖｉと出力電圧Ｖｏとに基づいて算出したインダクタ電流ＩＬの波形値を加算し、その加算結果と基準値Ｄｒとを比較してスイッチ素子ＳＷをオンオフ制御する制御信号Ｓｃのパルス幅を制御するようにした。従って、電圧変化に追従した変換及び演算を行う必要がないため、簡素な回路構成の制御回路２０にてスイッチ素子ＳＷをオンオフすることができる。

（３）平滑用コンデンサＣ１を接続することによる等価直列抵抗ＥＳＲの抵抗値を小さくすることができるため、コンデンサＣ１に積層セラミックコンデンサを用いることができ、ＤＣ−ＤＣコンバータの小型化及び低コスト化を図ることができる。

（第二実施形態）
以下、第二実施形態を図３〜図６に従って説明する。
なお、本実施形態において、第一実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図３に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０ａとを含む。

制御回路２０ａは、発振器３１、信号生成回路としての分周器３２、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）３３、ＡＤＣ２１，３４、電流値算出回路３５，３６、波形値算出回路３７、加算器２３、比較器３８を含む。

発振器３１は、所定周波数のクロック信号ＣＬＫを生成し、出力する。このクロック信号ＣＬＫは、第一実施形態において波形値算出回路２２に供給される信号である。
分周器３２は、発振器３１にて生成されたクロック信号ＣＬＫを分周してセット信号Ｓｓと第１スタート信号Ｓａ１と第２スタート信号Ｓａ２を生成する。セット信号Ｓｓは、第一実施形態においてパルス幅制御回路２４に供給されるセット信号Ｓｓであり、上記のスイッチ素子ＳＷをスイッチング周波数に応じた周波数のパルス信号であり、本実施形態ではスイッチング周波数と等しい周波数のパルス信号である。例えば、分周器３２は、クロック信号ＣＬＫを１６分周した周期のセット信号Ｓｓを生成する。このセット信号Ｓｓは、ＲＳ−ＦＦ回路３３に供給される。

第１スタート信号Ｓａ１は、第一実施形態においてＡＤＣ２１に供給されるスタート信号Ｓａと同様に、上記のスイッチ素子ＳＷをスイッチング周波数に応じた周波数のパルス信号であり、本実施形態ではスイッチング周波数と等しい周波数のパルス信号である。例えば、分周器３２は、クロック信号ＣＬＫを１６分周した周期の第１スタート信号Ｓａ１を生成する。この第１スタート信号Ｓａ１は、第１ＡＤＣ２１に供給される。

第２スタート信号Ｓａ２は、第１スタート信号Ｓａ１の周期以上の周期のパルス信号である。例えば、分周器３２は、第１スタート信号Ｓａ１を４分周して周期の第２スタート信号Ｓａ２を生成する。この第２スタート信号Ｓａ２は、第２ＡＤＣ３４に供給される。

第１ＡＤＣ２１には、出力電圧Ｖｏが供給されるとともに、第１スタート信号Ｓａ１が供給される。ＡＤＣ２１は、第１スタート信号Ｓａ１に応答してアナログ−デジタル変換処理を開始し、出力電圧Ｖｏをデジタル値に変換する。その変換値を出力電圧値ＤＶｏとする。従って、ＡＤＣ２１は、スイッチ素子ＳＷのスイッチング周波数に等しい周期毎に、出力電圧ＶｏをＡＤ変換して出力電圧値ＤＶｏを生成する出力電圧変換回路である。

第２ＡＤＣ３４には、入力電圧Ｖｉが供給されるとともに、第２スタート信号Ｓａ２が供給される。ＡＤＣ３４は、第２スタート信号Ｓａ２に応答してアナログ−デジタル変換処理を開始し、入力電圧Ｖｉをデジタル値に変換する。その変換値を入力電圧値ＤＶｉとする。そして、ＡＤＣ３４は、入力電圧値ＤＶｉを次の変換処理の開始まで保持する。従って、第２ＡＤＣ３４は、スイッチ素子ＳＷのスイッチング周波数より長い周期毎に、入力電圧ＶｉをＡＤ変換して入力電圧値ＤＶｉを生成する入力電圧変換回路である。

第１電流値算出回路３５は、ＡＤＣ２１から出力される出力電圧値ＤＶｏに基づいて、スイッチ素子ＳＷがオフしているときにインダクタＬ１に流れるインダクタ電流ＩＬの変動量に比例した波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｄを算出する。そして、電流値算出回路３５は、出力電圧値ＤＶｏを加算器２３に出力する。また、電流値算出回路３５は、算出した傾きｍｄを波形値算出回路３７に出力する。

第２電流値算出回路３６は、ＡＤＣ２１から出力される出力電圧値ＤＶｏと、ＡＤＣ３４から出力される入力電圧値ＤＶｉとに基づいて、スイッチ素子ＳＷがオンしているときにインダクタＬ１に流れるインダクタ電流ＩＬの変動量に比例した波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｕを算出する。そして、電流値算出回路３６は、算出した傾きｍｕを波形値算出回路３７に出力する。

波形値算出回路３７には、傾きｍｕ，ｍｄと、クロック信号ＣＬＫと、制御信号Ｓｃが入力される。波形値算出回路３７は、制御信号Ｓｃに基づいて、傾きｍｕ又はｍｄを累積加算してインダクタ電流ＩＬの変動波形に応じた波形値ＤＩＬを算出する。詳しくは、波形値算出回路３７は、スイッチ素子ＳＷをオンする制御信号Ｓｃ（Ｈレベル）に応答して、クロック信号ＣＬＫの周期毎に傾き値ｍｕを累積的に加算して波形値ＤＩＬを生成する。また、波形値算出回路３７は、スイッチ素子ＳＷをオフする制御信号Ｓｃ（Ｌレベル）に応答して、クロック信号ＣＬＫの周期毎に傾き値ｍｄを累積的に加算して波形値ＤＩＬを生成する。従って、本実施形態の第１電流値算出回路３５と第２電流値算出回路３６と波形値算出回路３７を含む回路は、第一実施形態における波形値算出回路２２に相当する。

加算器２３は、出力電圧値ＤＶｏに波形値ＤＩＬを加算して加算波形値Ｄｓを生成する。比較器３８は、加算波形値Ｄｓと基準値Ｄｒとを比較し、その比較結果に基づいて、加算波形値Ｄｓが基準値Ｄｒより大きくなったときに所定パルス幅のリセット信号Ｓｒを生成する。このリセット信号Ｓｒは、ＲＳ−ＦＦ回路３３に供給される。

ＲＳ−ＦＦ回路３３は、セット端子Ｓに供給されるＨレベルの信号に応答して出力端子ＱからＨレベルの信号を出力し、リセット端子Ｒに供給されるＨレベルの信号に応答して出力端子ＱからＬレベルの信号を出力する。セット端子Ｓにはセット信号Ｓｓが供給され、リセット端子Ｒにはリセット信号Ｓｒが供給される。従って、ＲＳ−ＦＦ回路３３は、Ｈレベルのセット信号Ｓｓに応答してＨレベルの制御信号Ｓｃを出力し、Ｈレベルのリセット信号Ｓｒに応答してＬレベルの制御信号Ｓｃを出力する。従って、本実施形態の比較器３８とＲＳ−ＦＦ回路３３を含む回路は、第一実施形態のパルス幅制御回路２４に相当する。

図４に示すように、分周器３２は、カウンタ４１とＡＮＤ回路４２とＮＯＲ回路４３を含む。カウンタ４１にはクロック信号ＣＬＫが供給される。カウンタ４１は、クロック信号ＣＬＫのパルスをカウントし、４ビットのデジタル信号Ｄ０〜Ｄ３を出力する。ＡＮＤ回路４２は、デジタル信号Ｄ０〜Ｄ３を論理積演算してセット信号Ｓｓを生成する。ＮＯＲ回路４３は、デジタル信号Ｄ０〜Ｄ３を否定論理和演算して第１スタート信号Ｓａ１を生成する。即ち、図４は、分周器３２に含まれセット信号Ｓｓと第１スタート信号Ｓａ１を生成する回路部分を示す回路図である。

上記のように構成された分周器３２により生成されるセット信号Ｓｓ及び第１スタート信号Ｓａ１は、図５に示すように、同じ周期（クロック信号ＣＬＫを１６分周した周期）のパルス信号であり、Ｈレベルのパルス幅はクロック信号ＣＬＫの１周期分の幅となる。更に、第１スタート信号Ｓａ１は、セット信号Ｓｓよりもクロック信号ＣＬＫの１周期分だけ進んだ波形となる。これは、図３に示す第１ＡＤＣ２１の変換時間がクロック信号ＣＬＫの１周期以下であることに起因する。即ち、第１ＡＤＣ２１は、Ｈレベルの第１スタート信号Ｓａ１に応答して出力電圧Ｖｏをホールドするとともに、そのホールド電圧をＡＤ変換する。そして、第１ＡＤＣ２１は、クロック信号ＣＬＫの１周期よりも短い時間でＡＤ変換を終了して出力電圧値ＤＶｏを出力する。

図６は、本実施形態のＤＣ−ＤＣコンバータの構成を簡略化した回路によりシミュレーションを行った結果を示す。図６において、負荷電流Ｉｏが急増した場合、ＤＣ−ＤＣコンバータは、スイッチ素子ＳＷを制御する制御信号Ｓｃのパルス幅を増加させて、インダクタ電流ＩＬを増加させる。そして、ＤＣ−ＤＣコンバータは、出力電圧Ｖｏを安定化する。

そして、本実施形態のＤＣ−ＤＣコンバータは、入力電圧Ｖｉを測定するためのＡＤＣ３４を有している。従って、出力電圧Ｖｏの電圧変動に対応するとともに、入力電圧Ｖｉの電圧変動に対応することができる。

以上記述したように、本実施形態によれば、上記実施形態の効果に加えて、以下の効果を奏する。
（１）制御回路２０ａは入力電圧Ｖｉを変換して入力電圧値ＤＶｉを生成するＡＤＣ３４を含み、出力電圧値ＤＶｏと入力電圧値ＤＶｉとに基づいて波形値を算出するようにした。その結果、出力電圧Ｖｏの電圧変動に対応するとともに、入力電圧Ｖｉの電圧変動に対応することができる。

（第三実施形態）
以下、第三実施形態を図７に従って説明する。
なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図７に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０ｂとを含む。

制御回路２０ｂは、発振器３１、分周器３２、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）３３、ＡＤＣ２１、波形値算出回路２２、加算器２３、比較器３８、オフセット回路５１、を含む。

オフセット回路５１には、第１電流値算出回路から出力される出力電圧値ＤＶｏと、波形値算出回路３７から出力される波形値ＤＩＬと、比較器３８から出力されるリセット信号Ｓｒと、が供給される。

オフセット回路５１は、オフセット値を記憶可能な記憶手段（レジスタ）を有している。
オフセット回路５１は、出力電圧値ＤＶｏからオフセット値を減算して生成したオフセット電圧値ＤＶｆを出力する。加算器２３は、このオフセット電圧値ＤＶｆに、波形値算出回路３７から出力される波形値ＤＩＬを加算した結果の値Ｄｓを出力する。そして、比較器は、値Ｄｓと基準値Ｄｒ２とを比較し、その比較結果に基づいて、値Ｄｓが基準値Ｄｒ２よりも大きくなったときにＨレベルのリセット信号Ｓｒを出力する、即ちリセット信号Ｓｒを発生する。

上記実施形態では、測定した出力電圧Ｖｏの出力電圧値ＤＶｏにインダクタ電流ＩＬの波形値ＤＩＬが加算され、その演算結果と基準値Ｄｒが比較される。従って、基準値Ｄｒは、出力電圧Ｖｏの目標電圧値よりも高い電圧が設定されている。本実施形態では、測定した出力電圧Ｖｏの出力電圧値ＤＶｏからオフセット値を減算してオフセット電圧値ＤＶｆを生成し、その電圧値ＤＶｆに波形値ＤＩＬを加算し、加算演算の結果の値と基準値Ｄｒ２とを比較している。従って、安定した出力電圧Ｖｏにおいてリセット信号Ｓｒが発生したときの波形値をオフセット値として記憶し、そのオフセット値を出力電圧値ＤＶｏから減算することにより、基準値Ｄｒ２に出力電圧Ｖｏの目標電圧値を設定することができる。つまり、加算する波形値ＤＩＬを考慮することなく、基準値Ｄｒ２を設定することができるため、容易に設定することが可能となる。

また、オフセット回路５１は、リセット信号Ｓｒの発生時の波形値ＤＩＬを記憶可能な記憶手段（レジスタ）を有している。そして、オフセット回路５１は、レジスタに記憶した波形値に基づいて、上記のオフセット値を補正する機能を有している。

詳述すると、オフセット回路５１は、Ｈレベルのリセット信号Ｓｒに応答して波形値ＤＩＬを記憶する。そして、オフセット回路５１は、レジスタに記憶した複数の波形値ＤＩＬの平均値を算出し、その平均値をオフセット値としてレジスタに記憶する。

負荷が必要とする電流量の変化によって、その負荷に供給する出力電流Ｉｏの電流量が変化すると、その出力電流Ｉｏに応じて出力電圧Ｖｏが変化する。例えば、出力電流Ｉｏの電流量が増加すると、出力電圧Ｖｏは、目標電圧値より低い電圧で安定する。そして、比較器は、出力電圧値ＤＶｏと波形値ＤＩＬの合計値と基準値Ｄｒ２とを大小比較する。出力電圧Ｖｏに従って出力電圧値ＤＶｏが小さくなるため、リセット信号Ｓｒが発生する時の波形値ＤＩＬは、出力電圧Ｖｏが目標電圧で安定した場合よりも大きくなる。

オフセット回路５１は、このときの波形値ＤＩＬの値（実際には平均値）をオフセット値としてレジスタに記憶する。そして、オフセット回路５１は、出力電圧値ＤＶｏからレジスタに記憶したオフセット値を減算した結果をオフセット電圧値ＤＶｆとして出力する。従って、オフセット電圧値ＤＶｆは、出力電圧Ｖｏが目標電圧で安定した場合よりも小さくなる。すると、加算器２３の加算結果の値Ｄｓが基準値Ｄｒ２よりも大きくなったときの波形値ＤＩＬの値は、出力電圧Ｖｏが目標電圧で安定した場合よりも大きくなる。波形値ＤＩＬは、リセット信号Ｓｒを発生させるタイミング、即ち制御信号Ｓｃによりスイッチ素子ＳＷをオンしている期間に比例している。従って、制御回路２０ｂは、スイッチ素子ＳＷをオン制御する制御信号Ｓｃのパルス幅を増加させて、インダクタ電流ＩＬを増加させる。その結果、目標電圧値に対する出力電圧Ｖｏの誤差が少なくなる。

以上記述したように、本実施形態によれば、上記実施形態の効果に加えて、以下の効果を奏する。
（１）制御回路２０ｂは、リセット信号Ｓｒに応答して波形値を記憶し、記憶した波形値からオフセット値を生成するオフセット回路５１を含む。そのオフセット回路５１は、生成したオフセット値を出力電圧値ＤＶｏから減算してオフセット電圧値ＤＶｆを生成する。そして、比較器３８は、オフセット電圧値ＤＶｆに波形値ＤＩＬを加算した結果の値Ｄｓと基準値Ｄｒ２とを比較してリセット信号Ｓｒを生成するようにした。その結果、出力電圧Ｖｏの目標電圧値を基準値Ｄｒ２に設定することができ、回路設定を容易に行うことができるようになる。

（第四実施形態）
以下、第四実施形態を図８に従って説明する。
なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図８に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０ｃとを含む。制御回路２０ｃは、発振器３１、分周器３２、ＲＳ−ＦＦ回路３３、ＡＤＣ２１，３４、電流値算出回路３６、パルス幅算出回路６１、可変遅延回路６２を含む。

パルス幅算出回路６１には、ＡＤＣ２１から出力される出力電圧値ＤＶｏと、電流値算出回路３６から出力される値ｍｕが入力される。また、パルス幅算出回路６１には、基準値Ｄｒが入力される。この値ｍｕは、上記したように、スイッチ素子ＳＷがオンしているときにインダクタＬ１に流れるインダクタ電流ＩＬの変化量に比例した値である。

パルス幅算出回路６１は、所定のタイミングで（例えばＬレベルの制御信号Ｓｃに応答して）、出力電圧値ＤＶｏと値ｍｕと基準値Ｄｒとから、次のスイッチングサイクルにおいてスイッチ素子ＳＷをオンする時間、つまり制御信号Ｓｃのパルス幅を算出する。例えば、値ｍｕがクロック信号ＣＬＫの１周期に対するインダクタ電流ＩＬの変化量であるため、パルス幅Ｐｏｎは、
Ｐｏｎ＝（Ｄｒ−ＤＶｏ）／ｍｕ
により求められる。

可変遅延回路６２には、クロック信号ＣＬＫと、セット信号Ｓｓと、パルス幅Ｐｏｎが入力される。可変遅延回路６２は、セット信号Ｓｓを遅延させた信号をリセット信号Ｓｒとして出力する機能を有し、その遅延時間をクロック信号ＣＬＫとパルス幅Ｐｏｎとにより制御可能に構成されている。可変遅延回路６２は、Ｈレベルのセット信号Ｓｓを入力すると、クロック信号ＣＬＫのパルス数のカウントを開始する。そして、可変遅延回路６２は、カウント値がパルス幅Ｐｏｎと等しくなると、Ｈレベルのリセット信号Ｓｒを所定期間（例えばクロック信号ＣＬＫの１周期の間）出力する。

尚、可変遅延回路６２は、セット信号Ｓｓをアナログ的に遅延させてリセット信号Ｓｒとして出力する構成であってもよい。
以上記述したように、本実施形態によれば、上記実施形態の効果に加えて、以下の効果を奏する。

（１）セット信号Ｓｓを可変遅延回路６２により遅延させることにより、容易にリセット信号Ｓｒを生成することができる。
（第五実施形態）
以下、第五実施形態を図９，図１０に従って説明する。

なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図９に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０と、出力電圧Ｖｏに基づいてコンバータ部１０を制御する制御回路２０ｄとを含む。制御回路２０ｄは、発振器３１、分周器３２、ＲＳ−ＦＦ回路３３、ＡＤＣ２１，３４、電流値算出回路３５，３６、波形値算出回路３７ａ、加算器２３、比較器３８を含む。

波形値算出回路３７ａには、傾きｍｕ，ｍｄと、クロック信号ＣＬＫと、制御信号Ｓｃと、スロープ値αが入力される。波形値算出回路３７ａは、制御信号Ｓｃに基づいて、傾きｍｕ，ｍｄ、スロープ値αを累積加算してインダクタ電流ＩＬの変動波形に応じた波形値ＤＩＬを算出する。詳しくは、波形値算出回路３７ａは、スイッチ素子ＳＷをオンする制御信号Ｓｃ（Ｈレベル）に応答して、クロック信号ＣＬＫの周期毎に傾き値ｍｕとスロープ値αを累積的に加算して図１０に示すように波形値ＤＩＬを生成する。また、波形値算出回路３７ａは、スイッチ素子ＳＷをオフする制御信号Ｓｃ（Ｌレベル）に応答して、クロック信号ＣＬＫの周期毎に傾き値ｍｄを累積的に加算して図１０に示すように波形値ＤＩＬを生成する。

スロープ値αは、低調波発振の発生を抑制するために設定される。第２電流値算出回路３６は、入力電圧値ＤＶｉと出力電圧値ＤＶｏの差の値に対してインダクタＬ１のインピーダンスと係数ｋを考慮してインダクタ電流ＩＬの波形と比例した波形の傾きの値ｍｕを算出している。従って、値ｍｕは、入力電圧値ＤＶｉと出力電圧値ＤＶｏとの差に比例している。この値ｍｕが小さくなると、値ｍｕを累積的に加算している期間（インダクタ電流ＩＬが増加する期間）の長さが、スイッチ素子ＳＷのスイッチング周期よりも長くなる、即ちスイッチングサイクルの飛び越しが発生する場合がある。すると、次のセット信号Ｓｓが発生するまでスイッチ素子ＳＷがオンされないため、平滑化されたインダクタ電流ＩＬ（出力電圧Ｖｏ）の値が下がってしまう。その結果、低調波発振が発生する。

従って、加算器２３の加算結果Ｄｓがスイッチングサイクル内で基準値Ｄｒを越えるように、スロープ値αを設定する。これにより、低調波発振の発生を抑制することができる。なお、低調波発振は、一般的にスイッチ素子ＳＷのオンディーティが５０％以上で発生し易いとされている。オンディーティが５０％の場合、増加するインダクタ電流ＩＬの傾きの絶対値と、減少するインダクタ電流ＩＬの絶対値は等しい、即ち、値ｍｕの絶対値と値ｍｄの絶対値とが等しい。従って、両値ｍｕ，ｍｄに基づいてオンディーティが５０％以上か否かを判断し、オンディーティが５０％以上の場合にスロープ値αを加算するようにしてもよい。この場合、傾きの値ｍｕに基づいて、スロープ値αが出力電圧値ＤＶｏに加算する波形値の変化量（＝ｍｕ）に反比例するように値を算出し、そのスロープ値αを波形値に加算するようにしてもよい。

以上記述したように、本実施形態によれば、上記実施形態の効果に加えて、以下の効果を奏する。
（１）波形値算出回路３７ａは、スロープ値αを累積加算してインダクタ電流ＩＬの変動波形に応じた波形値ＤＩＬを算出するようにした。その結果、低調波発振の発生を抑制することができる。

（第六実施形態）
以下、第六実施形態を図１１に従って説明する。
なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図１１に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０ａと、出力電圧Ｖｏに基づいてコンバータ部１０ａを制御する制御回路２０ｅとを含む。

コンバータ部１０ａは、スイッチ素子ＳＷ、ダイオードＤ１、インダクタＬ１、平滑用コンデンサＣ１を含む。入力電圧ＶｉはインダクタＬ１の第１端子に供給され、インダクタＬ１の第２端子はスイッチ素子ＳＷに接続されている。スイッチ素子ＳＷは例えばＮチャネルＭＯＳトランジスタであり、第１端子（ドレイン端子）がインダクタＬ１に接続され、第２端子（ソース端子）は出力電圧Ｖｏより低い電位の電源線（本実施形態ではグランド）に接続されている。スイッチ素子ＳＷの制御端子（ゲート端子）には制御回路２０から制御信号Ｓｃが供給されている。

インダクタＬ１とスイッチ素子ＳＷとの接続点は、ダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードは平滑用コンデンサＣ１の第１端子に接続され、コンデンサＣ１と直列に接続された抵抗Ｒ１は、インダクタＬ１とグランドとの間の抵抗成分（等価直列抵抗ＥＳＲ）を示している。従って、図面には抵抗Ｒ１を図示しているが、コンデンサＣ１の第２端子はグランドに接続されている。

スイッチ素子ＳＷは、制御信号Ｓｃに応答してオンオフする。スイッチ素子ＳＷがオンした場合、インダクタＬ１に電流ＩＬが流れ、インダクタＬ１はエネルギーを蓄積する。スイッチ素子ＳＷがオフすると、インダクタＬ１は蓄えたエネルギーを放出し、誘導電流（インダクタ電流ＩＬ）を流す。

制御回路２０は、アナログーデジタル変換回路（以下、ＡＤＣ）２１、波形値算出回路２２ａ、加算器２３、パルス幅制御回路２４を含む。
波形値算出回路２２ａには、クロック信号ＣＬＫと制御信号Ｓｃとが入力される。波形値算出回路２２ａはデジタル演算回路であり、入力電圧Ｖｉの値と、出力電圧Ｖｏの値とが設定された記憶手段（レジスタ）を有している。尚、入力電圧Ｖｉの値と出力電圧Ｖｏの値の少なくとも一方は波形値算出回路２２ａの外部から波形値算出回路２２ａに与えられても良い。

波形値算出回路２２ａは、入力電圧値と出力電圧値とに基づいて、インダクタＬ１に流れる電流ＩＬの波形の値を算出する。
昇圧型のＤＣ−ＤＣコンバータの場合、スイッチ素子ＳＷのオン時にインダクタＬ１に流れるインダクタ電流ＩＬの変化量ΔＩＬ１／Δｔは、
ΔＩＬ１／Δｔ＝Ｖｉ／Ｌ
となり、スイッチ素子ＳＷがオフ時のインダクタ電流ＩＬの変化量ΔＩＬ２／Δｔは、
ΔＩＬ２／Δｔ＝（Ｖｏ−Ｖｉ）／Ｌ
となる。つまり、オン時電流ＩＬ１は、入力電圧Ｖｉに比例して増加し、オフ時電流ＩＬ２は出力電圧Ｖｏと入力電圧Ｖｉとの差に比例して減少する。従って、鋸歯状の波形において、インダクタ電流ＩＬが増加するときの波形の傾きｍ１と、インダクタ電流ＩＬが減少するときの波形の傾きｍ２は、それぞれインダクタ電流ＩＬが増加する時の変化量とインダクタ電流が減少する時の変化量であるため、
ｍ１＝ΔＩＬ１／Δｔ＝Ｖｉ／Ｌ
ｍ２＝ΔＩＬ２／Δｔ＝（Ｖｏ−Ｖｉ）／Ｌ
となる。

そして、インダクタ電流が増加するときの波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｕと、インダクタ電流が減少するときの波形の傾き（単位時間当たりのインダクタ電流の変化量）ｍｄは、
ｍｕ＝ｍ１＊ｋ
ｍｄ＝ｍ２＊ｋ
により求められる。

波形値算出回路２２ａは、クロック信号ＣＬＫに従って、そのクロック信号ＣＬＫの周期毎に傾きの値ｍｕ又はｍｄを累積的に加算してインダクタ電流ＩＬの波形値を算出する。

加算器２３はデジタル演算回路であり、ＡＤＣ２１から出力される出力電圧値ＤＶｏに、波形値算出回路２２ａから出力される波形値を加算し、その加算結果を出力する。
パルス幅制御回路２４には、加算器２３の演算結果とともに、セット信号Ｓｓと基準値Ｄｒとが入力される。

パルス幅制御回路２４は、セット信号Ｓｓに応答して、スイッチ素子ＳＷをオンに制御するレベル（Ｈレベル）の制御信号Ｓｃを出力する。
パルス幅制御回路２４はデジタル演算回路でありは、加算器２３から順次入力される演算結果の値Ｄｓと基準値Ｄｒとを大小比較し、その比較結果に基づいて、演算結果の値が基準値Ｄｒ以上になったときにスイッチ素子ＳＷをオフに制御するレベル（Ｌレベル）の制御信号Ｓｃを出力する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）昇圧型のＤＣ−ＤＣコンバータの場合においても、同様に、高速な応答性が得られる。

（２）出力電圧Ｖｏの変化に追従した演算を行う必要が無いため、回路の簡素化を図ることができる。
（３）等価直列抵抗ＥＳＲの値を小さくすることができ、低調波発振を抑制することができる。また、コンデンサＣ１に積層セラミックコンデンサを用いることができ、ＤＣ−ＤＣコンバータの小型化及び低コスト化を図ることができる。

（第七実施形態）
以下、第七実施形態を図１２，図１３に従って説明する。
なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図１２に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成する複数（本実施形態では３つ）のコンバータ部１１ａ〜１１ｃと、出力電圧Ｖｏに基づいてコンバータ部１１ａ〜１１ｃを制御する制御回路２０ｆとを含む。

第１のコンバータ部１１ａは、スイッチ素子ＳＷ、ダイオードＤ１、インダクタＬ１、平滑用コンデンサＣ１を含む。スイッチ素子ＳＷは例えばＮチャネルＭＯＳトランジスタであり、第１端子（ドレイン端子）に入力電圧Ｖｉが供給され、第２端子（ソース端子）はダイオードＤ１のカソードに接続され、そのダイオードＤ１のアノードは出力電圧Ｖｏより低い電位の電源線（本実施形態ではグランド）に接続されている。スイッチ素子ＳＷの制御端子（ゲート端子）には制御回路２０ｆから制御信号Ｓｃａが供給されている。スイッチ素子ＳＷとダイオードＤ１との接続点は、インダクタＬ１の第１端子（入力側端子）に接続されている。インダクタＬ１の第２端子（出力側端子）は平滑用コンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドに接続されている。なお、図１２では、上記の等価直列抵抗ＥＳＲを省略してある。

スイッチ素子ＳＷは、制御信号Ｓｃａに応答してオンオフする。スイッチ素子ＳＷがオンした場合、インダクタＬ１に入力電圧Ｖｉと出力電圧Ｖｏａとの差に応じたインダクタ電流ＩＬが流れ、インダクタＬ１はエネルギーを蓄積する。スイッチ素子ＳＷがオフすると、インダクタＬ１は蓄えたエネルギーを放出し、誘導電流（インダクタ電流ＩＬ）を流す。そして、第１のコンバータ部１１ａは、このスイッチ素子ＳＷのオンディーティに応じた出力電圧Ｖｏａを生成する。

第２のコンバータ部１１ｂと第３のコンバータ部１１ｃは、第１のコンバータ部１１ａと同様に構成されているため、構成部材については同じ符号を付し、相違点のみ説明する。第２のコンバータ部１１ｂに含まれるスイッチ素子ＳＷは、制御回路２０ｆから供給される制御信号Ｓｃｂに応答してオンオフする。第２のコンバータ部１１ｂは、このスイッチ素子ＳＷのオンディーティに応じた出力電圧Ｖｏｂを生成する。第３のコンバータ部１１ｃに含まれるスイッチ素子ＳＷは、制御回路２０ｆから供給される制御信号Ｓｃｃに応答してオンオフする。第３のコンバータ部１１ｃは、このスイッチ素子ＳＷのオンディーティに応じた出力電圧Ｖｏｃを生成する。

制御回路２０ｆは、各コンバータ部１１ａ〜１１ｃに対して共通に設けられた共通制御部７１と、各コンバータ部１１ａ〜１１ｃにそれぞれ対応する個制御部７２ａ〜７２ｃとを含む。

共通制御部７１は、発振器３１、分周器３２ａ、選択回路（ＳＥＬ）８１，８２、ＡＤＣ８３を含む。
発振器３１は、所定周波数のクロック信号ＣＬＫを生成し、出力する。

分周器３２は、クロック信号ＣＬＫを分周して制御信号を生成する。制御信号は、各個制御部７２ａ〜７２ｃにそれぞれ供給するセット信号Ｓｓａ〜Ｓｓｃ、選択信号ＳＬ１，ＳＬ２、スタート信号Ｓａｄを含む。

分周器３２ａは、クロック信号ＣＬＫを分周してスイッチング周波数の第１〜第３セット信号Ｓｓａ〜Ｓｓｃを生成するとともに、各セット信号Ｓｓａ〜Ｓｓｃの位相を９０度ずらして生成する。詳しくは、図１３（ａ）に示すように、分周器３２ａは、第１セット信号Ｓｓａに対して第２セット信号Ｓｓｂの位相を９０度遅らせ、第１セット信号Ｓｓａに対して第２セット信号Ｓｓｂの位相を９０度遅らせて生成する。従って、第３セット信号Ｓｓｃと第１セット信号Ｓｓａの位相差は１８０度となる。

また、分周器３２ａは、クロック信号ＣＬＫを分周して第１及び第２選択信号ＳＬ１，ＳＬ２を生成する。
更に、分周器３２ａは、クロック信号ＣＬＫを分周してコンバータ部の数に対応してスイッチング周波数を逓倍した周波数のスタート信号Ｓａｄを生成する。本実施形態のＤＣ−ＤＣコンバータは、３つのコンバータ部１１ａ〜１１ｃを有しているため、コンバータ部の数より大きい値（本実施形態では４）、即ち各セット信号Ｓｓａ〜Ｓｓｃの周期の１／４の周期のスタート信号Ｓａｄを生成する。

第１選択回路８１には、第１選択信号ＳＬ１と、入力電圧Ｖｉと、各コンバータ部１１ａ〜１１ｃの出力電圧Ｖｏａ〜Ｖｏｃが供給される。第１選択回路８１は、第１選択信号ＳＬ１に応答して、第１選択信号ＳＬ１に対応する入力電圧を選択し、その選択した電圧をＡＤＣ８３に出力する。ＡＤＣ８３は、スタート信号Ｓａｄに応答して第１選択回路８１から出力される電圧をアナログ−デジタル変換処理し、処理後のデジタル値を第２選択回路８２に出力する。

第２選択回路８２は、複数（本実施形態では４つ）の出力端子を有している。第１の出力端子はすべての個制御部７２ａ〜７２ｃに接続され、第２の出力端子は第１の個制御部７２ａに接続され、第３の出力端子は第２の個制御部７２ｂに接続され、第４の出力端子は第３の個制御部７２ｃに接続されている。第２選択回路８２は、第２選択信号ＳＬ２に応答して、第２選択信号ＳＬ２に対応する出力端子を選択し、その選択した出力端子に入力信号を出力する。

上記の分周器３２ａは、第１選択回路８１に供給される電圧をＡＤ変換して生成したデジタル値を、対応する個制御部に供給するように第１選択信号ＳＬ１及び第２選択信号ＳＬ２を生成する。

分周器３２ａは、第１選択回路８１に供給される電圧を順次ＡＤ変換するとともに、ＡＤ変換して生成したデジタル値を、対応する個制御部に供給するように、スタート信号Ｓａｄと第１選択信号ＳＬ１及び第２選択信号ＳＬ２を生成する。分周器３２ａは、以下の＜１＞〜＜４＞を繰り返し実行するように、スタート信号Ｓａｄと第１選択信号ＳＬ１及び第２選択信号ＳＬ２を生成する。
＜１＞入力電圧ＶｉをＡＤ変換し、その変換により生成したデジタル値である入力電圧値ＤＶｉを全ての個制御部７２ａ〜７２ｃに供給する。
＜２＞第１のコンバータ部１１ａの出力電圧ＶｏａをＡＤ変換し、その変換により生成したデジタル値である第１の出力電圧値ＤＶａを、第１のコンバータ部１１ａに対応する第１の個制御部７２ａに供給する。
＜３＞第２のコンバータ部１１ｂの出力電圧ＶｏｂをＡＤ変換し、その変換により生成したデジタル値である第２の出力電圧値ＤＶｂを、第２のコンバータ部１１ｂに対応する第２の個制御部７２ｂに供給する。
＜４＞第３のコンバータ部１１ｃの出力電圧ＶｏｃをＡＤ変換し、その変換により生成したデジタル値である第３の出力電圧値ＤＶｃを、第３のコンバータ部１１ｃに対応する第３の個制御部７２ｃに供給する。

なお、入力電圧Ｖｉが安定化されている場合、上記のようにスイッチングサイクル毎に測定を行う必要は無い。従って、第１選択回路８１に対して、入力電圧Ｖｉと他の測定対象（例えば、各コンバータ部１１ａ〜１１ｃの出力電流Ｉｏやインダクタ電流ＩＬ）を切り替えて供給する構成とすることもできる。即ち、図１３（ｂ）に矢印で示したタイミングで、電流値Ｉｏａ〜Ｉｏｃを測定し、補正を行うようにしてもよい。

第１の個制御部７２ａは、ＲＳ−ＦＦ回路３３、電流値算出回路３５，３６、波形値算出回路３７、加算器２３、比較器３８を含む。第１電流値算出回路３５には出力電圧値ＤＶａが供給され、第２電流値算出回路３６には出力電圧値ＤＶａと入力電圧値ＤＶｉが供給される。第１電流値算出回路３５は、出力電圧値ＤＶａに基づいて傾きｍｄを算出する。第２電流値算出回路３６は、出力電圧値ＤＶａと入力電圧値ＤＶｉとに基づいて傾きｍｕを算出する。波形値算出回路３７は、傾きｍｕ，ｍｄ、クロック信号ＣＬＫ、第１制御信号Ｓｃａに基づいて波形値を算出する。加算器２３は、出力電圧値ＤＶａに波形値を加算してその結果を出力する。比較器３８は、加算器２３の加算結果の値と基準値Ｄｒａとを比較し、その比較結果に応じてリセット信号Ｓｒａを生成する。ＲＳ−ＦＦ回路３３は、セット信号Ｓｓａに応答してＨレベルの第１制御信号Ｓｃａを出力し、リセット信号Ｓｒａに応答してＬレベルの第１制御信号Ｓｃａを出力する。

第２の個制御部７２ｂ及び第３の個制御部７２ｃは、第１の個制御部７２ａと同じ構成であるため、それぞれの構成部材について同じ符号を付す。第２の個制御部７２ｂは、入力電圧値ＤＶｉ、出力電圧値ＤＶｂ、基準値Ｄｒｂに基づいてリセット信号Ｓｒｂを生成する。そして、第２の個制御部７２ｂのＲＳ−ＦＦ回路３３は、セット信号Ｓｓｂに応答してＨレベルの第２制御信号Ｓｃｂを出力し、リセット信号Ｓｒｂに応答してＬレベルの第２制御信号Ｓｃｂを出力する。同様に、第３の個制御部７２ｃは、入力電圧値ＤＶｉ、出力電圧値ＤＶｃ、基準値Ｄｒｃに基づいてリセット信号Ｓｒｃを生成する。そして、第３の個制御部７２ｃのＲＳ−ＦＦ回路３３は、セット信号Ｓｓｃに応答してＨレベルの第３制御信号Ｓｃｃを出力し、リセット信号Ｓｒｃに応答してＬレベルの第３制御信号Ｓｃｃを出力する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）出力電圧Ｖｏａ〜Ｖｏｃを生成するコンバータ部１１ａ〜１１ｃを含むことで、複数出力のＤＣ−ＤＣコンバータを構成することができる。

（２）複数のコンバータ部１１ａ〜１１ｃを制御する制御回路２０ｆにおいて、発振器３１、分周器３２ａ、ＡＤＣ８３を共通の回路とすることができ、回路規模の増加を抑えることができる。

（第八実施形態）
以下、第八実施形態を図１４〜図１７に従って説明する。
なお、本実施形態において、上記した各実施形態と同じ部材については同じ符号を付すものとする。また、同じ符号を付した部材については、その部材の説明の全て又は一部を省略する。

図１４に示すように、ＤＣ−ＤＣコンバータは、入力電圧Ｖｉに基づく出力電圧Ｖｏを生成するコンバータ部１０ｂと、出力電圧Ｖｏに基づいてコンバータ部１０ｂを制御する制御回路２０ｇとを含む。

コンバータ部１０ｂは、スイッチ素子ＳＷａ，ＳＷｂ、インダクタＬ１、平滑用コンデンサＣ１を含む。第１のスイッチ素子ＳＷａは例えばＮチャネルＭＯＳトランジスタであり、第１端子（ドレイン端子）に入力電圧Ｖｉが供給され、第２端子（ソース端子）は第２のスイッチ素子ＳＷｂに接続されている。第２のスイッチ素子ＳＷｂは例えばＮチャネルＭＯＳトランジスタであり、第１端子（ドレイン端子）が第１のスイッチ素子ＳＷａに接続され、第２端子（ソース端子）は出力電圧Ｖｏより低い電位の電源線（本実施形態ではグランド）に接続されている。第１のスイッチ素子ＳＷａの制御端子（ゲート端子）には制御回路２０ｇから第１の制御信号Ｓｄａが供給され、第２のスイッチ素子ＳＷｂの制御端子（ゲート端子）には制御回路２０ｇから第２の制御信号Ｓｄｂが供給されている。

両スイッチ素子ＳＷａ，ＳＷｂの間の接続点は、インダクタＬ１の第１端子（入力側端子）に接続されている。インダクタＬ１の第２端子（出力側端子）は平滑用コンデンサＣ１の第１端子に接続され、コンデンサＣ１と直列に接続された抵抗Ｒ１は、インダクタＬ１とグランドとの間の抵抗成分（等価直列抵抗ＥＳＲ）を示している。従って、図面には抵抗Ｒ１を図示しているが、コンデンサＣ１の第２端子はグランドに接続されている。そして、コンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。

両スイッチ素子ＳＷａ，ＳＷｂは、それぞれ制御信号Ｓｄａ，Ｓｄｂに応答してオンオフする。そして、制御回路２０ｇは、両スイッチ素子ＳＷａ，ＳＷｂを相補的にオンオフするように第１の制御信号Ｓｄａ及び第２の制御信号Ｓｄｂを生成する。第１のスイッチ素子ＳＷａがオンし第２のスイッチ素子ＳＷｂがオフした場合、インダクタＬ１に入力電圧Ｖｉと出力電圧Ｖｏとの差に応じたインダクタ電流ＩＬが流れ、インダクタＬ１はエネルギーを蓄積する。第１のスイッチ素子ＳＷａがオフし第２のスイッチ素子ＳＷｂがオンすると、インダクタＬ１は蓄えたエネルギーを放出し、誘導電流（インダクタ電流ＩＬ）を流す。

制御回路２０ｇは、発振器３１、分周器３２、ＲＳ−ＦＦ回路３３、ＡＤＣ２１，３４、加算器２３、比較器３８、ドライバ回路９１、電流電圧変換回路（Ｉ−Ｖ変換回路）９２、ＡＤＣ９３、波形値算出回路９４を含む。

ドライバ回路９１は、制御信号Ｓｃに基づいて、第１のスイッチ素子ＳＷａと第２のスイッチ素子ＳＷｂを相補的にオンオフするとともに、両スイッチ素子ＳＷａ，ＳＷｂが同時にオンしないようにデッドタイムを設定した第１の制御信号Ｓｄａ及び第２の制御信号Ｓｄｂを生成する。

Ｉ−Ｖ変換回路９２は、コンバータ部１０ｂにおいて、同期側の第２のスイッチ素子ＳＷｂがオンしているときのインダクタ電流ＩＬを検出し、そのインダクタ電流ＩＬを電圧に変換し、変換後の電圧を出力する。例えば、第２のスイッチ素子ＳＷｂとグランドとの間に低抵抗を接続し、その両端の電位を計測アンプに供給することにより、インダクタ電流ＩＬを検出する。

ＡＤＣ９３は、Ｉ−Ｖ変換回路９２から出力される電圧のボトム値（最小値）を周期的に検出し、そのボトム値をホールドしてアナログ−デジタル変換し、変換後のデジタル値を電流値ＤＩｂとして出力する。

波形値算出回路９４には、出力電圧値ＤＶｏ、入力電圧値ＤＶｉ、電流値ＤＩｂが入力される。波形値算出回路９４は、出力電圧値ＤＶｏと入力電圧値ＤＶｉとに基づいて、インダクタ電流ＩＬを推定する機能を有している。そして、波形値算出回路９４は、推定したインダクタ電流ＩＬ（リップル成分）に比例した波形値を生成する機能を有している。また、波形値算出回路９４は、電流値ＤＩｂに基づいて、推定したインダクタ電流ＩＬを補正する機能を有している。

図１５に示すように、波形値算出回路９４は、電流値推定回路１００と、補正値生成回路１１０とを含む。
電流値推定回路１００は、加算器１０１、推定演算ゲインアンプ１０２，１０３、乗算器１０４，１０５、加算器１０６、積分回路１０７を含む。

加算器１０１は、入力電圧値ＤＶｉから出力電圧値ＤＶｏを減算（負の値を加算）し、その加算結果（＝ＤＶｉ−ＤＶｏ）を出力する。アンプ１０２は、推定演算に必要なゲインによって出力電圧値ＤＶｏを増幅し、増幅後のデータを出力する。アンプ１０３は、加算器１０１の出力値を推定演算に必要なゲインによって増幅し、増幅後のデータを出力する。乗算器１０４は、アンプ１０２から出力されるデータに所定の係数ｄ１を乗算してその演算結果を出力する。乗算器１０５は、アンプ１０３から出力されるデータに所定の係数ｄ２（＝１−ｄ１）を乗算してその演算結果を出力する。加算器１０６は、乗算器１０５の出力データから乗算器１０４の出力データを減算（負の値を加算）し、更に補正値生成回路１１０の出力データを加算し、その加算結果を出力する。積分回路１０７は、加算器１０６の出力データを積分し、その結果を推定したコイル電流として出力する。

補正値生成回路１１０は、加算器１１１、ＰＩＤ演算回路１１２、乗算器１１３を含む。加算器１１１は、図１４のＡＤＣ９３から出力される電流値ＤＩｂから電流値推定回路１００の出力データ、即ち推定したコイル電流値を減算（負の値を加算）し、その演算結果を出力する。ＰＩＤ演算回路１１２は、加算器１１１の出力信号をＰＩＤ演算し、演算結果を出力する。乗算器１１３は、ＰＩＤ演算回路１１２の出力データに推定したコイル電流値を乗算し、その演算結果を補正データとして出力する。

図１６は、定常状態のインダクタ電流の近似波形を示す。インダクタ電流ＩＬの傾きｍｕは、上記したように入力電圧値ＤＶｉと出力電圧値ＤＶｏとから求めることができる。スイッチング周期Ｔはセット信号Ｓｓの周期であり、既知である。従って、出力電圧値ＤＶｏと基準値Ｄｒとの差分からデューティを求めることができる。

図１７に示すように、インダクタ電流ＩＬが変化（増加・減少）すると、それに従って出力電圧Ｖｏが変化し、出力電圧値ＤＶｏが変化する。制御回路２０ｇは、この変化に従ってデューティを変更する。推定したインダクタ電流ＩＬを補正しない場合、インダクタＬ１に実際に流れる電流量と推定値との間に差（演算誤差）Ｉｅｒｒが生じる。このため、インダクタＬ１に流れる電流のボトム値を測定し、その測定結果を上記の推定値に加算することにより、その補正後において実際の電流量を推定することができるようになる。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）インダクタＬ１に流れる電流ＩＬを推定し、その推定した電流値に基づいてコンバータ部１０ｂを制御するようにした。その結果、電流値を計測する場合に比べて信号処理の遅延、即ち制御ループの遅延時間を短くすることができ、出力電圧Ｖｏを安定化することができる。

（２）コンバータ部１０ｂに流れる電流を測定し、その測定結果に基づいて推定する電流を補正するようにした。その結果、演算誤差等をキャンセルして実際に流れるインダクタ電流に近い電流量を推定することができる。尚、電流の補正は、スイッチング周期と比べて長い周期にて行えばよいため、高速な処理が不要であり、その分回路構成を簡略化することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・第三実施形態のオフセット回路５１は、記憶した波形値の平均値をオフセット値としたが、記憶した波形値に重み付を行うようにしてもよい。また、デジタルフィルタを用いてオフセット値を算出するようにしてもよい。

・上記第二実施形態の第２電流値算出回路３６は、ＡＤＣ２１から出力される出力電圧値ＤＶｏと、ＡＤＣ３４から出力される入力電圧値ＤＶｉとに基づいて、スイッチ素子ＳＷのオン時におけるインダクタ電流ＩＬの変動量（ｍｕ）を算出する。これに対し、出力電圧値ＤＶｏをレジスタ等の記憶手段に記憶する、又は外部入力により変動量（ｍｕ）を算出するようにしてもよい。尚、他の実施形態に於いても同様にしてもよい。

・各実施形態のＤＣ−ＤＣコンバータの構成や機能を、他の実施形態のＤＣ−ＤＣコンバータに適宜付加して実施してもよい。例えば、第六実施形態に示した昇圧型のＤＣ−ＤＣコンバータの構成を、第二実施形態のように具体化して実施してもよい。

・上記各実施形態は、降圧型のＤＣ−ＤＣコンバータ又は昇圧型のＤＣ−ＤＣコンバータを例示するものであるが、昇降圧型のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態は、正電圧を生成するＤＣ−ＤＣコンバータを例示するものであるが、負電圧を生成するＤＣ−ＤＣコンバータに具体化してもよい。

・第八実施形態は、入力電圧Ｖｉと３つのコンバータ部１１ａ〜１１ｃの出力電圧Ｖｏａ〜Ｖｏｃを１つのＡＤＣ８３によりデジタル値に変換する構成であるが、スイッチング周波数、出力チャネル数（コンバータ部の数）、ＡＤＣの変換時間、デジタル処理時間（インダクタ電流ＩＬの算出時間）、等の要素のうちの少なくとも１つの要素に応じて複数のＡＤＣを備える構成としてもよい。例えば、第１のＡＤＣにより入力電圧Ｖｉと出力電圧Ｖｏａを交互にデジタル値に変換し、第２のＡＤＣにより出力電圧Ｖｏｂ，Ｖｏｃを交互にデジタル値に変換する構成としてもよい。

・上記実施形態では、比較器３８を設けて加算器の出力データと基準値とを比較してリセット信号Ｓｒを生成するようにしたが、その他の構成によりリセット信号Ｓｒを生成するようにしてもよい。例えば、出力電圧値ＤＶｏに波形値ＤＩＬを加算してその演算結果を出力する加算器２３は、デジタル値の加算処理を行うものである。従って、基準値が２の累乗の値の場合、基準値は所定のビット位置の信号と等しくなる。例えば、４ビットの出力データを生成する加算器であって基準値が「８」の場合、「０」〜「７」の出力データでは最上位ビットが「０」のままとなり、「８」〜「１５」の出力データでは最上位ビットが「１」となる。従って、最上位ビットをリセット信号Ｓｒとして用いることができる。即ち、加算器が、出力電圧値ＤＶｏに波形値ＤＩＬを加算する機能と、加算結果と基準値Ｄｒとを比較してリセット信号Ｓｒを生成する機能を持つことになり、回路構成を簡略化することができる。

上記各実施形態に関し、以下の付記を開示する。
（付記１）
スイッチ素子を第１の状態と第２の状態に交互に切り替えてインダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するＤＣ−ＤＣコンバータの制御方法であって、
前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成し、
前記インダクタに流れる電流の波形値を算出し、
前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御すること、
を特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記２）
スイッチ素子を第１の状態と第２の状態に交互に切り替えてインダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するＤＣ−ＤＣコンバータの制御回路であって、
前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成する出力電圧変換回路と、
前記インダクタに流れる電流の波形値を算出する波形値算出回路と、
前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御するパルス幅制御回路と、
を有することを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記３）
前記算出回路は、前記出力電圧の値と前記入力電圧の値とに基づいて、前記スイッチ素子をオンしたときの前記インダクタ電流の変化量と、前記スイッチ素子をオフしたときの前記インダクタ電流の変化量と、を算出し、前記スイッチ素子の状態に応じて前記変化量を累積的に加算して前記波形値を算出すること、
を特徴とする請求項２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記４）
前記入力電圧をデジタル値に変換する入力電圧変換回路を含み、
前記波形値算出回路は、前記出力電圧変換回路と前記入力電圧変換回路の出力に基づいて前記波形値を算出すること、
を特徴とする付記２又は３に記載のＤＣ−ＤＣコンバータの制御回路。
（付記５）
前記スイッチ素子を周期的に第１の状態に切り替えるための第１の制御信号と、前記第１の制御信号に対応したスタート信号を生成する信号生成回路を含み、
前記出力電圧変換回路は、前記スタート信号に応答して前記出力電圧を変換すること、
を特徴とする付記２〜４のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記６）
前記パルス幅制御回路は、前記出力電圧値に前記波形値を加算し、その加算結果と前記基準値とを比較して前記スイッチ素子を第２の状態に切り替えるための第２の制御信号を生成すること、
を特徴とする付記２〜５のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記７）
前記波形値算出回路は、前記第２の制御信号に基づいて前記波形値を記憶し、その記憶した波形値に基づいてオフセット値を算出し、前記加算結果から前記オフセット値を減算した結果を出力すること、
を特徴とする付記６に記載のＤＣ−ＤＣコンバータの制御回路。
（付記８）
前記パルス幅制御回路は、前記制御信号のパルス幅を算出するパルス幅算出回路と、
前記第１の制御信号を前記パルス幅に応じて遅延して前記スイッチ素子を前記第２の状態に切り替えるための第２の制御信号を生成する可変遅延回路と、
を含むことを特徴とする付記５〜７のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記９）
前記波形値算出回路は、前記パルス幅に応じたスロープ値を算出し、前記波形値に前記スロープ値を加算して出力すること、
を特徴とする付記２〜８のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１０）
スイッチ素子とインダクタとを含み、前記スイッチ素子を第１の状態と第２の状態に交互に切り替えて前記インダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するコンバータ部と、
前記スイッチ素子の状態を切り替えるための制御信号を生成する制御回路と、
を有し、
前記制御回路は、
前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成する出力電圧変換回路と、
前記インダクタに流れる電流の波形値を算出する波形値算出回路と、
前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御するパルス幅制御回路と、
を含むことを特徴とするＤＣ−ＤＣコンバータ。

１０，１０ａ コンバータ部
１１ａ〜１１ｃ コンバータ部
２０，２０ａ〜２０ｇ 制御回路
２１ ＡＤＣ（変換回路）
２２ 波形値算出回路
２３ 加算器
２４ パルス幅制御回路
Ｌ１ インダクタ
ＳＷ スイッチ素子
ＤＩＬ 波形値
Ｄｒ 基準値
ＤＶｏ 出力電圧値
ＩＬ インダクタ電流
Ｓｃ 制御信号
Ｖｉ 入力電圧
Ｖｏ 出力電圧

Claims (7)

1. スイッチ素子を第１の状態と第２の状態に交互に切り替えてインダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するＤＣ−ＤＣコンバータの制御方法であって、
   前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成し、
   前記インダクタに流れる電流の波形値を算出し、
   前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御すること、
   を特徴とするＤＣ−ＤＣコンバータの制御方法。
2. スイッチ素子を第１の状態と第２の状態に交互に切り替えてインダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するＤＣ−ＤＣコンバータの制御回路であって、
   前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成する出力電圧変換回路と、
   前記インダクタに流れる電流の波形値を算出する波形値算出回路と、
   前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御するパルス幅制御回路と、
   を有することを特徴とするＤＣ−ＤＣコンバータの制御回路。
3. 前記算出回路は、前記出力電圧の値と前記入力電圧の値とに基づいて、前記スイッチ素子をオンしたときの前記インダクタ電流の変化量と、前記スイッチ素子をオフしたときの前記インダクタ電流の変化量と、を算出し、前記スイッチ素子の状態に応じて前記変化量を累積的に加算して前記波形値を算出すること、
   を特徴とする請求項２に記載のＤＣ−ＤＣコンバータの制御回路。
4. 前記入力電圧をデジタル値に変換する入力電圧変換回路を含み、
   前記波形値算出回路は、前記出力電圧変換回路と前記入力電圧変換回路の出力に基づいて前記波形値を算出すること、
   を特徴とする請求項２又は３に記載のＤＣ−ＤＣコンバータの制御回路。
5. 前記スイッチ素子を周期的に第１の状態に切り替えるための第１の制御信号と、前記第１の制御信号に対応したスタート信号を生成する信号生成回路を含み、
   前記出力電圧変換回路は、前記スタート信号に応答して前記出力電圧を変換すること、
   を特徴とする請求項２〜４のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
6. 前記パルス幅制御回路は、前記出力電圧値に前記波形値を加算し、その加算結果と前記基準値とを比較して前記スイッチ素子を第２の状態に切り替えるための第２の制御信号を生成すること、
   を特徴とする請求項２〜５のうちの何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
7. スイッチ素子とインダクタとを含み、前記スイッチ素子を第１の状態と第２の状態に交互に切り替えて前記インダクタに電流を流し、そのインダクタ電流に基づいて入力電圧から出力電圧を生成するコンバータ部と、
   前記スイッチ素子の状態を切り替えるための制御信号を生成する制御回路と、
   を有し、
   前記制御回路は、
   前記スイッチ素子のスイッチング周期毎に前記出力電圧をデジタル変換して出力電圧値を生成する出力電圧変換回路と、
   前記インダクタに流れる電流の波形値を算出する波形値算出回路と、
   前記出力電圧に応じて設定された基準値と前記出力電圧値と前記波形値とに基づいて前記スイッチ素子の状態を切り替えるための制御信号のパルス幅を制御するパルス幅制御回路と、
   を含むことを特徴とするＤＣ−ＤＣコンバータ。

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