JP2009071951A - 定電流出力制御型スイッチングレギュレータ - Google Patents

Abstract

【課題】部品点数の削減を図ることができる共に該抵抗に流れる電流による損失をなくすことができ、インダクタ値変更による積分器の時定数の変更を不要にすることができる定電流出力制御型スイッチングレギュレータを得る。
【解決手段】基準電圧ＶＲＥＦ１にＶｏｕｔ／Ｖｉｎ比を乗算して補正基準電圧ＶＣＡＬを生成し、クロック信号ＣＬＫがハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、クロック信号ＣＬＫがローレベルのときに、補正基準電圧ＶＣＡＬとサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを補正基準電圧ＶＣＡＬに加算して生成した基準電圧ＶＰＲＥＦと、電流センス回路２の電流センス電圧ＶＳＮＳとの電圧比較結果を示す信号ＣＰＯＵＴによって、ＰＷＭ制御時における各トランジスタＭ１及びＭ２の動作を制御するようにした。
【選択図】図１

Description

本発明は、定電流出力制御を行うスイッチングレギュレータである定電流出力制御型スイッチングレギュレータに関する。

図１０は、従来のスイッチングレギュレータの回路例を示した回路図である（例えば、特許文献１参照）。
図１０では、電圧制御用及び電流制御用の各オペアンプを使用し、出力電流の検出は、電流検出用抵抗に流れる電流によって生じる電圧差Ｖｄを使用して行い、定電流制御を行っている。
図１１は、定電流出力制御を行う従来のスイッチングレギュレータの回路例を示した図である（例えば、特許文献２参照。）。
特開２００７−４９９５号公報 特表２００６−５１７３７９号公報

しかし、図１０の場合では、出力電流の検出に抵抗器を使用しているため、該抵抗器に流れる電流によって損失が生じるという問題があった。更に、このような損失を軽減するために前記抵抗器の抵抗値を小さくすると、高精度なオペアンプを使用する必要が生じるという問題があった。また、図１１の場合では、電流検出に積分値を使用しているため、インダクタ値及び固定周波数（ＰＷＭ周波数）が異なる場合では、積分定数を変更する必要が生じるという問題があった。

本発明は、このような問題を解決するためになされたものであり、電流検出用の抵抗器や電流検出用の積分器が不要になり、部品点数の削減を図ることができる共に該抵抗器に流れる電流による損失をなくすことができ、インダクタ値に依存せずインダクタ値変更による積分器の時定数の変更を不要にすることができる、入力電圧を所望の出力電流に変換して出力する定電流出力制御型スイッチングレギュレータを得ることを目的とする。

この発明に係るは、定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
該電流検出回路部からの電流センス電圧が第２基準電圧になるように、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、該補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して前記第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して前記定電流出力制御を行うためのＰＷＭ制御を行うものである。

この場合、前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成するようにした。

具体的には、前記制御回路部は、
前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成し出力する基準電圧補正回路と、
前記補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して前記第２基準電圧を生成し出力する基準変換回路と、
該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示すパルス信号を生成して出力する電圧比較回路と、
該電圧比較回路から出力されたパルス信号を、所定のクロック信号を用いてＰＷＭ変調し、該ＰＷＭ変調して得られたＰＷＭパルス信号を使用して前記スイッチング素子のスイッチング制御を行う制御回路と、
を備えるようにした。

また、前記基準変換回路は、スイッチドキャパシタ回路で構成されるようにした。

また、この発明に係る定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、前記電流センス電圧と該補正基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備えるものである。

この場合、前記制御回路部は、前記電流センス電圧が前記補正基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせるようにした。

また、前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比の２倍を前記第１基準電圧に乗算して前記補正基準電圧を生成するようにした。

また、この発明に係る定電流出力制御型スイッチングレギュレータは、入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、該補正基準電圧の電圧に応じて、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御又は定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
を備え、
前記制御回路部は、
前記補正基準電圧が所定の第３基準電圧未満である場合、前記補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して、前記スイッチング素子に対して、前記定電流出力制御を行うためのＰＷＭ制御を行い、
前記補正基準電圧が前記第３基準電圧以上である場合は、前記電流センス電圧と前記補正基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行うものである。

この場合、前記制御回路部は、定電流出力制御を行うためのＶＦＭ制御を行う場合、前記電流センス電圧が前記補正基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせるようにした。

また、前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成するようにした。

本発明の定電流出力制御型スイッチングレギュレータによれば、電流検出用の抵抗や電流検出用の積分器が不要になり、部品点数の削減を図ることができる共に該抵抗に流れる電流による損失をなくすことができ、インダクタ値に依存せずインダクタ値変更による積分器の時定数の変更を不要にすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電流出力制御型スイッチングレギュレータの回路例を示した図である。
図１において、定電流出力制御型スイッチングレギュレータ（以下、スイッチングレギュレータと呼ぶ）１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。

スイッチングレギュレータ１は、インダクタＬ１と、入力された制御信号に応じてスイッチングを行い、入力電圧ＶｉｎによるインダクタＬ１への充電を行うＮＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、スイッチングトランジスタＭ１がオフしたときにインダクタＬ１の放電を行うＰＭＯＳトランジスタからなる同期整流用トランジスタＭ２とを備えている。更に、スイッチングレギュレータ１は、出力電流ｉｏｕｔの検出を行う電流センス回路２と、基準変換回路３と、所定の第１基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路４と、コンパレータ５と、所定のクロック信号ＣＬＫを生成して出力する発振回路６と、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のスイッチング制御を行う制御回路７と、所定の方法で第１基準電圧ＶＲＥＦ１を補正して補正基準電圧ＶＣＡＬを生成し出力する基準電圧補正回路８と、コンデンサＣ１とを備えている。

なお、スイッチングトランジスタＭ１はスイッチング素子を、同期整流用トランジスタＭ２は整流素子をそれぞれなし、電流センス回路２は電流検出回路部を、基準変換回路３、基準電圧発生回路４、コンパレータ５、発振回路６、制御回路７及び基準電圧補正回路８は制御回路部をなす。また、図１のスイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。

入力端子ＩＮと接地電圧との間には、インダクタＬ１とスイッチングトランジスタＭ１が直列に接続され、インダクタＬ１とスイッチングトランジスタＭ１との接続部をＬｘとする。接続部Ｌｘと出力端子ＯＵＴとの間には同期整流用トランジスタＭ２が接続され、出力端子ＯＵＴと接地電圧との間にはコンデンサＣ１が接続されている。電流センス回路２には、接続部Ｌｘの電圧ＶＬｘが入力されており、電流センス回路２の出力信号ＶＳＮＳは、コンパレータ５の非反転入力端と基準変換回路３にそれぞれ入力されている。基準電圧補正回路８には、第１基準電圧ＶＲＥＦ１、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔがそれぞれ入力され、生成した補正基準電圧ＶＣＡＬを基準変換回路３に出力する。

更に、基準変換回路３にはクロック信号ＣＬＫが入力され、基準変換回路３で生成された第２基準電圧ＶＰＲＥＦは、コンパレータ５の反転入力端に入力されている。制御回路７には、コンパレータ５の出力信号ＣＰＯＵＴとクロック信号ＣＬＫがそれぞれ入力されており、制御回路７は、入力された該各信号から、スイッチングトランジスタＭ１の動作を制御するための制御信号ＮＬＳを生成してスイッチングトランジスタＭ１のゲートに出力すると共に、同期整流用トランジスタＭ２の動作を制御するための制御信号ＰＨＳを生成して同期整流用トランジスタＭ２のゲートに出力する。

このような構成において、基準電圧補正回路８は、第１基準電圧ＶＲＥＦ１に出力電圧Ｖｏｕｔ／入力電圧Ｖｉｎの比を乗算して補正し補正基準電圧ＶＣＡＬを生成して出力する。基準変換回路３は、クロック信号ＣＬＫがハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、クロック信号ＣＬＫがローレベルのときに、補正基準電圧ＶＣＡＬとサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを補正基準電圧ＶＣＡＬに加算して第２基準電圧ＶＰＲＥＦを生成しコンパレータ５の反転入力端に出力する。コンパレータ５は、電流センス電圧ＶＳＮＳと第２基準電圧ＶＰＲＥＦとの電圧比較を行い、電流センス電圧ＶＳＮＳが第２基準電圧ＶＰＲＥＦ以上になるとハイレベルの信号ＣＰＯＵＴを出力する。

制御回路７は、信号ＣＰＯＵＴをクロック信号ＣＬＫを使用してＰＷＭ変調し、該ＰＷＭ変調したパルス信号から制御信号ＰＨＳ及びＮＬＳをそれぞれ生成して出力する。スイッチングトランジスタＭ１がオンして導通状態になると共に同期整流用トランジスタＭ２がオフして遮断状態になると、インダクタＬ１は入力電圧Ｖｉｎで充電され、スイッチングトランジスタＭ１がオフして遮断状態になると共に同期整流用トランジスタＭ２がオンして導通状態になると、インダクタＬ１が放電され、該放電されたエネルギーが入力電圧Ｖｉｎに加わって入力電圧Ｖｉｎが昇圧される。

図２は、図１の電流センス回路２の回路例を示した図である。
図２において、電流センス回路２は、オペアンプ１１，１２、ＰＭＯＳトランジスタＭ１１〜Ｍ１３、ＮＭＯＳトランジスタＭ１４及び抵抗Ｒ１１で構成されている。
ＰＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成しており、ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ソースはそれぞれ入力電圧Ｖｉｎに接続され、各ゲートが接続されて該接続部がＰＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ１１のドレインと接地電圧との間にはＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４が直列に接続され、ＮＭＯＳトランジスタＭ１４のゲートには入力電圧Ｖｉｎが入力されていることからＮＭＯＳトランジスタＭ１４は定電流源をなしている。

ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４との接続部はオペアンプ１１の反転入力端に接続され、オペアンプ１１の非反転入力端には電圧ＶＬｘが入力されており、オペアンプ１１の出力端はＰＭＯＳトランジスタＭ１３のゲートに接続されている。ＰＭＯＳトランジスタＭ１２のドレインと接地電圧との間には抵抗Ｒ１１が接続され、ＰＭＯＳトランジスタＭ１２と抵抗Ｒ１１との接続部はオペアンプ１２の非反転入力端に接続されている。オペアンプ１２の出力端はオペアンプ１２の反転入力端に接続され、オペアンプ１２は、ボルテージホロワを形成しており、出力端から電流センス電圧ＶＳＮＳが出力される。

オペアンプ１１は、ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１４との接続部の電圧が電圧ＶＬｘになるようにＰＭＯＳトランジスタＭ１３の動作制御を行う。このことから、ＮＭＯＳトランジスタＭ１４には、スイッチングトランジスタＭ１に流れる電流に比例した電流が流れ、該比例電流がＰＭＯＳトランジスタＭ１１及びＭ１２のカレントミラー回路で折り返されて抵抗Ｒ１１に流れ、抵抗Ｒ１１で電圧に変換され更にオペアンプ１２でインピーダンス変換されて電流センス電圧ＶＳＮＳとして出力される。
ここで、スイッチングトランジスタＭ１のオン抵抗値をＲＮとし、ＮＭＯＳトランジスタＭ１４のオン抵抗値をＲＳとし、抵抗Ｒ１１の抵抗値をＲＶとし、インダクタＬ１に流れるインダクタ電流をｉｐとすると、電流センス電圧ＶＳＮＳは、下記（１）式のようになる。
ＶＳＮＳ＝ｉｐ×ＲＮ／ＲＳ×ＲＶ………………（１）

次に、図３は、図１の基準変換回路３の回路例を示した図である。
図３において、基準変換回路３は、オペアンプ２１、アナログスイッチ２２〜２６、インバータ２７，２８及び同じ容量のコンデンサＣ２１，Ｃ２２で構成されたスイッチドキャパシタ回路をなしている。
オペアンプ２１の非反転入力端には補正基準電圧ＶＣＡＬが入力され、電流センス電圧ＶＳＮＳとオペアンプ２１の反転入力端との間にはコンデンサＣ２１が接続されている。コンデンサＣ２２の一端と電流センス電圧ＶＳＮＳとの間にはアナログスイッチ２２が接続され、コンデンサＣ２２とアナログスイッチ２２との接続部とオペアンプ２１の反転入力端との間にはアナログスイッチ２６が接続されている。

コンデンサＣ２２の他端とオペアンプ２１の出力端との間には、アナログスイッチ２３及び２４の直列回路とアナログスイッチ２５が並列に接続され、アナログスイッチ２３と２４との接続部はオペアンプ２１の反転入力端に接続されている。オペアンプ２１の出力端から第２基準電圧ＶＰＲＥＦが出力される。インバータ２７は、クロック信号ＣＬＫの信号レベルを反転させた反転クロック信号φ２を生成して出力し、インバータ２８は、反転クロック信号φ２の信号レベルを更に反転させてクロック信号φ１を生成して出力する。アナログスイッチ２２〜２４は、それぞれクロック信号φ１に応じてスイッチングし、クロック信号φ１がハイレベルのときにオンして導通状態になり、クロック信号φ１がローレベルのときにオフして遮断状態になる。また、アナログスイッチ２５及び２６は、それぞれ反転クロック信号φ２に応じてスイッチングし、反転クロック信号φ２がハイレベルのときにオンして導通状態になり、反転クロック信号φ２がローレベルのときにオフして遮断状態になる。

基準変換回路３では、クロック信号φ１がハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、反転クロック信号φ２がハイレベルのときに、補正基準電圧ＶＣＡＬとサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを補正基準電圧ＶＣＡＬに加算して第２基準電圧ＶＰＲＥＦが生成される。したがって、第２基準電圧ＶＰＲＥＦは、下記（２）式のようになる。
ＶＰＲＥＦ＝ＶＣＡＬ＋ΔＶＳ………………（２）

次に、図４は、図１の基準電圧補正回路８の回路例を示した図である。
図４において、基準電圧補正回路８は、乗除算回路部３１，３２、オペアンプ３３及び抵抗Ｒ３１〜Ｒ３４で構成されており、抵抗Ｒ３１〜Ｒ３４はすべて同じ抵抗値である。なお、基準電圧補正回路８には第１基準電圧ＶＲＥＦ１を２倍にする回路を備えているが、図４では該回路を省略している。
乗除算回路部３１には第１基準電圧ＶＲＥＦ１を２倍にした電圧が入力され、乗除算回路部３２には第１基準電圧ＶＲＥＦ１が入力されている。乗除算回路部３１の出力端とオペアンプ３３の反転入力端との間には抵抗Ｒ３１が接続され、オペアンプ３３の出力端と反転入力端との間に抵抗Ｒ３２が接続されている。また、乗除算回路部３２の出力端と接地電圧との間には抵抗Ｒ３３とＲ３４が直列に接続され、抵抗Ｒ３３とＲ３４との接続部はオペアンプ３３の非反転入力端に接続されている。乗除算回路部３１の出力電圧をＶＣＯ１とし、乗除算回路部３２の出力電圧をＶＣＯ２とすると、オペアンプ３３の出力電圧である補正基準電圧ＶＣＡＬは、（ＶＣＯ２−ＶＣＯ１）になる。

ここで、図５は、図４の乗除算回路部３１及び３２の回路例を示した図であり、乗除算回路部３１及び３２は同じ回路構成であり、入力電圧が異なるだけであることから、図５では、乗除算回路部３１を例にして示している。なお、乗除算回路部３２の場合、図５の２×ＶＲＥＦ１がＶＲＥＦ１になる。
図５において、乗除算回路部３１は、加算器４１、減算器４２及び乗除算器４３で構成されている。加算器４１には入力電圧Ｖｉｎ、所定のバイアス電圧ＶＢＩＡＳを３／２倍にした電圧、及びバイアス電圧ＶＢＩＡＳを１／２倍にした電圧がそれぞれ入力されており、減算器４２には第１基準電圧ＶＲＥＦ１を２倍した電圧及びバイアス電圧ＶＢＡＩＳがそれぞれ入力されている。乗除算器４３には、加算器４１及び減算器４２の各出力電圧、出力電圧Ｖｏｕｔ及びバイアス電圧ＶＢＩＡＳがそれぞれ入力されており、乗除算器４３から出力電圧ＶＣＯ１が出力される。なお、乗除算回路部３１には、バイアス電圧ＶＢＩＡＳを生成する回路、バイアス電圧ＶＢＩＡＳを３／２倍する回路及びバイアス電圧ＶＢＩＡＳを１／２倍する回路をそれぞれ備えているが、図５では該各回路を省略している。

加算器４１は、オペアンプ５１及び同じ抵抗値の抵抗Ｒ５１〜Ｒ５３で構成されている。オペアンプ５１の非反転入力端には１／２×ＶＢＩＡＳの電圧が入力されており、３／２×ＶＢＩＡＳの電圧とオペアンプ５１の反転入力端との間には抵抗Ｒ５３が接続され、入力電圧Ｖｉｎとオペアンプ５１の反転入力端との間には抵抗Ｒ５１が接続されている。また、オペアンプ５１の出力端と反転入力端との間には抵抗Ｒ５２が接続されている。オペアンプ５１の出力端が加算器４１の出力端をなしている。

減算器４２は、オペアンプ５２及び同じ抵抗値の抵抗Ｒ５４〜Ｒ５７で構成されている。乗除算回路部３１の入力電圧である第１基準電圧ＶＲＥＦ１を２倍した電圧とオペアンプ５２の反転入力端との間には抵抗Ｒ５４が接続され、オペアンプ５２の出力端と反転入力端との間に抵抗Ｒ５５が接続されている。また、バイアス電圧ＶＢＩＡＳと接地電圧との間には抵抗Ｒ５６とＲ５７が直列に接続され、抵抗Ｒ５６とＲ５７との接続部はオペアンプ５２の非反転入力端に接続されている。オペアンプ５２の出力端は減算器４２の出力端をなしている。

乗除算器４３は、オペアンプ５３〜５５、ＰＭＯＳトランジスタＭ５１、ＮＭＯＳトランジスタＭ５２〜Ｍ５５及び抵抗Ｒ５８，Ｒ５９で構成されている。ＮＭＯＳトランジスタＭ５２及びＭ５３はカレントミラー回路を形成しており、ＮＭＯＳトランジスタＭ５２及びＭ５３において、各ソースはそれぞれ接地電圧に接続され、各ゲートが接続されて該接続部がＮＭＯＳトランジスタＭ５２のドレインに接続されている。入力電圧ＶｉｎとＮＭＯＳトランジスタＭ５２のドレインとの間には抵抗Ｒ５８とＰＭＯＳトランジスタＭ５１が直列に接続され、抵抗Ｒ５８とＰＭＯＳトランジスタＭ５１との接続部はオペアンプ５３の反転入力端に接続されている。オペアンプ５３の非反転入力端には減算器４２の出力電圧が入力され、オペアンプ５３の出力端はＰＭＯＳトランジスタＭ５１のゲートに接続されている。ＮＭＯＳトランジスタＭ５３のドレインはオペアンプ５５の反転入力端に接続されている。

出力電圧Ｖｏｕｔとオペアンプ５４の反転入力端との間にはＮＭＯＳトランジスタＭ５４が接続され、オペアンプ５４の出力端と反転入力端との間には抵抗Ｒ５９が接続されている。また、加算器４１の出力端とオペアンプ５５の反転入力端との間にはＮＭＯＳトランジスタＭ５５が接続され、ＮＭＯＳトランジスタＭ５４及びＭ５５の各ゲートは接続され、該接続部はオペアンプ５５の出力端に接続されている。オペアンプ５４及び５５の各非反転入力端にはバイアス電圧ＶＢＩＡＳがそれぞれ入力されており、オペアンプ５４の出力端が乗除算回路部３１の出力端をなしている。

抵抗Ｒ５８の抵抗値をＲＳ２とし、抵抗Ｒ５９の抵抗値をＲＦとすると、乗除算回路部３１の出力電圧ＶＣＯ１は、下記（３）式のように設定されている。
ＶＣＯ１＝−ＲＦ×ＲＳ２×Ｖｏｕｔ／Ｖｉｎ×２×ＶＲＥＦ＋（２×ＶＲＥＦ／Ｖｉｎ×ＲＦ×ＲＳ２＋１）×ＶＢＩＡＳ………………（３）
同様に、乗除算回路部３２の出力電圧ＶＣＯ２は、下記（４）式のように設定されている。
ＶＣＯ２＝−ＲＦ×ＲＳ２×Ｖｏｕｔ／Ｖｉｎ×ＶＲＥＦ＋（ＶＲＥＦ／Ｖｉｎ×ＲＦ×ＲＳ２＋１）×ＶＢＩＡＳ………………（４）

このため、基準電圧補正回路８から出力される補正基準電圧ＶＣＡＬは、下記（５）式のようになる。
ＶＣＡＬ＝ＶＣＯ２−ＶＣＯ１＝ＲＦ×ＲＳ２×Ｖｏｕｔ／Ｖｉｎ×ＶＲＥＦ………………（５）
前記（５）式から分かるように、基準電圧補正回路８から出力される補正基準電圧ＶＣＡＬは、第１基準電圧ＶＲＥＦ１にＶｏｕｔ／Ｖｉｎ比を乗算した値になっている。

次に、図６は、図１〜図５で示したスイッチングレギュレータ１における各部の信号波形例を示したタイミングチャートである。図６を使用して、スイッチングレギュレータ１の動作についてもう少し詳細に説明する。
定常的な状態において、各スイッチサイクルにおけるインダクタＬ１に流れているインダクタ電流ｉｐの、初期値をｉ０に、ピーク時の電流値をｉ１にそれぞれし、出力電流ｉｏｕｔが所定の定電流設定値ｉｓｅｔになるように設定されているとし、ＰＷＭ制御時のオンデューティサイクルをＤｏｎとし、ＰＷＭ動作時のフレーム周期をＴとし、インダクタＬ１のインダクタ値をＬとすると、初期値ｉ０及びピーク値ｉ１は下記（６）及び（７）式のようになる。
ｉ０＝ｉｓｅｔ×Ｖｏｕｔ／Ｖｉｎ−Ｖｉｎ／Ｌ×Ｔ×Ｄｏｎ／２………………（６）
ｉ１＝ｉｓｅｔ×Ｖｏｕｔ／Ｖｉｎ＋Ｖｉｎ／Ｌ×Ｔ×Ｄｏｎ／２………………（７）

初期値ｉ０のときの電流センス電圧ＶＳＮＳの電圧値をＶｐ０とし、ピーク値ｉ１のときの電流センス電圧ＶＳＮＳの電圧値をＶｐ１とすると、前記（１）式より、下記（８）及び（９）式が得られる。
Ｖｐ０＝ｉ０×ＲＮ／ＲＳ×ＲＶ………………（８）
Ｖｐ１＝ｉ１×ＲＮ／ＲＳ×ＲＶ………………（９）

第１基準電圧ＶＲＥＦ１が下記（１０）式を満たすように設定されているとする。
ＶＲＥＦ１＝ｉｓｅｔ×ＲＮ／ＲＳ×ＲＶ／（ＲＦ×ＲＳ２）………（１０）
補正基準電圧ＶＣＡＬは、前記（５）式及び（１０）式から下記（１１）式のようになる。
ＶＣＡＬ＝ｉｓｅｔ×ＲＮ／ＲＳ×ＲＶ×Ｖｏｕｔ／Ｖｉｎ………（１１）

基準変換回路３から出力される第２基準電圧ＶＰＲＥＦは、前記（２）式に前記（８）式及び（１１）式を代入することにより、下記（１２）式のようになり、電圧Ｖｐ１の予測値と等価になることが分かる。
ＶＰＲＥＦ＝ＶＣＡＬ＋ΔＶＳ
＝ＶＣＡＬ＋（ＶＣＡＬ−Ｖｐ０）
＝ｉｓｅｔ×ＲＮ／ＲＳ×ＲＶ×Ｖｏｕｔ／Ｖｉｎ＋ＲＮ／ＲＳ×ＲＶ×Ｖｉｎ／Ｌ×Ｔ×Ｄｏｎ／２＝Ｖｐ１………………（１２）

コンパレータ５によって、変換後の第２基準電圧ＶＰＲＥＦと電流センス電圧ＶＳＮＳを電圧比較されて信号ＣＰＯＵＴが生成されているため、
ＶＳＮＳ＝ＶＰＲＥＦ＝Ｖｐ１
ｉｐ＝ｉ１
になり、コンパレータ５から出力される信号ＣＰＯＵＴは、インダクタ電流ｉｐが電流値ｉ１になるまでの時間を制御していることになる。したがって、設定値ｉｓｅｔに対して定電流としてのＰＷＭ制御動作が可能になる。

このように、本第１の実施の形態におけるスイッチングトランジスタは、所定の第１基準電圧ＶＲＥＦ１にＶｏｕｔ／Ｖｉｎ比を乗算した値になるように補正基準電圧ＶＣＡＬを生成し、クロック信号ＣＬＫがハイレベルのときに、スイッチングトランジスタＭ１に初期電流値ｉ０の電流が流れたときの電流センス電圧ＶＳＮＳをサンプリングし、クロック信号ＣＬＫがローレベルのときに、補正基準電圧ＶＣＡＬとサンプリングした電流センス電圧ＶＳＮＳとの電圧差ΔＶＳを補正基準電圧ＶＣＡＬに加算して生成した第２基準電圧ＶＰＲＥＦと、電流センス回路２の電流センス電圧ＶＳＮＳとの電圧比較結果を示す信号ＣＰＯＵＴによって、ＰＷＭ制御時におけるスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２の各動作を制御するようにした。

このことから、電流検出用の抵抗器や電流検出用の積分器が不要になり、部品点数の削減を図ることができる共に該抵抗器に流れる電流による損失をなくすことができ、インダクタ値に依存せずインダクタ値変更による積分器の時定数の変更を不要にすることができる。更に、出力電流ｉｏｕｔがクロック信号ＣＬＫに依存しないようにすることができ、安定した出力電流ｉｏｕｔを得ることができる。

第２の実施の形態．
前記第１の実施の形態では、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２に対してＰＷＭ制御を行うようにしたが、スイッチングトランジスタＭ１及び同期整流用トランジスタＭ２に対してＶＦＭ制御を行うようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。

図７における図１との相違点は、図１の基準変換回路３及び発振回路６をなくし、インダクタＬ１に流れる電流の逆流が発生する兆候を検出するコンパレータ６１と、コンパレータ６１の検出結果に応じて該逆流の発生検出を行う逆流検出回路６２を追加したことにあり、これに伴って、図１の制御回路７を制御回路７ａにし、図１のスイッチングレギュレータ１をスイッチングトランジスタ１ａにした。
図７において、スイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。

スイッチングレギュレータ１ａは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、電流センス回路２と、基準電圧発生回路４と、コンパレータ５，６１と、制御回路７ａと、基準電圧補正回路８と、逆流検出回路６２と、インダクタＬ１と、コンデンサＣ１とを備えている。
なお、基準電圧発生回路４、コンパレータ５，６１、制御回路７ａ、基準電圧補正回路８及び逆流検出回路６２は制御回路部をなす。また、図７のスイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。

電流センス回路２からの電流センス電圧ＶＳＮＳは、コンパレータ５の非反転入力端に入力され、コンパレータ５の反転入力端には基準電圧補正回路８からの補正基準電圧ＶＣＡＬが入力されている。また、コンパレータ６１において、反転入力端には出力電圧Ｖｏｕｔが入力され、非反転入力端には電圧ＶＬｘが入力されており、コンパレータ６１の電圧比較結果を示す信号ＲＶＯＵＴは逆流検出回路６２に出力されている。逆流検出回路６２は、コンパレータ６１の出力信号ＲＶＯＵＴと制御信号ＰＨＳから、インダクタ電流ｉｐがゼロになったか否かの検出を行い、該検出結果を示す信号ＲＶＤＥＴを生成して制御回路７ａに出力する。制御回路７ａは、入力された信号ＣＰＯＵＴ及びＲＶＤＥＴから制御信号ＰＨＳ及びＮＬＳをそれぞれ生成して出力する。

図８は、図７で示したスイッチングレギュレータ１ａにおける各部の信号波形例を示したタイミングチャートである。図８を使用して、スイッチングレギュレータ１ａの動作について説明する。
スイッチングレギュレータ１ａでは、インダクタ電流ｉｐがスイッチサイクルごとにゼロとなる制御を行っており、スイッチオンサイクル後のインダクタ電流値をｉ１とし、定電流設定値をｉｓｅｔとすると、下記（１３）式が成り立つ。
ｉ１／２＝ｉｓｅｔ×Ｖｏｕｔ／Ｖｉｎ………………（１３）

下記（１４）式を満たすように第１基準電圧ＶＲＥＦ１を設定する。
ＶＲＥＦ１＝２×ｉｓｅｔ×ＲＰ／ＲＳ×ＲＶ………………（１４）
前記（５）式及び（１４）式より、基準電圧補正回路８で得られる補正基準電圧ＶＣＡＬは、下記（１５）式のようになる。
ＶＣＡＬ＝２×ｉｓｅｔ×ＲＮ／ＲＳ×ＲＶ×Ｖｏｕｔ／Ｖｉｎ………………（１５）
前記（１５）式から分かるように、基準電圧補正回路８から出力される補正基準電圧ＶＣＡＬは、第１基準電圧ＶＲＥＦ１にＶｏｕｔ／Ｖｉｎ比の２倍を乗算した値になっている。

また、制御回路７ａは、信号ＣＰＯＵＴがハイレベルになると制御信号ＮＬＳをローレベルにし、信号ＲＶＯＵＴがハイレベルになって逆流の発生兆候が検出されたことを示す信号ＲＶＤＥＴが逆流検出回路６２から入力されると制御信号ＮＬＳをハイレベルにする。
スイッチングトランジスタＭ１がオンしてから時間Ｔｏｎ後のインダクタ電流ｉｐのピーク値ｉ１のときの電流センス電圧ＶＳＮＳは、下記（１６）式のようになる。
ＶＳＮＳ＝ｉ１×ＲＮ／ＲＳ×ＲＶ………………（１６）

コンパレータ５で電流センス電圧ＶＳＮＳと補正基準電圧ＶＣＡＬとの電圧比較を行っているため、ＶＳＮＳ＝ＶＣＡＬとなることから、時間Ｔｏｎ時に、下記（１７）式のようになり、前記（１３）式を満足するために要する時間Ｔｏｎを制御することができ、スイッチングレギュレータ１ａは、定電流としてのＶＦＭ動作を行うことができる。
ｉ１＝２×ｉｓｅｔ×Ｖｏｕｔ／Ｖｉｎ………………（１７）

このように、本第２の実施の形態におけるスイッチングレギュレータは、電流センス回路２の電流センス電圧ＶＳＮＳが補正基準電圧ＶＣＡＬになるまでスイッチングトランジスタＭ１をオンさせる制御を行い、インダクタ電流ｉｐがゼロになるのを検出するとスイッチングトランジスタＭ１をオフさせる制御を行ってインダクタ電流ｉｐの制御を行い、定電流出力制御を行うようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、ＶＦＭ制御を行うことができ、負荷電流が小さいときの効率を向上させることができる。

第３の実施の形態．
前記第１の実施の形態によるＰＷＭ制御と前記第２の実施の形態によるＶＦＭ制御を補正基準電圧ＶＣＡＬの電圧値に応じて切り替えるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図９は、本発明の第３の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。なお、図９では、図１又は図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１によるＰＷＭ制御と図７によるＶＦＭ制御を、補正基準電圧ＶＣＡＬの電圧値に応じて切り替える動作についてのみ説明する。

図９において、スイッチングレギュレータ１ｂは、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電流ｉｏｕｔを生成して出力端子ＯＵＴから出力する、インダクタを使用した非絶縁型のスイッチングレギュレータである。
スイッチングレギュレータ１ｂは、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、電流センス回路２と、基準変換回路３と、基準電圧発生回路４と、コンパレータ５ａ，５ｂ，６１，７２と、発振回路６と、制御回路７ｂと、逆流検出回路６２と、所定の第３基準電圧ＶＲＥＦ３を生成して出力する基準電圧発生回路７１と、インダクタＬ１と、コンデンサＣ１とを備えている。なお、コンパレータ５ａは図１のコンパレータ５に相当し、コンパレータ５ｂは、図７のコンパレータ５に相当する。

なお、基準変換回路３、基準電圧発生回路４，７１、コンパレータ５ａ，５ｂ，６１，７２、発振回路６、制御回路７ｂ基準電圧補正回路８及び逆流検出回路６２は制御回路部をなす。また、図９のスイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよく、スイッチングトランジスタＭ１及び／又は同期整流用トランジスタＭ２、インダクタＬ１並びにコンデンサＣ１を除く各回路は、１つのＩＣに集積されるようにしてもよい。

コンパレータ５ａにおいて、非反転入力端には電流センス電圧ＶＳＮＳが、反転入力端には第２基準電圧ＶＰＲＥＦがそれぞれ入力され、出力端から制御回路７ｂに出力信号ＣＰＯＵＴ１を出力する。コンパレータ５ｂにおいて、非反転入力端には電流センス電圧ＶＳＮＳが、反転入力端には補正基準電圧ＶＣＡＬがそれぞれ入力され、出力端から制御回路７ｂに出力信号ＣＰＯＵＴ２を出力する。コンパレータ７２において、非反転入力端には補正基準電圧ＶＣＡＬが、反転入力端には第３基準電圧ＶＲＥＦ３がそれぞれ入力され、出力端から制御回路７ｂに出力信号ＣＰＯＵＴ３を出力する。

コンパレータ７２は、補正基準電圧ＶＣＡＬが第３基準電圧ＶＲＥＦ３以上になると、出力信号ＣＰＯＵＴ３をハイレベルにし、補正基準電圧ＶＣＡＬが第３基準電圧ＶＲＥＦ３未満になると、出力信号ＣＰＯＵＴ３をローレベルにする。制御回路７ｂは、ハイレベルの信号ＣＰＯＵＴ３が入力されると、コンパレータ５ａの出力信号ＣＰＯＵＴ１を使用して図１の場合と同様のＰＷＭ制御動作を行い、ローレベルの信号ＣＰＯＵＴ３が入力されると、コンパレータ５ｂの出力信号ＣＰＯＵＴ２と逆流検出回路６２の出力信号ＲＶＤＥＴを使用して図７の場合と同様のＶＦＭ制御動作を行う。

このように、本第３の実施の形態におけるスイッチングレギュレータは、補正基準電圧ＶＣＡＬの電圧値に応じて、前記第１の実施の形態によるＰＷＭ制御と前記第２の実施の形態によるＶＦＭ制御を切り替えるようにした。このことから、前記第１及び第２の各実施の形態と同様の効果を得ることができると共に、定電流設定範囲を広げることができる。

なお、前記第１から第３の各実施の形態では、昇圧型のスイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、降圧型のスイッチングレギュレータにも適用することができる。この場合、入力電圧Ｖｉｎと接地電圧との間に、ＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１とＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部Ｌｘと出力端子ＯＵＴとの間にインダクタＬ１が接続される。スイッチングトランジスタＭ１のゲートには制御信号ＰＨＳが入力され、同期整流用トランジスタＭ２のゲートには制御信号ＮＬＳが入力される。更に、図７及び図９の場合、コンパレータ６１の反転入力端は接地電圧に接続される。

また、前記説明では、同期整流型のスイッチングレギュレータを例にして説明したが、本発明はこれに限定するものではなく、非同期整流型のスイッチングレギュレータにも適用することができる。この場合、同期整流用トランジスタＭ２をダイオードに置き換え、昇圧型の場合は、該ダイオードのカソードが出力端子ＯＵＴに接続され、アノードが接続部Ｌｘに接続される。また、降圧型の場合は、該ダイオードのカソードが接続部Ｌｘに接続され、該ダイオードのアノードは接地電圧に接続される。

本発明の第１の実施の形態における定電流出力制御型スイッチングレギュレータの回路例を示した図である。 図１の電流センス回路２の回路例を示した図である。 図１の基準変換回路３の回路例を示した図である。 図１の基準電圧補正回路８の回路例を示した図である。 図４の乗除算回路部３１の回路例を示した図である。 図１〜図５で示したスイッチングレギュレータ１における各部の信号波形例を示したタイミングチャートである。 本発明の第２の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。 図７で示したスイッチングレギュレータ１ａにおける各部の信号波形例を示したタイミングチャートである。 本発明の第３の実施の形態におけるスイッチングレギュレータの回路構成例を示した図である。 従来のスイッチングレギュレータの回路例を示した回路図である。 従来のスイッチングレギュレータの他の回路例を示した回路図である。

符号の説明

１，１ａ，１ｂ スイッチングレギュレータ
２ 電流センス回路
３ 基準変換回路
４，７１ 基準電圧発生回路
５，５ａ，５ｂ，６１，７２ コンパレータ
６ 発振回路
７，７ａ，７ｂ 制御回路
８ 基準電圧補正回路
６２ 逆流検出回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｌ１ インダクタ
Ｃ１ コンデンサ

Claims (10)

1. 入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
   入力された制御信号に応じてスイッチングを行うスイッチング素子と、
   該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
   前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
   前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
   該電流検出回路部からの電流センス電圧が第２基準電圧になるように、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御を行う制御回路部と、
   を備え、
   前記制御回路部は、前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、該補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して前記第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して前記定電流出力制御を行うためのＰＷＭ制御を行うことを特徴とする定電流出力制御型スイッチングレギュレータ。
2. 前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成することを特徴とする請求項１記載の定電流出力制御型スイッチングレギュレータ。
3. 前記制御回路部は、
   前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成し出力する基準電圧補正回路と、
   前記補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して前記第２基準電圧を生成し出力する基準変換回路と、
   該基準変換回路からの第２基準電圧と、前記電流センス電圧との電圧比較を行い、該比較結果を示すパルス信号を生成して出力する電圧比較回路と、
   該電圧比較回路から出力されたパルス信号を、所定のクロック信号を用いてＰＷＭ変調し、該ＰＷＭ変調して得られたＰＷＭパルス信号を使用して前記スイッチング素子のスイッチング制御を行う制御回路と、
   を備えることを特徴とする請求項１又は２記載の定電流出力制御型スイッチングレギュレータ。
4. 前記基準変換回路は、スイッチドキャパシタ回路で構成されることを特徴とする請求項３記載の定電流出力制御型スイッチングレギュレータ。
5. 入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
   入力された制御信号に応じてスイッチングを行うスイッチング素子と、
   該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
   前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
   前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
   前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、前記電流センス電圧と該補正基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
   を備えることを特徴とする定電流出力制御型スイッチングレギュレータ。
6. 前記制御回路部は、前記電流センス電圧が前記補正基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせることを特徴とする請求項５記載の定電流出力制御型スイッチングレギュレータ。
7. 前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比の２倍を前記第１基準電圧に乗算して前記補正基準電圧を生成することを特徴とする請求項５又は６記載の定電流出力制御型スイッチングレギュレータ。
8. 入力端子に入力された入力電圧から所定の定電流を生成して出力端子から出力電流として出力する定電流出力制御型スイッチングレギュレータにおいて、
   入力された制御信号に応じてスイッチングを行うスイッチング素子と、
   該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
   前記スイッチング素子がオフして遮断状態になると、前記インダクタの放電を行う整流素子と、
   前記スイッチング素子に流れる電流に比例した比例電流を生成し、該比例電流に応じた電流センス電圧を生成して出力する電流検出回路部と、
   前記入力電圧と前記出力端子の電圧である出力電圧との比に応じて所定の第１基準電圧を補正して補正基準電圧を生成し、該補正基準電圧の電圧に応じて、前記スイッチング素子に対して、定電流出力制御を行うためのＰＷＭ制御又は定電流出力制御を行うためのＶＦＭ制御を行う制御回路部と、
   を備え、
   前記制御回路部は、
   前記補正基準電圧が所定の第３基準電圧未満である場合、前記補正基準電圧と前記電流センス電圧との差電圧を該補正基準電圧に加算して第２基準電圧を生成し、前記電流センス電圧と該第２基準電圧との電圧比較を行い、該比較結果を示すパルス信号を使用して、前記スイッチング素子に対して、前記定電流出力制御を行うためのＰＷＭ制御を行い、
   前記補正基準電圧が前記第３基準電圧以上である場合は、前記電流センス電圧と前記補正基準電圧との電圧比較を行い、該比較結果に応じて前記スイッチング素子をオフさせ、前記インダクタに流れるインダクタ電流がゼロになったか否かの検出を行い、該検出結果に応じて前記スイッチング素子をオンさせて、前記スイッチング素子に対して、定電流出力制御を行うためのＶＦＭ制御を行うことを特徴とする定電流出力制御型スイッチングレギュレータ。
9. 前記制御回路部は、定電流出力制御を行うためのＶＦＭ制御を行う場合、前記電流センス電圧が前記補正基準電圧以上になると前記スイッチング素子をオフさせ、前記スイッチング素子と前記インダクタとの接続部の電圧から前記インダクタ電流がゼロになったことを検出すると前記スイッチング素子をオンさせることを特徴とする請求項８記載の定電流出力制御型スイッチングレギュレータ。
10. 前記制御回路部は、前記出力電圧を前記入力電圧で除算して得られた比を前記第１基準電圧に乗算して前記補正基準電圧を生成することを特徴とする請求項８又は９記載の定電流出力制御型スイッチングレギュレータ。

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