JP2022112811A - 電源制御装置 - Google Patents

Abstract

【課題】回路を簡略化することのできる電源制御装置を提供する。【解決手段】電源制御装置に組み込まれるスロープ電圧生成回路１５ｘは、例えば、スイッチング電源の出力段に現れるスイッチ電圧Ｖｓｗを出力段のオフ期間にサンプリングして出力段のオン期間に電流検出電圧ＶｓＬとしてホールド出力するキャパシタ回路ＣＡＰと、出力段のオン期間にキャパシタ回路ＣＡＰへの充電電流Ｉｒａｍｐを流し込むことで電流検出電圧ＶｓＬにランプ電圧Ｖｒａｍｐを足し合わせたスロープ電圧Ｖ１ｘを生成する電流源ＣＳと、を有する。【選択図】図１２

Description

本明細書中に開示されている発明は、電源制御装置に関する。

従来、スイッチング電源装置を形成するためのスイッチング電源用回路が提案されている（例えば、本願出願人による特許文献１を参照）。

特開２０２０－８９０４３号公報

しかしながら、幅広い入力電圧への対応、カレントセンスゲインの維持、または、回路の簡略化については、さらなる検討の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、幅広い入力電圧への対応、カレントセンスゲインの維持、または、回路の簡略化を実現することのできる電源制御装置を提供することを目的とする。

例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源の出力段を制御するように構成された電源制御装置であって、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するように構成されたエラーアンプと、前記出力段に流れるインダクタ電流に応じたランプ波形のスロープ電圧を生成し、前記ランプ波形の傾きが前記入力電圧に依存するように構成されたスロープ電圧生成回路と、前記出力電圧に依存する参照電圧を生成するように構成された参照電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してリセット信号を生成するように構成されたリセットコンパレータと、前記誤差電圧と前記参照電圧とを比較してスキップ信号を生成するように構成されたスキップコンパレータと、固定周波数のセット信号を生成するように構成されたオシレータと、前記セット信号、前記リセット信号及び前記スキップ信号それぞれの入力を受け付けて固定オンタイム制御動作と固定周波数カレントモード動作のいずれか一方で前記出力段のスイッチング駆動を行うように構成されたコントローラと、を有する。

また、例えば、本明細書中に開示されている電流検出回路は、スイッチング電源の出力段に現れるスイッチ電圧を前記出力段のオフ期間にサンプリングして前記出力段のオン期間に電流検出電圧としてホールド出力するように構成された電流検出回路であって、前記スイッチ電圧のサンプル期間に第１容量値となり前記電流検出電圧のホールド期間に前記第１容量値よりも小さい第２容量値となるように構成されたキャパシタ回路と、前記キャパシタ回路の充電電圧に応じて前記電流検出電圧を生成するように構成されたセンスアンプと、を有する。

また、例えば、本明細書中に開示されているスロープ電圧生成回路は、スイッチング電源の出力段に現れるスイッチ電圧を前記出力段のオフ期間にサンプリングして前記出力段のオン期間に電流検出電圧としてホールド出力するように構成されたキャパシタ回路と、前記オン期間に前記キャパシタ回路への充電電流を流し込むことで前記電流検出電圧にランプ電圧を足し合わせたスロープ電圧を生成する電流源と、を有する。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、幅広い入力電圧への対応、カレントセンスゲインの維持、または、回路の簡略化を実現することのできる電源制御装置を提供することが可能となる。

図１は、スイッチング電源の第１実施形態を示す図である。 図２は、基本スイッチング制御の一例を示す図である。 図３は、負荷変動に伴う波形変動の様子を示す図である。 図４は、パルススキップ制御の一例を示す図である。 図５は、固定オンタイム制御動作の一例を示す図である。 図６は、第１実施形態における電源制御装置の要部を示す図である。 図７は、スイッチング電源の第２実施形態を示す図である。 図８は、電流検出回路の第１構成例を示す図である。 図９は、電流検出回路の第２構成例を示す図である。 図１０は、第２構成例における電流検出回路の一動作例を示す図である。 図１１は、スイッチング電源の第３実施形態を示す図である。 図１２は、第３実施形態における電源制御装置の要部を示す図である。 図１３は、電流情報とランプ波形の重畳処理を模式的に示す図である。 図１４は、スロープ電圧生成回路の一動作例を示す図である。 図１５は、第２実施形態と第３実施形態の組み合わせ例を示す図である。

＜第１実施形態＞
［スイッチング電源］
図１は、スイッチング電源１の第１実施形態を示す図である。本実施形態のスイッチング電源１は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔ（＜Ｖｉｎ）を生成して負荷Ｚに供給する降圧型ＤＣ／ＤＣコンバータであり、電源制御装置１０と、これに外付けされる種々のディスクリート部品（例えばインダクタＬ１、キャパシタＣｏ、及び、抵抗Ｒ１並びにＲ２）と、を有する。

なお、スイッチング電源１は、ＮＣ［numerical control］工作機器の高機能化に伴うＦＰＧＡ［field-programmable gate array］用の低消費電源、または、５Ｇ向け通信ユニット系統用の低消費電源として最適である。

電源制御装置１０は、スイッチング電源１のハーフブリッジ出力段ＨＢ（後出の出力素子１１、整流素子１２、インダクタＬ１及びキャパシタＣｏを含む）を制御するように構成された半導体集積回路装置（いわゆる電源制御ＩＣ）である。なお、電源制御装置１０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。もちろん、電源制御装置１０には、上記以外の外部端子（ブーストストラップ用キャパシタの接続端子など）を設けても構わない。

電源制御装置１０の外部接続について説明する。外部端子Ｔ１（＝電源端子）は、入力電圧Ｖｉｎの入力端に接続されている。外部端子Ｔ２（＝スイッチ端子）は、インダクタＬ１の第１端に接続されている。外部端子Ｔ３（＝接地端子）は、接地端ＰＧＮＤに接続されている。なお、以下では、接地端ＰＧＮＤに印加される電位を接地電位ＰＧＮＤ（＝０Ｖ）と呼ぶことがある。インダクタＬ１の第２端、及び、キャパシタＣｏ並びに抵抗Ｒ１それぞれの第１端は、いずれも出力電圧Ｖｏｕｔの出力端（＝負荷Ｚの第１端）に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも外部端子Ｔ４（＝帰還端子）に接続されている。キャパシタＣｏ、抵抗Ｒ２及び負荷Ｚそれぞれの第２端は、いずれも接地端ＰＧＮＤに接続されている。

［電源制御装置］
次に、電源制御装置１０の内部構成について説明する。電源制御装置１０は、出力素子１１と、整流素子１２と、エラーアンプ１３と、位相補償回路１４と、スロープ電圧生成回路１５と、リセットコンパレータ１６と、参照電圧生成回路１７と、スキップコンパレータ１８と、オシレータ１９と、コントローラ１Ａと、ドライバ１Ｂと、ゼロクロス検出回路１Ｃと、を有する。

出力素子１１と整流素子１２は、スイッチング電源１のハーフブリッジ出力段ＨＢを形成するスイッチ素子（いずれもＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）であり、ゲート信号Ｇ１及びＧ２に応じて相補的にスイッチング駆動される。なお、ここでの「相補的」という文言は、出力素子１１と整流素子１２のオン／オフ状態が完全に逆転している場合のみならず、双方の同時オフ期間（いわゆるデッドタイム）が設けられている場合も含むものとして広義に解するべきである。

接続関係について述べると、出力素子１１のドレインは、外部端子Ｔ１に接続されている。出力素子１１のソースと整流素子１２のドレインは、いずれも外部端子Ｔ２に接続されている。整流素子１２のソースは、外部端子Ｔ３に接続されている。出力素子１１及び整流素子１２それぞれのゲートは、ゲート信号Ｇ１及びＧ２の印加端にそれぞれ接続されている。なお、出力素子１１としては、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いてもよい。また、整流素子１２としては、ダイオードを用いてもよい。すなわち、スイッチング電源１の整流方式については、同期整流方式に限らず、ダイオード整流方式を採用しても構わない。また、出力素子１１及び整流素子１２の少なくとも一方を電源制御装置１０に外付けしてもよい。

上記のハーフブリッジ出力段ＨＢにおいて、ゲート信号Ｇ１がハイレベルでゲート信号Ｇ２がローレベルであるときには、出力素子１１がオンして整流素子１２がオフする。その結果、外部端子Ｔ１から出力素子１１を介して外部端子Ｔ２に至る電流経路に上側インダクタ電流Ｉ１１が流れ、インダクタＬ１に電気エネルギが蓄えられる。この状態は、ハーフブリッジ出力段のオン期間Ｔｏｎに相当する。一方、ゲート信号Ｇ１がローレベルでゲート信号Ｇ２がハイレベルであるときには、出力素子１１がオフして整流素子１２がオンする。その結果、インダクタＬ１に蓄えられた電気エネルギが無くなるまで、外部端子Ｔ３から整流素子１２を介して外部端子Ｔ２に至る電流経路に下側インダクタ電流Ｉ１２が流れる。この状態は、ハーフブリッジ出力段のオフ期間Ｔｏｆｆに相当する。

このようなスイッチング駆動を繰り返すことにより、外部端子Ｔ２には、矩形波状のスイッチ電圧Ｖｓｗが現れる。従って、インダクタＬ１とキャパシタＣｏを用いてスイッチ電圧Ｖｓｗを平滑化することにより、直流の出力電圧Ｖｏｕｔを得ることができる。

エラーアンプ１３は、外部端子Ｔ４から反転入力端（－）に入力される帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）と、非反転入力端（＋）に入力される所定の基準電圧Ｖｒｅｆとの差分に応じた誤差電流Ｉ０を出力することにより、出力端に誤差電圧Ｖ０を生成する。具体的に述べると、Ｖｆｂ＜Ｖｒｅｆであるときには、エラーアンプ１３から位相補償回路１４に向けて誤差電流Ｉ０が流し込まれて誤差電圧Ｖ０が引き上げられる。逆に、Ｖｆｂ＞Ｖｒｅｆであるときには、位相補償回路１４からエラーアンプ１３に向けて誤差電流Ｉ０が引き込まれて誤差電圧Ｖ０が引き下げられる。なお、誤差電流Ｉ０の絶対値は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分値が大きいほど増大する。

位相補償回路１４は、エラーアンプ１３の出力端と接地端との間に接続されたＲＣ回路である。なお、位相補償容量値及び位相補償抵抗値については、それぞれ、出力帰還ループゲインを考慮して適宜設定すればよい。また、位相補償回路１４の一部または全部は、電源制御装置１０に外付けしてもよい。

スロープ電圧生成回路１５は、先出のハーフブリッジ出力段ＨＢに流れるインダクタ電流ＩＬに応じたランプ波形のスロープ電圧Ｖ１を生成する。なお、本図では、出力素子１１に流れる上側インダクタ電流Ｉ１１を検出し、その検出結果（＝上側電流検出電圧ＶｓＨ）を用いてスロープ電圧Ｖ１に電流情報を付与する例を挙げたが、インダクタ電流ＩＬの帰還手法はこれに限定されるものではなく、後出の第２実施形態や第３実施形態で示すように、整流素子１２に流れる下側インダクタ電流Ｉ１２を検出してもよい。

また、スロープ電圧生成回路１５は、スロープ電圧Ｖ１におけるランプ波形の傾きが入力電圧Ｖｉｎに依存するように構成されている。スロープ電圧生成回路１５の構成及び動作については、後ほど詳細に説明する。

リセットコンパレータ１６は、反転入力端（－）に入力される誤差電圧Ｖ０と、非反転入力端（＋）に入力されるスロープ電圧Ｖ１を比較してリセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、Ｖ０＜Ｖ１であるときにハイレベルとなり、Ｖ０＞Ｖ１であるときにローレベルとなる。

参照電圧生成回路１７は、出力電圧Ｖｏｕｔに依存する参照電圧Ｖ２を生成する。参照電圧生成回路１７の構成及び動作については、後ほど詳細に説明する。

スキップコンパレータ１８は、反転入力端（－）に入力される誤差電圧Ｖ０と、非反転入力端（＋）に入力される参照電圧Ｖ２を比較してスキップ信号ＳＫＩＰを生成する。従って、スキップ信号ＳＫＩＰは、Ｖ０＞Ｖ２であるときにローレベルとなり、Ｖ０＜Ｖ２であるときにハイレベルとなる。

オシレータ１９は、固定周波数ｆｓｗのセット信号ＳＥＴを生成する。

コントローラ１Ａは、セット信号ＳＥＴ、リセット信号ＲＳＴ及びスキップ信号ＳＫＩＰそれぞれの入力を受け付けて、固定オンタイム制御動作と固定周波数カレントモード動作のいずれか一方でハーフブリッジ出力段のスイッチング駆動を行うように、制御パルス信号Ｓ１及びＳ２を生成する。なお、コントローラ１Ａによるスイッチング駆動については後ほど詳述する。

ドライバ１Ｂは、制御パルス信号Ｓ１及びＳ２に基づいてゲート信号Ｇ１及びＧ２を生成する。例えば、ドライバ１Ｂは、制御パルス信号Ｓ１がハイレベルであるときにゲート信号Ｇ１をハイレベルとし、制御パルス信号Ｓ１がローレベルであるときにゲート信号Ｇ１をローレベルとする。また、ドライバ１Ｂは、制御パルス信号Ｓ２がハイレベルであるときにゲート信号Ｇ２をハイレベルとし、制御パルス信号Ｓ２がローレベルであるときにゲート信号Ｇ２をローレベルとする。

ゼロクロス検出回路１Ｃは、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆ（＝出力素子１１がオフして整流素子１２がオンしている期間）に生じるスイッチ電圧Ｖｓｗ（＝ＰＧＮＤ－Ｉ１２×Ｒ１２）と接地電位ＰＧＮＤとを比較することにより、逆流検出信号Ｓ３を生成する。逆流検出信号Ｓ３は、Ｖｓｗ＜ＰＧＮＤであるときに例えばローレベル（＝正常時の論理レベル）となり、Ｖｓｗ＞ＰＧＮＤであるときに例えばハイレベル（＝逆流検出時の論理レベル）となる。すなわち、ハーフブリッジ出力段ＨＢのオフ期間ＴｏｆｆにインダクタＬ１の電気エネルギが無くなり、下側インダクタ電流Ｉ１２が外部端子Ｔ２から整流素子１２を介して外部端子Ｔ３に流れる状態（＝逆流状態）となったときに、逆流検出信号Ｓ３がローレベルからハイレベルに立ち上がる。

なお、コントローラ１Ａは、逆流検出信号Ｓ３の入力を受け付けており、逆流検出信号Ｓ３がハイレベルに立ち上がったときに制御パルス信号Ｓ１及びＳ２をいずれもローレベルとする。これにより、出力素子１１及び整流素子１２の双方がオフして、ハーフブリッジ出力段が出力ハイインピーダンス状態（ＨｉＺ）となる。その結果、下側インダクタ電流Ｉ１２の逆流が遮断されるので、軽負荷時の効率を向上することが可能となる。

［基本スイッチング制御（固定周波数カレントモード動作）］
図２は、コントローラ１Ａによる基本スイッチング制御の一例を示す図であり、上から順番に、スイッチ電圧Ｖｓｗ、インダクタ電流ＩＬ、誤差電圧Ｖ０並びにスロープ電圧Ｖ１、セット信号ＳＥＴ及びリセット信号ＲＳＴが描写されている。

時刻ｔ１１において、セット信号ＳＥＴにパルスが生成されると、コントローラ１Ａでは、出力素子１１をオンして整流素子１２をオフするように、制御パルス信号Ｓ１及びＳ２それぞれの論理レベルが切り替えられる。その結果、インダクタ電流ＩＬが減少から増大に転じてスロープ電圧Ｖ１が上昇し始める。また、スイッチ電圧Ｖｓｗは、ローレベル（≒ＰＧＮＤ）からハイレベル（≒Ｖｉｎ）に立ち上がる。

その後、時刻ｔ１２において、スロープ電圧Ｖ１が誤差電圧Ｖ０を上回ると、リセット信号ＲＳＴがハイレベルに立ち上がる。このとき、コントローラ１Ａは、出力素子１１をオフして整流素子１２をオンするように、制御パルス信号Ｓ１及びＳ２それぞれの論理レベルを切り替える。その結果、インダクタ電流ＩＬが増大から減少に転じる。なお、スロープ電圧Ｖ２は、速やかに０Ｖまで低下するので、リセット信号ＲＳＴは、遅滞なくローレベルに立ち下がる。また、スイッチ電圧Ｖｓｗは、ハイレベル（≒Ｖｉｎ）からローレベル（≒ＰＧＮＤ）に立ち下がる。

時刻ｔ１２以降も、上記と同様の動作が繰り返される。このように、コントローラ１Ａは、その基本スイッチング制御として、固定周波数カレントモード動作でハーフブリッジ出力段のスイッチング駆動を行う。具体的に述べると、コントローラ１Ａは、固定周波数ｆｓｗのセット信号ＳＥＴに同期して、カレントモード制御方式のＰＷＭ［pulse width modulation］制御を行う。

図３は、基本スイッチング制御中の負荷変動（本図では、負荷Ｚに流れる出力電流Ｉｏｕｔの減少）に伴う波形変動の様子を示す図であり、先出の図２と同じく、上から順に、スイッチ電圧Ｖｓｗ、インダクタ電流ＩＬ、誤差電圧Ｖ０並びにスロープ電圧Ｖ１、セット信号ＳＥＴ及びリセット信号ＲＳＴが描写されている。

カレントモード制御の一種である基本スイッチング制御では、出力電流Ｉｏｕｔ（延いてはインダクタ電流ＩＬの平均値）の変動に伴い誤差電圧Ｖ０も変動する。本図に即して述べると、インダクタ電流ＩＬが実線から破線のように減少すると、誤差電圧Ｖ０も実線から破線のように低下する。すなわち、出力電流Ｉｏｕｔの減少によりキャパシタＣｏへの充電量が過大になると、出力電圧Ｖｏｕｔが上昇し、延いては、誤差電圧Ｖ０が低下するように作用する。

［パルススキップ制御］
図４は、コントローラ１Ａによるパルススキップ制御の一例を示す図であり、上から順に、スイッチ電圧Ｖｓｗ、インダクタ電流ＩＬ、誤差電圧Ｖ０、スロープ電圧Ｖ１並びに参照電圧Ｖ２、スキップ信号ＳＫＩＰ、セット信号ＳＥＴ及びリセット信号ＲＳＴが描写されている。なお、本図では、参照電圧Ｖ２が固定値であるものとする。

時刻ｔ２３以前では、Ｖ０＞Ｖ２であることから、スキップ信号ＳＫＩＰがローレベルに維持されている。このとき、コントローラ１Ａは、セット信号ＳＥＴ及びリセット信号ＲＳＴに応じて、先述の固定周波数カレントモード動作でハーフブリッジ出力段ＨＢのスイッチング駆動を実施する。すなわち、時刻ｔ２３以前における挙動は、図２の時刻ｔ１１～ｔ１２と同様なので、重複した説明を省略する。

一方、出力電流Ｉｏｕｔの減少に伴い、時刻ｔ２３において、誤差電圧Ｖ０が参照電圧Ｖ２を下回ると、スキップ信号ＳＫＩＰがローレベルからハイレベルに立ち上がる。このとき、コントローラ１Ａは、パルススキップ制御を実施する。具体的に述べると、コントローラ１Ａは、セット信号ＳＥＴをマスクして、ハーフブリッジ出力段のスイッチング駆動（先述の基本スイッチング制御）を一時的に停止する。なお、図中の破線は、パルススキップ制御が行われなかったとしたならばセット信号ＳＥＴ及びリセット信号ＲＳＴに生じていたであろうパルス、及び、スイッチ電圧Ｖｓｗ並びにスロープ電圧Ｖ１に現れていたであろう電圧波形を示している。

このように、スイッチング電源１が軽負荷状態（＝出力電流Ｉｏｕｔが比較的小さい状態）であるときに、上述のパルススキップ制御を実施することにより、スイッチング損失を抑えることができるので、軽負荷時の効率を向上することが可能となる。

なお、上述のパルススキップ制御時には、コントローラ１Ａでセット信号ＳＥＴをマスクしてもよいし、或いは、オシレータ１９の発振動作自体を停止させてもよい。

［パルススキップ制御からの復帰動作］
次に、パルススキップ制御からの復帰動作について考察する。パルススキップ制御からの復帰動作としては、出力電流Ｉｏｕｔが増大してスキップ信号ＳＫＩＰがローレベルに立ち下がったタイミングで、セット信号ＳＥＴのマスクを解除し、以後、上述の基本スイッチング制御を再開すればよい。

ただし、オシレータ１９の発振動作（＝セット信号ＳＥＴのパルス生成動作）と、スキップ信号ＳＫＩＰの立下りタイミングが非同期であると、スキップ信号ＳＫＩＰの立下りタイミングからセット信号ＳＥＴのパルス生成タイミングまでのギャップが長くなる。そのため、出力低下及び出力リプル増大を招くおそれがある。

上記の不具合を鑑みると、オシレータ１９では、スキップ信号ＳＫＩＰの立下りタイミングに同期して、セット信号ＳＥＴのパルス生成動作を再開する、すなわち、セット信号ＳＥＴのパルス生成タイミングを初期化することが望ましい。このような構成であれば、出力低下及び出力リプル増大を抑制することが可能となる。

［固定オンタイム制御動作］
図５は、固定オンタイム制御動作の一例を示す図であり、上から順に、誤差電圧Ｖ０、スロープ電圧Ｖ１並びに参照電圧Ｖ２、スキップ信号ＳＫＩＰ、セット信号ＳＥＴ、リセット信号ＲＳＴ、制御パルス信号Ｓ１、及び、インダクタ電流ＩＬが描写されている。

なお、本図では、出力電流Ｉｏｕｔが比較的小さく、先述の基本スイッチング制御（図２）とパルススキップ制御（図４）が交互に繰り返されるケースを示している。具体的に述べると、本図のケースでは、スキップ信号ＳＫＩＰの立ち下がり→基本スイッチング制御への復帰（セット信号ＳＥＴのワンショットパルス生成）→出力電圧Ｖｏｕｔの上昇に伴う誤差電圧Ｖ０の低下→スキップ信号ＳＫＩＰの立ち上がり→パルススキップ制御への遷移（セット信号ＳＥＴのマスク）→出力電圧Ｖｏｕｔの低下に伴う誤差電圧Ｖ０の上昇→スキップ信号ＳＫＩＰの立ち下がり、という一連の動作が繰り返される。

上記一連の動作により、本図のケースでは、誤差電圧Ｖ０が参照電圧Ｖ２の近辺で安定化（クランプ）されるようになる。また、制御パルス信号Ｓ１のハイレベル期間におけるスロープ電圧Ｖ１の傾きが一定である場合には、セット信号ＳＥＴのパルス生成毎に現れる制御パルス信号Ｓ１のハイレベル期間も実質的に一定の長さとなる。これを鑑みると、本図のケースでは、固定オンタイム制御動作と実質的に等価な制御が行われていると言うことができる。

なお、上記の固定オンタイム制御動作におけるセット信号ＳＥＴのパルス生成間隔は、出力電流Ｉｏｕｔに依存する。具体的には、出力電流Ｉｏｕｔが大きいほど、セット信号ＳＥＴのパルス生成間隔が短くなる。そして、セット信号ＳＥＴのパルス生成間隔が所定間隔にまで狭まると、もはやセット信号ＳＥＴがマスクされなくなり、先述の基本スイッチング制御に移行する。

これまでに説明してきたように、コントローラ１Ａによれば、軽負荷状態（＝第１負荷状態に相当）では固定オンタイム制御動作を行い、重負荷状態（＝第１負荷状態よりも負荷の重い第２負荷状態に相当）では固定周波数カレントモード動作を行うように、負荷状態に応じたハイブリッド制御を実現することができる。

［シームレスなモード切替］
ところで、軽負荷状態における固定オンタイム制御動作と、重負荷状態における固定周波数カレントモード動作との間で、シームレスなモード切替を行うためには、モード切替の前後で出力素子１１のオン時間を一致させることが重要である。以下では、これを実現するための手法について提案する。

図６は、第１実施形態における電源制御装置１０の要部（スロープ電圧生成回路１５、参照電圧生成回路１７、及び、その周辺回路）を示す図である。

まず、スロープ電圧生成回路１５について説明する。本図において、スロープ電圧生成回路１５は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２と、抵抗Ｒ１１～Ｒ１３と、キャパシタＣ１１と、オペアンプＡＭＰと、を含む。

抵抗Ｒ１１及びＲ１２は、入力電圧Ｖｉｎの印加端と接地端との間に直列接続されている。抵抗Ｒ１１と抵抗Ｒ１２との接続ノードは、入力電圧Ｖｉｎに応じた分圧電圧Ｖｄｉｖ（＝｛Ｒ１２／（Ｒ１１＋Ｒ１２）｝×Ｖｉｎ）の出力端に相当する。オペアンプＡＭＰの非反転入力端（＋）は、上記した抵抗Ｒ１１と抵抗Ｒ１２との接続ノードに接続されている。オペアンプＡＭＰの反転入力端（－）は、トランジスタＮ１のソースと抵抗Ｒ１３の第１端に接続されている。オペアンプＡＭＰの出力端は、トランジスタＮ１のゲートに接続されている。抵抗Ｒ１３の第２端は、接地端に接続されている。

トランジスタＰ１１及びＰ１２それぞれのソースは、いずれも電源電圧ＡＶＣＣの印加端に接続されている。トランジスタＰ１１及びＰ１２それぞれのゲートは、いずれもトランジスタＰ１１のドレインに接続されている。トランジスタＰ１１のドレインは、トランジスタＮ１１のドレインに接続されている。

トランジスタＰ１２及びＮ１２それぞれのドレインとキャパシタＣ１１の第１端は、いずれもスロープ電圧Ｖ１の出力端に接続されている。キャパシタＣ１１の第２端とトランジスタＮ１２のソースは、いずれも接地端に接続されている。トランジスタＮ１２のゲートは、反転制御パルス信号Ｓ１Ｂ（＝制御パルス信号Ｓ１の論理レベルを反転した信号）の印加端に接続されている。

上記構成から成るスロープ電圧生成回路１５において、オペアンプＡＭＰは、非反転入力端（＋）と反転入力端（－）がイマジナリショートするようにトランジスタＮ１１のゲート制御を行う。その結果、トランジスタＮ１１のドレインには、分圧電圧Ｖｄｉｖ（延いては入力電圧Ｖｉｎ）に応じたドレイン電流Ｉｄ（＝Ｖｄｉｖ／Ｒ１３）が流れる。また、トランジスタＰ１１及びＰ１２は、いわゆるカレントミラーを形成しており、上記のドレイン電流Ｉｄを複製してキャパシタＣ１１の充電電流Ｉｃｈｇ（＝α×Ｉｄ、ただしαはミラー比）を生成する。すなわち、上記のトランジスタＮ１１、トランジスタＰ１１並びにＰ１２、抵抗Ｒ１１～Ｒ１３及びオペアンプＡＭＰは、入力電圧Ｖｉｎに応じた充電電流Ｉｃｈｇを生成する充電電流生成部として機能する。

また、トランジスタＮ１２は、反転制御パルス信号Ｓ１Ｂに同期してキャパシタＣ１１の充放電を切り替える充放電スイッチとして機能する。具体的に述べると、反転制御パルス信号Ｓ１Ｂのローレベル期間（＝出力素子１１のオン時間）には、トランジスタＮ１２がオフするので、キャパシタＣ１１が充電電流Ｉｃｈｇにより充電される。一方、反転制御パルス信号Ｓ１Ｂのハイレベル期間（＝出力素子１１のオフ時間）には、トランジスタＮ１２がオンするので、キャパシタＣ１１が速やかに放電される。

なお、スロープ電圧生成回路１５は、キャパシタＣ１１の充電電圧をスロープ電圧Ｖ１として出力する。従って、スロープ電圧Ｖ１は、出力素子１１がオンすると充電電流Ｉｃｈｇに応じた傾きで上昇していき、出力素子１１がオフするとゼロ値まで速やかに立ち下がるランプ波形となる。

ここで、充電電流Ｉｃｈｇは、入力電圧Ｖｉｎに対して依存性を持つ。すなわち、入力電圧Ｖｉｎが高いほど充電電流Ｉｃｈｇが大きくなるので、スロープ電圧Ｖ１の傾きが急峻となる。その結果、誤差電圧Ｖ０とスロープ電圧Ｖ１の交差タイミングが早まるので、出力素子１１のオン時間が短くなる。逆に、入力電圧Ｖｉｎが低いほど充電電流Ｉｃｈｇが小さくなるので、スロープ電圧Ｖ１の傾きが緩慢となる。その結果、誤差電圧Ｖ０とスロープ電圧Ｖ１の交差タイミングが遅れるので、出力素子１１のオン時間が長くなる。

次に、参照電圧生成回路１７について説明する。本図において、参照電圧生成回路１７は、抵抗Ｒ１４～Ｒ１９と、キャパシタＣ１２～Ｃ１４と、を含む。

抵抗Ｒ１４の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。抵抗Ｒ１４の第２端は、抵抗Ｒ１５及びＲ１６それぞれの第１端に接続されている。抵抗Ｒ１６の第２端は、抵抗Ｒ１７及びキャパシタＣ１２それぞれの第１端に接続されている。抵抗Ｒ１７の第２端は、抵抗Ｒ１８及びキャパシタＣ１３それぞれの第１端に接続されている。抵抗Ｒ１８の第２端及び抵抗Ｒ１９並びにキャパシタＣ１４それぞれの第１端は、いずれも参照電圧Ｖ２の出力端に接続されている。抵抗Ｒ１５並びにＲ１９及びキャパシタＣ１２～Ｃ１４それぞれの第２端は、いずれも接地端に接続されている。

このように、参照電圧生成回路１７は、分圧器と複数段のローパスフィルタを含み、矩形波状のスイッチ電圧Ｖｓｗを分圧及び平滑化して参照電圧Ｖ２を生成する。すなわち、参照電圧Ｖ２は、出力電圧Ｖｏｕｔと等価の電圧信号であり、ハーフブリッジ出力段のオンデューティＤｏｎ（＝Ｖｏｕｔ／Ｖｉｎ）に対して依存性を持つ。具体的に述べると、参照電圧Ｖ２は、オンデューティＤｏｎが高いほど高くなり、オンデューティＤｏｎが低いほど低くなる。また、入力電圧Ｖｉｎに着目すると、参照電圧Ｖ２は、入力電圧Ｖｉｎが高いほど低くなり、逆に、入力電圧Ｖｉｎが低いほど高くなる。

次に、リセットコンパレータ１６及びスキップコンパレータ１８それぞれの入力段１Ｘについて説明する。本図において、入力段１Ｘは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１３～Ｐ１９と、抵抗Ｒ２０及びＲ２１と、を含む。

トランジスタＰ１６～Ｐ１９それぞれのソースは、いずれも電源電圧ＡＶＣＣの印加端に接続されている。トランジスタＰ１６～Ｐ１９それぞれのゲートは、いずれもトランジスタＰ１６のドレインに接続されている。このように接続されたトランジスタＰ１６～Ｐ１９は、トランジスタＰ１６のドレインに入力される基準電流Ｉｒｅｆを複製してトランジスタＰ１７～Ｐ１９のドレインから出力するカレントミラーとして機能する。

トランジスタＰ１７のドレインと抵抗Ｒ２０の第１端は、ノード電圧Ｖ１ａの印加端として、リセットコンパレータ１６の非反転入力端（＋）に接続されている。抵抗Ｒ２０の第２端は、トランジスタＰ１３のソースに接続されている。トランジスタＰ１３のゲートは、スロープ電圧Ｖ１の印加端に接続されている。トランジスタＰ１３のドレインは、接地端に接続されている。上記のノード電圧Ｖ１ａは、スロープ電圧Ｖ１にトランジスタＰ１３のオン閾値電圧と抵抗Ｒ２０の両端間電圧を足し合わせた電圧信号（＝Ｖ１＋Ｖｔｈ（Ｐ１３）＋Ｉｒｅｆ×Ｒ２０）となる。なお、ノード電圧Ｖ１ａにヒステリシスを持たせるように抵抗Ｒ２０の抵抗値を切り替える構成としてもよい。

トランジスタＰ１８のドレインとトランジスタＰ１４のソースは、ノード電圧Ｖ０ａの印加端として、リセットコンパレータ１６の反転入力端（－）とスキップコンパレータ１８の反転入力端（－）に接続されている。トランジスタＰ１４のゲートは、誤差電圧Ｖ０の印加端に接続されている。トランジスタＰ１４のドレインは接地端に接続されている。上記のノード電圧Ｖ０ａは、誤差電圧Ｖ０にトランジスタＰ１４のオン閾値電圧を足し合わせた電圧信号（＝Ｖ０＋Ｖｔｈ（Ｐ１４））となる。

トランジスタＰ１９のドレインと抵抗Ｒ２１の第１端は、ノード電圧Ｖ２ａの印加端として、スキップコンパレータ１８の非反転入力端（＋）に接続されている。抵抗Ｒ２１の第２端は、トランジスタＰ１５のソースに接続されている。トランジスタＰ１５のゲートは、参照電圧Ｖ２の印加端に接続されている。トランジスタＰ１５のドレインは、接地端に接続されている。上記したノード電圧Ｖ２ａは、参照電圧Ｖ２にトランジスタＰ１５のオン閾値電圧と抵抗Ｒ２１の両端間電圧を足し合わせた電圧信号（＝Ｖ２＋Ｖｔｈ（Ｐ１５）＋Ｉｒｅｆ×Ｒ２１）となる。なお、ノード電圧Ｖ２ａにヒステリシスを持たせるように抵抗Ｒ２１の抵抗値を切り替える構成としてもよい。

このように、リセットコンパレータ１６及びスキップコンパレータ１８は、誤差電圧Ｖ０、スロープ電圧Ｖ１及び参照電圧Ｖ２をそれぞれトランジスタＰ１３～Ｐ１５のゲートで受け付けることで高い入力インピーダンスを持つ入力段１Ｘを備えている。従って、リセットコンパレータ１６及びスキップコンパレータ１８は、前段のスロープ電圧生成回路１５及び参照電圧生成回路１７から影響を受け難くなる。

以上、本実施形態の電源制御装置１０では、リセットコンパレータ１６に入力されるスロープ電圧Ｖ１のランプ傾斜が入力電圧Ｖｉｎに対する依存性を持ち、かつ、スキップコンパレータ１８に入力される参照電圧Ｖ２が出力電圧Ｖｏｕｔに対する依存性を持つ。

本構成を採用することにより、スキップコンパレータ１８は、先述の軽負荷状態において、誤差電圧Ｖ０のクランプ手段として機能するだけでなく、固定オンタイム制御用のメインコンパレータとしても機能し、動作モードの切替前後で出力素子１１のオン時間が一致するように、誤差電圧Ｖ０のクランプレベル（＝参照電圧Ｖ２）が変化される。

従って、スイッチング電源１を広い入力電圧範囲（例えばＶｉｎ＝３０～８０Ｖ）で駆動しなければならない場合であっても、理論上、固定オンタイム制御動作と固定周波数カレントモード動作の双方で出力素子１１のオン時間を一致させる（＝オン時間比率を１に近付ける）ことができるので、シームレスなモード切替を実現し、モード切替時の出力オーバーシュート及び出力アンダーシュートを抑制することが可能となる。

＜第２実施形態＞
［スイッチング電源］
図７は、スイッチング電源１の第２実施形態を示す図である。本実施形態のスイッチング電源１は、先出の第１実施形態（図１）と多くの部分で共通するが、出力帰還制御のトポロジーが変更されている。具体的には、先出の参照電圧生成回路１７及びスキップコンパレータ１８が取り除かれる一方、電流検出回路１Ｄ、ｇｍアンプ１Ｅ、及び、位相補償回路１４ｘが新たに追加されている。そこで、既出の構成要素については、図１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。

電流検出回路１Ｄは、スイッチ電圧Ｖｓｗをハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆ（＝出力素子１１がオフして整流素子１２がオンしている期間）にサンプリングし、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎ（＝出力素子１１がオンして整流素子１２がオフしている期間）に下側電流検出電圧ＶｓＬとしてホールド出力する。なお、下側電流検出電圧ＶｓＬは、整流素子１２に流れる下側インダクタ電流Ｉ１２の検出結果に相当する。電流検出回路１Ｄの構成及び動作については、後ほど詳細に説明する。

エラーアンプ１３（＝第１アンプに相当）は、先にも述べたように、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖ０（＝第１誤差電圧に相当）を生成する。ただし、第１実施形態（図１）と異なり、誤差電圧Ｖ０は、リセットコンパレータ１６ではなくｇｍアンプ１Ｅに入力される。

ｇｍアンプ１Ｅ（＝第２アンプに相当）は、エラーアンプ１３から非反転入力端（＋）に入力される誤差電圧Ｖ０と、電流検出回路１Ｄから反転入力端（－）に入力される下側電流検出電圧ＶｓＬとの差分に応じた誤差電流Ｉ０ｘを出力することにより、出力端に誤差電圧Ｖ０ｘ（＝第２誤差電圧に相当）を生成する。具体的に述べると、Ｖ０＞ＶｓＬであるときには、ｇｍアンプ１Ｅから位相補償回路１４ｘに向けて誤差電流Ｉ０ｘが流し込まれて誤差電圧Ｖ０ｘが引き上げられる。逆に、Ｖ０＜ＶｓＬであるときには、位相補償回路１４ｘからｇｍアンプ１Ｅに向けて誤差電流Ｉ０ｘが引き込まれて誤差電圧Ｖ０ｘが引き下げられる。なお、誤差電流Ｉ０ｘの絶対値は、誤差電圧Ｖ０と下側電流検出電圧ＶｓＬとの差分値が大きいほど増大する。

位相補償回路１４ｘは、ｇｍアンプ１Ｅの出力端と接地端との間に接続されたＲＣ回路である。なお、位相補償容量値及び位相補償抵抗値については、それぞれ、出力帰還ループゲインを考慮して適宜設定すればよい。また、位相補償回路１４ｘの一部又は全部は、電源制御装置１０に外付けしてもよい。

スロープ電圧生成回路１５は、セット信号ＳＥＴに同期したランプ波形のスロープ電圧Ｖ１を生成する。

リセットコンパレータ１６は、非反転入力端（＋）に入力される誤差電圧Ｖ０ｘと、反転入力端（－）に入力されるスロープ電圧Ｖ１とを比較してリセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、Ｖ０ｘ＞Ｖ１であるときにハイレベルとなり、Ｖ０ｘ＜Ｖ１であるときにローレベルとなる。

コントローラ１Ａは、セット信号ＳＥＴ及びリセット信号ＲＳＴそれぞれの入力を受け付けて固定周波数カレントモード動作でハーフブリッジ出力段ＨＢのスイッチング駆動を行うように、制御パルス信号Ｓ１及びＳ２を生成する。

［電流検出回路］
図８は、電流検出回路１Ｄの第１構成例を示す図である。本構成例の電流検出回路１Ｄは、キャパシタＣ０と、スイッチＳＷ１及びＳＷ２と、センスアンプＳＡと、を含む。

スイッチＳＷ１の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。スイッチＳＷ１の第２端及びキャパシタＣ０の第１端は、いずれもセンスアンプＳＡの非反転入力端（＋）に接続されている。スイッチＳＷ２の第１端は、接地端ＰＧＮＤに接続されている。スイッチＳＷ２及びキャパシタＣ０それぞれの第２端は、いずれもセンスアンプＳＡの反転入力端（－）に接続されている。センスアンプＳＡの出力端は、下側電流検出電圧ＶｓＬの印加端に接続されている。なお、本図では明示していないが、スイッチ電圧Ｖｓｗの印加端及び接地端ＰＧＮＤとスイッチＳＷ１及びＳＷ２との間には、ハーフブリッジ出力段ＨＢと同期して動作する入力段（例えば、図９のＮチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ４を参照）を設けるとよい。

本構成例の電流検出回路１Ｄにおいて、スイッチ電圧Ｖｓｗのサンプル期間には、スイッチＳＷ１及びＳＷ２がいずれもオンする。このとき、キャパシタＣ０は、その両端間電圧がほぼスイッチ電圧Ｖｓｗ（＝Ｉ１２×Ｒｏｎ、ただしＲｏｎは整流素子１２のオン抵抗値）となるまで充電される。一方、下側電流検出電圧ＶｓＬのホールド期間には、スイッチＳＷ１及びＳＷ２がいずれもオフする。このとき、キャパシタＣ０の両端間に蓄えられた充電電圧（≒Ｖｓｗ）がセンスアンプＳＡに出力される。センスアンプＳＡは、キャパシタＣ０の充電電圧を増幅して下側電流検出電圧ＶｓＬを生成する。

従って、スイッチ電圧Ｖｓｗが高いほど下側電流検出電圧ＶｓＬも高くなり、スイッチ電圧Ｖｓｗが低いほど下側電流検出電圧ＶｓＬも低くなる。言い換えると、下側電流検出電圧ＶｓＬは、下側インダクタ電流Ｉ１２が大きい高くなり、下側インダクタ電流Ｉ１２が小さいほど低くなる。

ところで、スイッチング電源１を大電流出力仕様に対応させるためには、ハーフブリッジ出力段ＨＢでの損失低減（延いては発熱抑制）を鑑み、出力素子１１及び整流素子１２として低オン抵抗品を用いる必要がある。ただし、整流素子１２の低オン抵抗化が進むほど、単一のキャパシタＣ０でホールドすることのできる充電電圧（≒Ｖｓｗ）が下がるので、カレントセンスゲインを維持することが困難となる。以下では、このような問題を解消することのできる新規な構成を提案する。

図９は、電流検出回路１Ｄの第２構成例を示す図である。本構成例の電流検出回路１Ｄは、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ４と、キャパシタ回路ＣＡＰと、センスアンプＳＡと、を含む。なお、キャパシタ回路ＣＡＰは、キャパシタＣ１～Ｃ３とスイッチＳＷ１～ＳＷ８を含む。

トランジスタＮ１及びＮ３それぞれのドレインは、いずれもスイッチ電圧Ｖｓｗの印加端に接続されている。トランジスタＮ１のソースとトランジスタＮ２のドレインは、いずれもノードｎ１に接続されている。トランジスタＮ３のソースとトランジスタＮ４のドレインは、いずれもノードｎ２に接続されている。トランジスタＮ２及びＮ４それぞれのソースは、いずれも接地端ＰＧＮＤに接続されている。トランジスタＮ１のゲートは、ゲート信号Ｇ２の印加端に接続されている。トランジスタＮ２のゲートは、反転ゲート信号Ｇ２Ｂ（＝ゲート信号Ｇ２の論理レベルを反転させて信号）の印加端に接続されている。トランジスタＮ３のゲートは、接地端ＰＧＮＤに接続されている。トランジスタＮ４のゲートは、電源端に接続されている。

なお、上記のトランジスタＮ１は、スイッチ電圧Ｖｓｗの印加端とノードｎ１との間に接続されており、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆ（Ｇ１＝Ｌ、Ｇ２＝Ｈ）にオンして、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎ（Ｇ１＝Ｈ、Ｇ２＝Ｌ）にオフするように構成された第１トランジスタに相当する。また、トランジスタＮ２は、ノードｎ１と接地端ＰＧＮＤとの間に接続されており、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆにオフして、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎにオンするように構成された第２トランジスタに相当する。これらの動作を鑑みると、ノードｎ１に現れるノード電圧Ｖｘは、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎに接地電位ＰＧＮＤとなり、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆにスイッチ電圧Ｖｓｗとなる。

また、上記のトランジスタＮ３は、スイッチ電圧Ｖｓｗの印加端とノードｎ２との間に接続されており、常にオフするように構成された第３トランジスタに相当する。また、トランジスタＮ４は、ノードｎ２と接地端ＰＧＮＤとの間に接続されており、常にオンするように構成された第４トランジスタに相当する。従って、ノードｎ２に現れるノード電圧Ｖｙは、常に接地電位ＰＧＮＤとなる。なお、トランジスタＮ３及びＮ４を設けることにより、ノードｎ１及びｎ２それぞれの入力インピーダンスを整合させることができる。

スイッチＳＷ１、ＳＷ３及びＳＷ５それぞれの第１端は、いずれもノードｎ１に接続されている。スイッチＳＷ２、ＳＷ４及びＳＷ６それぞれの第２端は、いずれもノードｎ２に接続されている。スイッチＳＷ１の第２端及びキャパシタＣ１の第１端は、いずれもセンスアンプＳＡの非反転入力端（＋）に接続されている。スイッチＳＷ２及びキャパシタＣ１それぞれの第２端は、いずれもスイッチＳＷ７の第１端に接続されている。スイッチＳＷ３の第２端及びキャパシタＣ２の第１端は、いずれもスイッチＳＷ７の第２端に接続されている。スイッチＳＷ４及びキャパシタＣ２それぞれの第２端は、いずれもスイッチＳＷ８の第１端に接続されている。スイッチＳＷ５の第２端及びキャパシタＣ３の第１端は、いずれもスイッチＳＷ８の第２端に接続されている。スイッチＳＷ６及びキャパシタＣ３それぞれの第２端は、いずれもセンスアンプＳＡの反転入力端（－）に接続されている。センスアンプＳＡの出力端は、下側電流検出電圧ＶｓＬの印加端に接続されている。

本構成例の電流検出回路１Ｄにおいて、スイッチ電圧Ｖｓｗのサンプル期間には、スイッチＳＷ１～ＳＷ６がいずれもオンしてスイッチＳＷ７及びＳＷ８がいずれもオフする。このとき、キャパシタＣ１～Ｃ３は、ノードｎ１（＝スイッチ電圧Ｖｓｗの印加端）とノードｎ２（＝接地端ＰＧＮＤ）との間に並列接続された状態となる。従って、キャパシタＣ１～Ｃ３は、それぞれの両端間電圧がほぼスイッチ電圧Ｖｓｗとなるまで充電される。

一方、下側電流検出電圧ＶｓＬのホールド期間には、スイッチＳＷ１～ＳＷ６がいずれもオフしてスイッチＳＷ７及びＳＷ８がいずれもオンする。このとき、キャパシタＣ１～Ｃ３は、センスアンプＳＡの非反転入力端（＋）と反転入力端（－）との間に直列接続された状態となる。従って、キャパシタＣ１～Ｃ３から成るキャパシタ列の両端間に蓄えられた充電電圧（≒３×Ｖｓｗ）がセンスアンプＳＡに出力される。センスアンプＳＡは、上記したキャパシタ列の充電電圧を増幅して下側電流検出電圧ＶｓＬを生成する。

このように、スイッチＳＷ１～ＳＷ８は、スイッチ電圧Ｖｓｗのサンプル期間にキャパシタＣ１～Ｃ３を並列接続状態とし、下側電流検出電圧ＶｓＬのホールド期間にキャパシタＣ１～Ｃ３を直列接続状態とするように構成されたスイッチ群に相当する。

なお、上記のスイッチ群は、ノードｎ１とキャパシタＣ１～Ｃ３それぞれの第１端との間に接続された第１スイッチ（ＳＷ１、ＳＷ３及びＳＷ５）と、ノードｎ２とキャパシタＣ１～Ｃ３それぞれの第２端との間に接続された第２スイッチ（ＳＷ２、ＳＷ４及びＳＷ６）と、キャパシタＣ１～Ｃ３の相互間に接続された第３スイッチ（ＳＷ７及びＳＷ８）とに分類して理解することができる。

そして、本構成例の電流検出回路１Ｄにおいて、キャパシタ回路ＣＡＰは、スイッチ電圧Ｖｓｗのサンプル期間に第１容量値（＝Ｃ１＋Ｃ２＋Ｃ３）となり、下側電流検出電圧ＶｓＬのホールド期間に第１容量値よりも小さい第２容量値（＝Ｃ１／／Ｃ２／／Ｃ３）となるように構成された可変キャパシタとして機能する。

このような構成とすることにより、整流素子１２のオン抵抗値が低くても、より確実に下側インダクタ電流Ｉ１２の情報を取り出すことができる。従って、電流検出回路１Ｄでのカレントセンスゲインを維持して下側インダクタ電流検出型カレントモード制御の安定性を高めることが可能となる。

なお、本図では、サンプリングしたスイッチ電圧Ｖｓｗを３倍に昇圧してホールド出力することのできるキャパシタ回路ＣＡＰを例示したが、その昇圧倍数については、直列接続または並列接続させるキャパシタの個数を増減することにより、任意に調整することができる。また、キャパシタ回路ＣＡＰは、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎに下側電流検出電圧ＶｓＬを支障なくホールドしておくことができるように、先出の第２容量値（Ｃ１／／Ｃ２／／Ｃ３）を適宜設計すればよい。

図１０は、第２構成例における電流検出回路１Ｄの一動作例を示す図であり、スイッチ電圧Ｖｓｗとインダクタ電流ＩＬが描写されている。

時刻ｔ３１は、スイッチ電圧Ｖｓｗのサンプリングタイミングを示している。このタイミングでスイッチＳＷ１～ＳＷ６をオンし、スイッチＳＷ７及びＳＷ８をオフすることにより、並列接続状態のキャパシタＣ１～Ｃ３を用いてスイッチ電圧Ｖｓｗをサンプリングすることができる。

なお、スイッチ電圧Ｖｓｗのサンプリングタイミングは、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆであればいつでも良いが、特に、時刻ｔ３１で示したように、オフ期間Ｔｏｆｆの１／２タイミング（＝オフ期間Ｔｏｆｆの１／２に相当するタイミング）が望ましい。同タイミングでスイッチ電圧Ｖｓｗをサンプリングすれば、インダクタ電流ＩＬの平均値、すなわち、出力電流Ｉｏｕｔに関する電流情報を取得することが可能となる。

一方、時刻ｔ３２～ｔ３３は、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎを示している。このとき、スイッチＳＷ１～ＳＷ６をオフして、スイッチＳＷ７及びＳＷ８をオンすることにより、直列接続状態のＣ１～Ｃ３を用いて下側電流検出電圧ＶｓＬ（≒３×Ｖｓｗ）をホールド出力することができる。

なお、スイッチ電圧Ｖｓｗのサンプリング完了後、下側電流検出電圧ＶｓＬのホールド出力を開始するまでの間、すなわち、時刻ｔ３１～ｔ３２では、スイッチＳＷ１～ＳＷ６をオフしておけばよく、スイッチＳＷ７及びＳＷ８のオン／オフについては不問である。

＜第３実施形態＞
［スイッチング電源］
図１１は、スイッチング電源１の第３実施形態を示す図である。本実施形態のスイッチング電源１は、先出の第２実施形態（図７）と多くの部分で共通するが、出力帰還制御のトポロジーが変更されている。具体的には、先出の電流検出回路１Ｄ、ｇｍアンプ１Ｅ、及び、位相補償回路１４ｘが取り除かれると共に、スロープ電圧生成回路１５の代替として、電流検出機能を兼ね備えたスロープ電圧生成回路１５ｘが設けられている。そこで、既出の構成要素については、図７と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。

スロープ電圧生成回路１５ｘは、整流素子１２に流れる下側インダクタ電流Ｉ１２に応じた下側電流検出電圧ＶｓＬと、セット信号ＳＥＴに同期したランプ電圧Ｖｒａｍｐと、を足し合わせたスロープ電圧Ｖ１ｘを生成する。なお、スロープ電圧生成回路１５ｘの構成及び動作については、後ほど詳述する。

リセットコンパレータ１６は、エラーアンプ１３から反転入力端（－）に入力される誤差電圧Ｖ０と、スロープ電圧生成回路１５ｘから非反転入力端（＋）に入力されるスロープ電圧Ｖ１ｘとを比較することにより、リセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、Ｖ０＜Ｖ１ｘであるときにハイレベルとなり、Ｖ０＞Ｖ１ｘであるときにローレベルとなる。

図１２は、第３実施形態における電源制御装置１０の要部（スロープ電圧生成回路１５ｘ及びその周辺回路）を示す図である。本構成例のスロープ電圧生成回路１５ｘは、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ４と、キャパシタ回路ＣＡＰと、電流源ＣＳと、を含む。なお、トランジスタＮ１～Ｎ４から成る入力段の構成及び動作は、先出の図９と同様であるので重複した説明は省略し、以下では、本実施形態の特徴部分について重点的な説明を行う。

キャパシタ回路ＣＡＰは、基本的に、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆにスイッチ電圧Ｖｓｗをサンプリングし、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎに下側電流検出電圧ＶｓＬとしてホールド出力するように構成されたサンプル／ホールド回路であり、キャパシタＣ０とスイッチＳＷ１、ＳＷ２及びＳＷ９を含む。スイッチＳＷ１の第１端は、ノードｎ１に接続されている。スイッチＳＷ１の第２端は、キャパシタＣ０及びスイッチＳＷ９それぞれの第１端に接続されている。スイッチＳＷ９の第２端は、接地端に接続されている。スイッチＳＷ２の第１端は、ノードｎ２に接続されている。スイッチＳＷ２及びキャパシタＣ０それぞれの第２端は、いずれもリセットコンパレータ１６の非反転入力端（＋）に接続されている。なお、スイッチＳＷ９は、サンプル／ホールド回路を構成するものではなく、下側電流検出電圧ＶｓＬに後述のランプ電圧Ｖｒａｍｐを足し合わせる手段として設けられている。

電流源ＣＳは、電源端とキャパシタＣ０の第２端との間に接続されており、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎにおいて、キャパシタＣ０及びスイッチＳＷ９を介して接地端ＰＧＮＤに至る電流経路に充電電流Ｉｒａｍｐを流し込む。このような充電動作により、電流情報とランプ波形の重畳処理、すなわち、下側電流検出電圧ＶｓＬとランプ電圧Ｖｒａｍｐとを足し合わせたスロープ電圧Ｖ１ｘの生成処理を実現することができる。

図１３は、電流情報とランプ波形の重畳処理を模式的に示す図である。本構成例のスロープ電圧生成回路１５ｘにおいて、スイッチ電圧Ｖｓｗのサンプル期間には、スイッチＳＷ１及びＳＷ２がオンしてスイッチＳＷ９がオフする。このとき、キャパシタＣ０は、その両端間電圧がほぼスイッチ電圧Ｖｓｗとなるまで充電される。この充電電圧が下側電流検出電圧ＶｓＬ（＝下側インダクタ電流Ｉ１２に関する電流情報）に相当する。なお、スイッチ電圧Ｖｓｗは、接地電位ＰＧＮＤ（＝０Ｖ）に対して負電位である。従って、充電済みのキャパシタＣ０は、第１端が低電位端（＝－Ｖｓｗ＝－ＶｓＬ）となり、第２端が高電位端（＝ＰＧＮＤ＝０Ｖ）となる。

一方、下側電流検出電圧ＶｓＬのホールド期間には、スイッチＳＷ１及びＳＷ２がいずれもオフしてスイッチＳＷ９がオンする。すなわち、下側電流検出電圧ＶｓＬをホールド出力するときには、キャパシタＣ０の第１端（＝低電位端）が接地された状態となる。その結果、キャパシタＣ０の電荷保存則に従い、キャパシタＣ０の第２端（＝高電位端）が接地電位から正電位（＝＋ＶｓＬ）にレベルシフトされる。

また、このとき、電流源ＣＳからキャパシタＣ０及びスイッチＳＷ９を介して接地端ＰＧＮＤに至る電流経路に充電電流Ｉｒａｍｐが流し込まれる。その結果、キャパシタＣ０の両端間電圧は、それまでに蓄えられている下側電流検出電圧ＶｓＬに上乗せする形で、充電電流Ｉｒａｍｐに応じた傾きを持って上昇していく。すなわち、キャパシタＣ０の第２端から出力されるスロープ電圧Ｖ１ｘは、下側電流検出電圧ＶｓＬにランプ電圧Ｖｒａｍｐを足し合わせた電圧値となる。

このように、スロープ電圧生成回路１５ｘによれば、単一のキャパシタＣ０をサンプル／ホールド用とランプ波生成用の双方に兼用することができる。従って、キャパシタの個数を削減して回路規模を縮小することができる。

また、電流情報を持つスロープ電圧Ｖ１ｘをそのままリセットコンパレータ１６に入力することにより、カレントモード制御が成立する。すなわち、下側インダクタ電流検出型カレントモード制御の実現に際して、上側インダクタ電流検出型カレントモード制御の回路構成をほぼそのまま流用することができる。具体的には、第２実施形態（図７）のｇｍアンプ１Ｅ及び位相補償回路１４ｘを省略することができるので、より小さい回路規模で下側インダクタ電流検出型カレントモード制御を実現することが可能となる。

図１４は、スロープ電圧生成回路１５ｘの一動作例を示す図であり、先出の図１０と同じく、スイッチ電圧Ｖｓｗとインダクタ電流ＩＬが描写されている。

時刻ｔ４１は、スイッチ電圧Ｖｓｗのサンプリングタイミングを示している。このタイミングでスイッチＳＷ１及びＳＷ２をオンし、スイッチＳＷ９をオフすることにより、キャパシタＣ０を用いてスイッチ電圧Ｖｓｗをサンプリングすることができる。

なお、スイッチ電圧Ｖｓｗのサンプリングタイミングは、ハーフブリッジ出力段ＨＢのオフ期間Ｔｏｆｆであればいつでも良いが、特に、時刻ｔ４１で示したように、オフ期間Ｔｏｆｆの１／２タイミング（＝オフ期間Ｔｏｆｆの１／２に相当するタイミング）が望ましい。同タイミングでスイッチ電圧Ｖｓｗをサンプリングすれば、インダクタ電流ＩＬの平均値、すなわち、出力電流Ｉｏｕｔに関する電流情報を取得することが可能となる。この点については、先述の第２実施形態（図１０）と何ら変わらない。

一方、時刻ｔ４２～ｔ４３は、ハーフブリッジ出力段ＨＢのオン期間Ｔｏｎを示している。このとき、スイッチＳＷ１及びＳＷ２をオフし、スイッチＳＷ９をオンすることにより、キャパシタＣ０に充電された下側電流検出電圧ＶｓＬ（≒Ｖｓｗ）をホールド出力しつつ、これにランプ電圧Ｖｒａｍｐを足し合わせることにより、電流情報を持つスロープ電圧Ｖ１ｘを生成することができる。

なお、スイッチ電圧Ｖｓｗのサンプリング完了後、下側電流検出電圧ＶｓＬのホールド出力を開始するまでの間、すなわち、時刻ｔ４１～ｔ４２では、スイッチＳＷ１及びＳＷ２をオフしておけばよく、スイッチＳＷ９のオン／オフについては不問である。

＜実施形態の組み合わせ＞
図１５は、第２実施形態（図９）と第３実施形態（図１２）の組み合わせ例を示す図である。本図のスロープ電圧生成回路１５ｘは、第３実施形態（図１２）の回路構成を基本としつつ、第２実施形態（図９）の回路構成を適用することにより、スイッチ電圧Ｖｓｗのサンプル期間と下側電流検出電圧ＶｓＬのホールド期間のそれぞれにおいて、キャパシタ回路ＣＡＰの容量値を切り替えるための機構が組み込まれている。

より具体的に述べると、キャパシタ回路ＣＡＰは、キャパシタＣ１～Ｃ３と、サンプル期間にキャパシタＣ１～Ｃ３を並列接続状態としてホールド期間にキャパシタＣ１～Ｃ３を直列接続状態とするように構成されたスイッチ群（ＳＷ１～ＳＷ８）と、キャパシタＣ１～Ｃ３を直列接続して成るキャパシタ列の第１端（＝キャパシタＣ１の第１端）と接地端ＰＧＮＤとの間に接続されておりスイッチ電圧Ｖｓｗのサンプル期間にオフして下側電流検出電圧ＶｓＬのホールド期間にオンするように構成されたスイッチＳＷ９とを含む。また、電流源ＣＳは、キャパシタ列の第２端（＝キャパシタＣ３の第２端）に接続されており、キャパシタ列及びスイッチＳＷ９を介して接地端ＰＧＮＤに至る電流経路に充電電流Ｉｒａｍｐを流すことでキャパシタ列の第２端にスロープ電圧Ｖ１ｘを生成する。

なお、本構成例のスロープ電圧生成回路１５ｘにおいて、キャパシタ回路ＣＡＰは、スイッチ電圧Ｖｓｗのサンプル期間に第１容量値（＝Ｃ１＋Ｃ２＋Ｃ３）となり、下側電流検出電圧ＶｓＬのホールド期間に第１容量値よりも小さい第２容量値（＝Ｃ１／／Ｃ２／／Ｃ３）となるように構成された可変キャパシタとして機能する。

このような構成とすることにより、整流素子１２のオン抵抗値が低くても、より確実に下側インダクタ電流Ｉ１２の情報を取り出すことができる。従って、スロープ電圧生成回路１５ｘでのカレントセンスゲインを維持して下側インダクタ電流検出型カレントモード制御の安定性を高めることが可能となる。

このように、これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。例えば、先出の第１実施形態（図１）では、上側インダクタ電流検出型カレントモード制御の回路構成を例示したが、これを下側インダクタ電流検出型カレントモード制御に変更し、第２実施形態の電流検出回路１Ｄ（図９）、または、第３実施形態のスロープ電圧生成回路１５ｘ（図１２）を組み合わせることも可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されている電源制御装置は、入力電圧から出力電圧を生成するスイッチング電源の出力段を制御するように構成された電源制御装置であって、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するように構成されたエラーアンプと、前記出力段に流れるインダクタ電流に応じたランプ波形のスロープ電圧を生成し、前記ランプ波形の傾きが前記入力電圧に依存するように構成されたスロープ電圧生成回路と、前記出力電圧に依存する参照電圧を生成するように構成された参照電圧生成回路と、前記誤差電圧と前記スロープ電圧とを比較してリセット信号を生成するように構成されたリセットコンパレータと、前記誤差電圧と前記参照電圧とを比較してスキップ信号を生成するように構成されたスキップコンパレータと、固定周波数のセット信号を生成するように構成されたオシレータと、前記セット信号、前記リセット信号及び前記スキップ信号それぞれの入力を受け付けて固定オンタイム制御動作と固定周波数カレントモード動作のいずれか一方で前記出力段のスイッチング駆動を行うように構成されたコントローラと、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る電源制御装置において、前記コントローラは、第１負荷状態では前記固定オンタイム制御動作を行い、前記第１負荷状態よりも負荷の重い第２負荷状態では前記固定周波数カレントモード動作を行う構成（第２の構成）にしてもよい。

また、第１又は第２の構成から成る電源制御装置において、前記コントローラは、前記スキップ信号が第１論理レベルであるときに前記セット信号及び前記リセット信号に応じて前記出力段のスイッチング駆動を実施する一方、前記スキップ信号が第２論理レベルであるときに前記出力段のスイッチング駆動を停止する構成（第３の構成）にしてもよい。

また、上記第１～第３いずれかの構成から成る電源制御装置において、前記スロープ電圧生成回路は、前記入力電圧に応じた充電電流を生成するように構成された充電電流生成部と、前記充電電流により充電されるように構成されたキャパシタと、前記キャパシタの充放電を切り替えるように構成された充放電スイッチと、を含み、前記キャパシタの充電電圧を前記スロープ電圧として出力する構成（第４の構成）にしてもよい。

また、上記第１～第４いずれかの構成から成る電源制御装置において、前記参照電圧生成回路は、前記出力段に現れる矩形波状のスイッチ電圧を平滑化して前記参照電圧を生成する構成（第５の構成）にしてもよい。

また、上記第１～第５いずれかの構成から成る電源制御装置において、前記リセットコンパレータ及び前記スキップコンパレータは、前記誤差電圧、前記スロープ電圧及び前記参照電圧をそれぞれ電界効果トランジスタのゲートで受け付けるように構成された入力段を備えている構成（第６の構成）にしてもよい。

また、例えば、本明細書中に開示されている電流検出回路は、スイッチング電源の出力段に現れるスイッチ電圧を前記出力段のオフ期間にサンプリングして前記出力段のオン期間に電流検出電圧としてホールド出力するように構成された電流検出回路であって、前記スイッチ電圧のサンプル期間に第１容量値となり前記電流検出電圧のホールド期間に前記第１容量値よりも小さい第２容量値となるように構成されたキャパシタ回路と、前記キャパシタ回路の充電電圧に応じて前記電流検出電圧を生成するように構成されたセンスアンプと、を有する構成（第７の構成）とされている。

なお、上記第７の構成から成る電流検出回路において、前記キャパシタ回路は、複数のキャパシタと、前記サンプル期間に前記複数のキャパシタを並列接続状態として前記ホールド期間に前記複数のキャパシタを直列接続状態とするように構成されたスイッチ群と、を含む構成（第８の構成）にしてもよい。

また、上記第８の構成から成る電流検出回路において、前記キャパシタ回路は、前記スイッチ群として、第１ノードと前記複数のキャパシタそれぞれの第１端との間に接続された複数の第１スイッチと、第２ノードと前記複数のキャパシタそれぞれの第２端との間に接続された複数の第２スイッチと、前記複数のキャパシタの相互間に接続された少なくとも一つの第３スイッチと、を含む構成（第９の構成）にしてもよい。

また、上記第９の構成から成る電流検出回路は、前記スイッチ電圧の印加端と前記第１ノードとの間に接続されており前記オフ期間にオンして前記オン期間にオフするように構成された第１トランジスタと、前記第１ノードと接地端との間に接続されており前記オフ期間にオフして前記オン期間にオンするように構成された第２トランジスタと、前記スイッチ電圧の印加端と前記第２ノードとの間に接続されて常にオフするように構成された第３トランジスタと、前記第２ノードと前記接地端との間に接続されて常にオンするように構成された第４トランジスタと、をさらに有する構成（第１０の構成）にしてもよい。

また、上記第７～第１０いずれかの構成から成る電流検出回路において、前記スイッチ電圧のサンプリングタイミングは、前記オフ期間の１／２タイミングに設定されている構成（第１１の構成）にしてもよい。

また、例えば、本明細書中に開示されている電源制御装置は、上記第７～第１１いずれかの構成から成る電流検出回路と、前記電流検出電圧に基づく固定周波数カレントモード動作で前記出力段のスイッチング駆動を行うように構成されたコントローラと、を有する構成（第１２の構成）にしてもよい。

なお、上記第１２の構成から成る電源制御装置は、前記スイッチング電源の出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた第１誤差電圧を生成するように構成された第１アンプと、前記第１誤差電圧と前記電流検出電圧との差分に応じた第２誤差電圧を生成するように構成された第２アンプと、固定周波数のセット信号を生成するように構成されたオシレータと、前記セット信号に同期したランプ波形のスロープ電圧を生成するように構成されたスロープ電圧生成回路と、前記第２誤差電圧と前記スロープ電圧とを比較してリセット信号を生成するように構成されたリセットコンパレータとをさらに有し、前記コントローラは、前記セット信号及び前記リセット信号それぞれの入力を受け付けて固定周波数カレントモード動作で前記出力段のスイッチング駆動を行う構成（第１３の構成）にしてもよい。

また、例えば、本明細書中に開示されているスロープ電圧生成回路は、スイッチング電源の出力段に現れるスイッチ電圧を前記出力段のオフ期間にサンプリングして前記出力段のオン期間に電流検出電圧としてホールド出力するように構成されたキャパシタ回路と、前記オン期間に前記キャパシタ回路への充電電流を流し込むことで前記電流検出電圧にランプ電圧を足し合わせたスロープ電圧を生成する電流源とを有する構成（第１４の構成）とされている。

なお、上記第１４の構成から成るスロープ電圧生成回路において、前記キャパシタ回路は、キャパシタと、前記キャパシタの第１端と前記スイッチ電圧の印加端との間に接続されており前記スイッチ電圧のサンプル期間にオンして前記電流検出電圧のホールド期間にオフするように構成された第１スイッチと、前記キャパシタの第２端と接地端との間に接続されており前記スイッチ電圧のサンプル期間にオンして前記電流検出電圧のホールド期間にオフするように構成された第２スイッチと、前記キャパシタの第１端と前記接地端との間に接続されて前記スイッチ電圧のサンプル期間にオフして前記電流検出電圧のホールド期間にオンするように構成された第３スイッチと、を含み、前記電流源は、前記キャパシタの第２端に接続されており、前記キャパシタ及び前記第３スイッチを介して前記接地端に至る電流経路に前記充電電流を流すことで前記キャパシタの第２端に前記スロープ電圧を生成する構成（第１５の構成）にしてもよい。

また、上記第１４の構成から成るスロープ電圧生成回路において、前記キャパシタ回路は、前記スイッチ電圧のサンプル期間に第１容量値となり前記電流検出電圧のホールド期間に前記第１容量値よりも小さい第２容量値となるように構成されている構成（第１６の構成）にしてもよい。

また、上記第１６の構成から成るスロープ電圧生成回路において、前記キャパシタ回路は、複数のキャパシタと、前記サンプル期間に前記複数のキャパシタを並列接続状態として前記ホールド期間に前記複数のキャパシタを直列接続状態とするように構成されたスイッチ群と、前記複数のキャパシタを直列接続して成るキャパシタ列の第１端と接地端との間に接続されており前記サンプル期間にオフして前記ホールド期間にオンするように構成されたスイッチを含み、前記電流源は、前記キャパシタ列の第２端に接続されており、前記キャパシタ列及び前記スイッチを介して前記接地端に至る電流経路に前記充電電流を流すことで前記キャパシタ列の第２端に前記スロープ電圧を生成する構成（第１７の構成）にしてもよい。

また、上記第１４～第１７いずれかの構成から成るスロープ電圧生成回路において、前記スイッチ電圧のサンプリングタイミングは、前記オフ期間の１／２タイミングに設定されている構成（第１８の構成）にしてもよい。

また、例えば、本明細書中に開示されている電源制御装置は、上記第１４～第１８いずれかの構成から成るスロープ電圧生成回路と、前記スイッチング電源の出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するように構成されたエラーアンプと、前記誤差電圧と前記スロープ電圧とを比較してリセット信号を生成するように構成されたリセットコンパレータと、固定周波数のセット信号を生成するように構成されたオシレータと、前記セット信号及び前記リセット信号それぞれの入力を受け付けて固定周波数カレントモード動作で前記出力段のスイッチング駆動を行うように構成されたコントローラと、を有する構成（第１９の構成）にしてもよい。

また、例えば、本明細書中に開示されているスイッチング電源は、上記第１～第６、第１２、第１３及び第１９いずれかの構成から成る電源制御装置を有する構成（第２０の構成）にしてもよい。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ スイッチング電源
１０ 電源制御装置
１１ 出力素子
１２ 整流素子
１３ エラーアンプ
１４、１４ｘ 位相補償回路
１５、１５ｘ スロープ電圧生成回路
１６ リセットコンパレータ
１７ 参照電圧生成回路
１８ スキップコンパレータ
１９ オシレータ
１Ａ コントローラ
１Ｂ ドライバ
１Ｃ ゼロクロス検出回路
１Ｄ 電流検出回路
１Ｅ ｇｍアンプ
１Ｘ 入力段
ＡＭＰ オペアンプ
Ｃｏ、Ｃ０、Ｃ１～Ｃ３、Ｃ１１～Ｃ１４ キャパシタ
ＣＳ 電流源
ＨＢ ハーフブリッジ出力段
Ｌ１ インダクタ
Ｎ１～Ｎ４、Ｎ１１、Ｎ１２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１～Ｐ１９ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１、Ｒ２、Ｒ１１～Ｒ２１ 抵抗
ＳＡ センスアンプ
ＳＷ１～ＳＷ９ スイッチ
Ｔ１～Ｔ４ 外部端子
Ｚ 負荷

Claims (7)

1. スイッチング電源の出力段に現れるスイッチ電圧を前記出力段のオフ期間にサンプリングして前記出力段のオン期間に電流検出電圧としてホールド出力するように構成されたキャパシタ回路と、
   前記オン期間に前記キャパシタ回路への充電電流を流し込むことで前記電流検出電圧にランプ電圧を足し合わせたスロープ電圧を生成する電流源と、
   を有するスロープ電圧生成回路。
2. 前記キャパシタ回路は、
   キャパシタと、
   前記キャパシタの第１端と前記スイッチ電圧の印加端との間に接続されており前記スイッチ電圧のサンプル期間にオンして前記電流検出電圧のホールド期間にオフするように構成された第１スイッチと、
   前記キャパシタの第２端と接地端との間に接続されており前記スイッチ電圧のサンプル期間にオンして前記電流検出電圧のホールド期間にオフするように構成された第２スイッチと、
   前記キャパシタの第１端と前記接地端との間に接続されて前記スイッチ電圧のサンプル期間にオフして前記電流検出電圧のホールド期間にオンするように構成された第３スイッチと、
   を含み、
   前記電流源は、前記キャパシタの第２端に接続されており、前記キャパシタ及び前記第３スイッチを介して前記接地端に至る電流経路に前記充電電流を流すことで前記キャパシタの第２端に前記スロープ電圧を生成する、請求項１に記載のスロープ電圧生成回路。
3. 前記キャパシタ回路は、前記スイッチ電圧のサンプル期間に第１容量値となり前記電流検出電圧のホールド期間に前記第１容量値よりも小さい第２容量値となるように構成されている、請求項１に記載のスロープ電圧生成回路。
4. 前記キャパシタ回路は、
   複数のキャパシタと、
   前記サンプル期間に前記複数のキャパシタを並列接続状態として前記ホールド期間に前記複数のキャパシタを直列接続状態とするように構成されたスイッチ群と、
   前記複数のキャパシタを直列接続して成るキャパシタ列の第１端と接地端との間に接続されており前記サンプル期間にオフして前記ホールド期間にオンするように構成されたスイッチと、
   を含み、
   前記電流源は、前記キャパシタ列の第２端に接続されており、前記キャパシタ列及び前記スイッチを介して前記接地端に至る電流経路に前記充電電流を流すことで前記キャパシタ列の第２端に前記スロープ電圧を生成する、請求項３に記載のスロープ電圧生成回路。
5. 前記スイッチ電圧のサンプリングタイミングは、前記オフ期間の１／２タイミングに設定されている、請求項１～４のいずれか一項に記載のスロープ電圧生成回路。
6. 請求項１～５のいずれか一項に記載のスロープ電圧生成回路と、
   前記スイッチング電源の出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するように構成されたエラーアンプと、
   前記誤差電圧と前記スロープ電圧とを比較してリセット信号を生成するように構成されたリセットコンパレータと、
   固定周波数のセット信号を生成するように構成されたオシレータと、
   前記セット信号及び前記リセット信号それぞれの入力を受け付けて固定周波数カレントモード動作で前記出力段のスイッチング駆動を行うように構成されたコントローラと、
   を有する、電源制御装置。
7. 請求項６に記載の電源制御装置を有する、スイッチング電源。

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