JP7371175B2

JP7371175B2 - Ｄｃ／ｄｃコンバータ

Info

Publication number: JP7371175B2
Application number: JP2022112974A
Authority: JP
Inventors: 瞬福島; 雄平山口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2017-03-10
Filing date: 2022-07-14
Publication date: 2023-10-30
Anticipated expiration: 2038-02-13
Also published as: JP2022132438A; JP2023174865A; JP7511069B2; US10892681B2; US20210036616A1; US20180262110A1; US11196343B2; JP2024111269A; EP3373432B1; EP3373432A1

Description

本明細書中に開示されている発明は、ＤＣ／ＤＣコンバータに関する。

従来より、様々なアプリケーションの電源手段として、出力トランジスタをオン／オフさせて入力電圧から所望の出力電圧を生成するＤＣ／ＤＣコンバータ（いわゆるスイッチング電源）が用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１及び特許文献２を挙げることができる。

特開２００４－３０４８７１号公報特開２０１３－１２１１７４号公報

ところで、ＤＣ／ＤＣコンバータの出力帰還制御方式としては、出力電圧とコイル電流の双方を検出して出力帰還制御を行う電流モード制御方式が広く一般に知られている。しかしながら、従来の電流モード制御方式（ピーク値検出型またはボトム値検出型）では、入出力条件に依存して平均コイル電流が変動してしまうので、ＤＣ／ＤＣコンバータの諸動作（過電流保護動作や軽負荷検出動作など）に悪影響を及ぼすおそれがあった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、入出力条件に依ることなくコイル電流の平均値を一定に維持することのできるＤＣ／ＤＣコンバータを提供することを目的とする。

本明細書中に開示されているＤＣ／ＤＣコンバータは、スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記スイッチ出力段のコイル電流をサンプリングし、そのサンプリング値に応じた電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、アナログ信号と第１ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１ランプ信号の２倍のスルーレートを持つ第２ランプ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部とを有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、第１アナログ信号とランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１アナログ信号の信号値と前記ランプ信号の始点値または終点値との単純平均値を持つ第２アナログ信号を生成する平均値生成部と、前記ランプ信号と前記第２アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、第１アナログ信号と第１ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１アナログ信号の信号値と前記第１ランプ信号の始点値または終点値との加重平均値を持つ第２アナログ信号を生成する平均値生成部と、前記第１ランプ信号とは異なるスルーレートを持つ第２ランプ信号と前記第２アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、上り／下りのスルーレートが等しい三角波形のランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号がピーク値またはボトム値を取るタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、互いに逆極性を持ちながら共通のスイッチング周期で上昇または低下とリセットを繰り返す鋸波形のランプ信号及び反転ランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号及び前記反転ランプ信号とをそれぞれ比較して第１比較信号及び第２比較信号を生成する第１コンパレータ及び第２コンパレータと、前記第１比較信号と前記第２比較信号を用いた論理演算によりスイッチ出力段の制御信号を生成する論理演算部と、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号及び前記反転ランプ信号のリセットタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、タイミング制御信号に応じたタイミングでスイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記スイッチ出力段のオン／オフ制御に同期して自ら生成した第１内部信号と第２内部信号を用いて前記スイッチ出力段のオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成とされている。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く最良の形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、入出力条件に依ることなくコイル電流の平均値を一定に維持することのできるＤＣ／ＤＣコンバータを提供することが可能となる。

ＤＣ／ＤＣコンバータの第１実施形態を示す図タイミング制御部の第１動作例（ピーク値検出型）を示す図タイミング制御部の第２動作例（ボトム値検出型）を示す図タイミング制御部の第３動作例（オン期間センター値検出型）を示す図タイミング制御部の第４動作例（オフ期間センター値検出型）を示す図ＤＣ／ＤＣコンバータの第２実施形態を示す図ＤＣ／ＤＣコンバータの第３実施形態を示す図ＤＣ／ＤＣコンバータの第４実施形態を示す図第４実施形態におけるタイミング制御部の第１動作例を示す図第４実施形態におけるタイミング制御部の第２動作例を示す図第４実施形態におけるタイミング制御部の第３動作例を示す図第４実施形態におけるタイミング制御部の第４動作例を示す図第４実施形態におけるタイミング制御部の第５動作例を示す図ＤＣ／ＤＣコンバータの第５実施形態を示す図第５実施形態におけるタイミング制御部の第１動作例を示す図第５実施形態におけるタイミング制御部の第２動作例を示す図第５実施形態におけるタイミング制御部の第３動作例を示す図ＤＣ／ＤＣコンバータの第６実施形態を示す図第６実施形態におけるオシレータの一構成例を示す図第６実施形態におけるオシレータの発振動作例を示す図第６実施形態におけるタイミング制御部の第１動作例を示す図第６実施形態におけるタイミング制御部の第２動作例を示す図ＤＣ／ＤＣコンバータの第７実施形態を示す図第７実施形態におけるオシレータの一構成例を示す図第７実施形態におけるオシレータの発振動作例を示す図第７実施形態におけるタイミング制御部の一動作例を示す図ＤＣ／ＤＣコンバータの第８実施形態を示す図第８実施形態におけるタイミング制御部の一動作例を示す図ＤＣ／ＤＣコンバータの第９実施形態を示す図降圧駆動信号の生成動作を示すタイミングチャート昇圧駆動信号の生成動作を示すタイミングチャート第９実施形態におけるタイミング制御部の第１動作例（降圧時）を示す図第９実施形態におけるタイミング制御部の第２動作例（昇圧時）を示す図第１０実施形態におけるオシレータの一構成例を示す図第１０実施形態におけるタイミング制御部の一構成例を示す図第１０実施形態におけるタイミング制御部の一動作例を示す図

＜第１実施形態＞
図１は、ＤＣ／ＤＣコンバータの第１実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成してこれを不図示の負荷（ＣＰＵ［central processing unit］等）に供給する降圧型スイッチング電源であり、スイッチ出力段１０と、帰還電圧生成部２０と、エラーアンプ３０と、位相補償部４０と、電流検出部５０と、差動アンプ６０と、オシレータ７０と、ＰＷＭ［pulse width modulation］コンパレータ８０と、ドライバ９０と、クランパ１００と、軽負荷検出コンパレータ１１０と、タイミング制御部１２０と、を有する。

なお、ＤＣ／ＤＣコンバータ１には、上記した回路要素のほか、その他の保護回路（減電圧保護回路、過電圧保護回路、温度保護回路など）を適宜組み込んでも構わない。

スイッチ出力段１０は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型であり、出力トランジスタ１１（本図ではＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］）と、同期整流トランジスタ１２（本図ではＮＭＯＳＦＥＴ［N channel type MOSFET］）と、コイル１３と、キャパシタ１４と、を含んでいる。

出力トランジスタ１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１のドレインは、コイル１３の第１端に接続されている。出力トランジスタ１１のゲートは、ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１は、ゲート信号Ｇ１がハイレベルであるときにオフし、ゲート信号Ｇ１がローレベルであるときにオンする。

同期整流トランジスタ１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１２のドレインは、コイル１３の第１端に接続されている。同期整流トランジスタ１２のゲートは、ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１２は、ゲート信号Ｇ２がハイレベルであるときにオンし、ゲート信号Ｇ２がローレベルであるときにオフする。

なお、スイッチ出力段１０に高電圧が印加される場合には、出力トランジスタ１１や同期整流トランジスタ１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

出力トランジスタ１１と同期整流トランジスタ１２は、ゲート信号Ｇ１及びＧ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、コイル１３の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記の「相補的」という文言は、出力トランジスタ１１と同期整流トランジスタ１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

また、ＤＣ／ＤＣコンバータ１の構成要素をＩＣに集積化する場合、出力トランジスタ１１と同期整流トランジスタ１２は、ＩＣに内蔵してもよいし外付けしてもよい。また、出力トランジスタ１１をＮＭＯＳＦＥＴに置き換えることもできる。ただし、その場合には、ブートストラップ回路などを用いてゲート信号Ｇ１のハイレベルを入力電圧Ｖｉよりも高めてやる必要がある。また、同期整流トランジスタ１２に代えて整流ダイオードを用いることも可能である。

コイル１３とキャパシタ１４は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。なお、コイル１３の第１端は、先に述べた通り、出力トランジスタ１１及び同期整流トランジスタ１２それぞれのドレイン（＝スイッチ電圧Ｖｓｗの印加端）に接続されている。コイル１３の第２端とキャパシタ１４の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。キャパシタ１４の第２端は、接地端に接続されている。

帰還電圧生成部２０は、出力電圧Ｖｏの印加端と接地端との間に直列接続された抵抗２１及び２２を含み、両抵抗間の接続ノードから出力電圧Ｖｏに応じた帰還電圧ＦＢ（出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがエラーアンプ３０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部２０を省略して出力電圧Ｖｏをエラーアンプ３０に直接入力しても構わない。

エラーアンプ３０は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）であり、反転入力端（－）に入力される帰還電圧ＦＢと非反転入力端（＋）に入力される第１基準電圧ＲＥＦ１（＝出力電圧Ｖｏの目標設定値に相当）との差分に応じた誤差電流信号Ｉ３０を生成する。誤差電流信号Ｉ３０は、帰還電圧ＦＢが第１基準電圧ＲＥＦ１よりも低いときには正方向（＝エラーアンプ３０から位相補償部４０に向かう方向）に流れ、帰還電圧ＦＢが第１基準電圧ＲＥＦ１よりも高いときには負方向（＝位相補償部４０からエラーアンプ３０に向かう方向）に流れる。

位相補償部４０は、エラーアンプ３０の出力端と接地端との間に直列接続された抵抗４１とキャパシタ４２を含み、誤差電流信号Ｉ３０の入力を受けて誤差電圧信号ＣＯＭＰを生成する。なお、抵抗４１の抵抗値とキャパシタ４２の容量値を適切に設定することにより、誤差電圧信号ＣＯＭＰの位相を補償して出力帰還ループの発振を防ぐことができる。

電流検出部５０は、コイル１３に流れるコイル電流ＩＬをタイミング制御信号ＳＴに応じたタイミングでサンプリングし、そのサンプリング値に応じた電流センス信号ＩＳＮＳを生成する。電流センス信号ＩＳＮＳは、例えば、コイル電流ＩＬのサンプリング値が大きいほど高くなり、逆に、コイル電流ＩＬのサンプリング値が小さいほど低くなる電圧信号とすればよい。

差動アンプ６０は、非反転入力端（＋）に入力される誤差電圧信号ＣＯＭＰと、反転入力端（－）に入力される電流センス信号ＩＳＮＳとの差分に応じた第１アナログ信号ＶＣ１を生成する。第１アナログ信号ＶＣ１は、電流センス信号ＩＳＮＳが高いほど低下し、電流センス信号ＩＳＮＳが低いほど上昇する。すなわち、第１アナログ信号ＶＣ１は、コイル電流ＩＬが大きいほど低下し、コイル電流ＩＬが小さいほど上昇する。このように、本実施形態のＤＣ／ＤＣコンバータ１では、出力電圧Ｖｏとコイル電流ＩＬの双方を検出して出力帰還制御を行う電流モード制御方式が採用されている。

オシレータ７０は、所定のスイッチング周期Ｔ（延いては所定のスイッチング周波数ｆｓｗ（＝１／Ｔ））でパルス駆動されるランプ波形（本実施形態では鋸波形）の第１ランプ信号ＶＲ１を生成する。

ＰＷＭコンパレータ８０は、非反転入力端（＋）に入力される第１アナログ信号ＶＣ１と反転入力端（－）に入力される第１ランプ信号ＶＲ１とを比較して第１比較信号ＣＭＰ１（＝スイッチ出力段１０の制御信号に相当）を生成する。第１比較信号ＣＭＰ１は、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも高いときにハイレベルとなり、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも低いときにローレベルとなる。すなわち、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ、すなわち、スイッチング周期Ｔに占めるオン期間ｔｏｎの割合）は、第１アナログ信号ＶＣ１が高いほど大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど小さくなる。

ドライバ９０は、ＮＡＮＤゲート９１とＡＮＤゲート９２を含み、第１比較信号ＣＭＰ１に応じてゲート信号Ｇ１及びＧ２（＝それぞれスイッチ出力段１０の駆動信号に相当）を生成する。具体的に述べると、ＮＡＮＤゲート９１は、スリープ制御信号ＸＳＬＰと第１比較信号ＣＭＰ１との否定論理積演算信号をゲート信号Ｇ１として出力する。また、ＡＮＤゲート９２は、スリープ制御信号ＸＳＬＰと反転入力される第１比較信号ＣＭＰ１との論理積演算信号をゲート信号Ｇ２として出力する。

従って、スリープ制御信号ＸＳＬＰがハイレベル（＝ウェイクアップ時の論理レベル）である場合、ゲート信号Ｇ１及びＧ２は、基本的に第１比較信号ＣＭＰ１の論理反転信号となる。より具体的に述べると、第１比較信号ＣＭＰ１がハイレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもローレベルとなるので、出力トランジスタ１１がオンして同期整流トランジスタ１２がオフする。逆に、第１比較信号ＣＭＰ１がローレベルであるときには、ゲート信号Ｇ１及びＧ２がいずれもハイレベルとなるので、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンする。

一方、スリープ制御信号ＸＳＬＰがローレベル（＝スリープ時の論理レベル）である場合、ゲート信号Ｇ１は、第１比較信号ＣＭＰ１に依ることなくハイレベルとなり、ゲート信号Ｇ２は、第１比較信号ＣＭＰ１に依ることなくローレベルとなる。従って、出力トランジスタ１１と同期整流トランジスタ１２がいずれもオフする。

このように、本実施形態のＤＣ／ＤＣコンバータ１は、スリープ制御信号ＸＳＬＰがローレベルであるときに、出力トランジスタ１１と同期整流トランジスタ１２をいずれもオフすることにより、スリープモード（＝出力停止状態）に移行する機能を備えている。

クランパ１００は、誤差電圧信号ＣＯＭＰを所定の上限値以下、または、所定の下限値以上に制限することにより、コイル電流ＩＬ（延いては負荷に流れる負荷電流）の過電流保護（ＯＣＰ［over current protection］）、または、逆電流保護（ＮＣＰ［negative current protection］）を掛ける。

先にも述べたように、本実施形態のＤＣ／ＤＣコンバータ１では、コイル電流ＩＬに応じた電流センス信号ＩＳＮＳが差動アンプ６０に帰還入力されている。従って、誤差電圧信号ＣＯＭＰが上昇するとコイル電流ＩＬが増大し、誤差電圧信号ＣＯＭＰが低下するとコイル電流ＩＬが減少する。このように、コイル電流ＩＬの大きさは、誤差電圧信号ＣＯＭＰに応じて制御することができる。

反対に、コイル電流ＩＬが増えるとオンデューティＤｏｎが小さくなるので、出力電圧Ｖｏが低下して誤差電圧信号ＣＯＭＰが上昇し、コイル電流ＩＬが減るとオンデューティＤｏｎが大きくなるので、出力電圧Ｖｏが上昇して誤差電圧信号ＣＯＭＰが低下する。すなわち、誤差電圧信号ＣＯＭＰは、コイル電流ＩＬの大きさ（電流値）に関する情報を持っていると言える。従って、クランパ１００を用いて誤差電圧信号ＣＯＭＰに制限を掛けることにより、コイル電流ＩＬを間接的に制限することが可能となる。

軽負荷検出コンパレータ１１０は、非反転入力端（＋）に入力される誤差電圧信号ＣＯＭＰと反転入力端（－）に入力される第２基準電圧ＲＥＦ２（＝軽負荷検出閾値に相当）とを比較してスリープ制御信号ＸＳＬＰを生成する。スリープ制御信号ＸＳＬＰは、誤差電圧信号ＣＯＭＰが第２基準電圧ＲＥＦ２よりも高いときにハイレベル（＝ウェイクアップ時の論理レベル）となり、誤差電圧信号ＣＯＭＰが第２基準電圧ＲＥＦ２よりも低いときにローレベル（＝スリープ時の論理レベル）となる。

このように、スリープ制御信号ＸＳＬＰは、誤差電圧信号ＣＯＭＰが第２基準電圧ＲＥＦ２を下回るまでコイル電流ＩＬ（延いては負荷電流）が減少したときにローレベルとなる。り、従って、ＤＣ／ＤＣコンバータ１の軽負荷時には、スイッチ出力段１０のスイッチング動作が停止されるので、軽負荷時の効率を大幅に改善することが可能となる。

タイミング制御部１２０は、電流検出部５０におけるコイル電流ＩＬのサンプリングタイミングを定めるためのタイミング制御信号ＳＴを生成する。次に、タイミング制御部１２０の動作例（タイミング制御信号ＳＴの生成手法）について詳述する。

＜タイミング制御部＞
図２は、タイミング制御部１２０の第１動作例（ピーク値検出型）を示した波形図であり、上から順に、入力電圧Ｖｉ、コイル電流ＩＬ、及び、タイミング制御信号ＳＴが描写されている。本図の第１動作例では、コイル電流ＩＬのピーク値Ｉｐ（極大値）をサンプリングするようにタイミング制御信号ＳＴが生成される。従って、ＤＣ／ＤＣコンバータ１では、コイル電流ＩＬのピーク値Ｉｐを一定に維持するように出力帰還制御が掛かる。

図３は、タイミング制御部１２０の第２動作例（ボトム値検出型）を示した波形図であり、先の図２と同じく、上から順に、入力電圧Ｖｉ、コイル電流ＩＬ、及び、タイミング制御信号ＳＴが描写されている。本図の第２動作例では、コイル電流ＩＬのボトム値Ｉｂ（極小値）をサンプリングするようにタイミング制御信号ＳＴが生成される。従って、ＤＣ／ＤＣコンバータ１では、コイル電流ＩＬのボトム値Ｉｂを一定に維持するように出力帰還制御が掛かる。

このように、一般的な電流モード制御方式は、コイル電流ＩＬのサンプリングタイミングに応じて、ピーク値検出型（図２）やボトム値検出型（図３）に分類される。しかしながら、これらの制御方式では、例えば、入力電圧Ｖｉの変動に伴ってコイル電流ＩＬのリップル成分が変化すると、誤差電圧信号ＣＯＭＰを一定値に維持したときの平均コイル電流Ｉｄｃ（＝コイル電流ＩｄｃのＤＣ成分に相当）が変化する。その結果、入出力条件に応じて過電流保護動作や軽負荷検出動作の閾値が変化してしまうので、アプリケーションの設計が困難となる。以下では、その対策について説明する。

図４は、タイミング制御部１２０の第３動作例（オン期間センター値検出型）を示す波形図であり、上から順に、入力電圧Ｖｉ、コイル電流ＩＬ、スイッチ電圧Ｖｓｗ、及び、タイミング制御信号ＳＴが描写されている。本図の第３動作例では、スイッチ出力段１０のオン期間ｔｏｎ（＝出力トランジスタ１１がオンして同期整流トランジスタ１２がオフしている期間、すなわち、スイッチ電圧Ｖｓｗのハイレベル期間に相当）の中心タイミングでコイル電流ＩＬのセンター値Ｉｃをサンプリングするようにタイミング制御信号ＳＴが生成される。従って、ＤＣ／ＤＣコンバータ１では、コイル電流ＩＬのセンター値Ｉｃを一定に維持するように出力帰還制御が掛かる。

ここで、コイル電流ＩＬのセンター値Ｉｃは、先述の平均コイル電流Ｉｄｃ（延いては負荷電流）と等しくなる。従って、誤差電圧信号ＣＯＭＰを所定の上限値以下、または、所定の下限値以上に制限することにより、入出力条件に依らず、一定の負荷電流で過電流保護または逆電流保護を掛けることが可能となる。また、誤差電圧信号ＣＯＭＰが所定の閾値を下回った時点でスイッチ出力段１０のスイッチング動作を停止することにより、入出力条件に依らず、一定の負荷電流でスリープモードに移行することが可能となる。

図５は、タイミング制御部１２０の第４動作例（オフ期間センター値検出型）を示す波形図であり、先の図４と同じく、上から順に、入力電圧Ｖｉ、コイル電流ＩＬ、スイッチ電圧Ｖｓｗ、及び、タイミング制御信号ＳＴが描写されている。本図の第４動作例では、スイッチ出力段１０のオフ期間ｔｏｆｆ（＝出力トランジスタ１１がオフして同期整流トランジスタ１２がオンしている期間、すなわち、スイッチ電圧Ｖｓｗのローレベル期間に相当）の中心タイミングでコイル電流ＩＬのセンター値Ｉｃをサンプリングするようにタイミング制御信号ＳＴが生成される。従って、先の第３動作例を採用した場合と同様、ＤＣ／ＤＣコンバータ１では、コイル電流ＩＬのセンター値Ｉｃを一定に維持するように出力帰還制御が掛かる。

なお、オン期間ｔｏｎが短い場合には、当該期間中にコイル電流ＩＬのサンプリングを完了することが困難となることから、オフ期間Ｔｏｆｆにサンプリングタイミングを設定することが望ましい。逆に、オフ期間ｔｏｆｆが短い場合には、オン期間Ｔｏｎにコイル電流ＩＬのサンプリングを行えばよい。

＜第２実施形態＞
図６は、ＤＣ／ＤＣコンバータの第３実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、差動アンプ６０に代えて演算器１３０を有しており、差動アンプ６０ではなく演算器１３０に電流センス信号ＩＳＮＳを帰還入力する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

演算器１３０は、誤差電圧信号ＣＯＭＰと電流センス信号ＩＳＮＳとの演算処理（例えば、誤差電圧信号ＣＯＭＰから電流センス信号ＩＳＮＳを差し引く減算処理）を行うことにより、第１アナログ信号ＶＣ（＝ＣＯＭＰ－ＩＳＮＳ）を生成する。

このように、電流モード制御方式の出力帰還制御を行うに際して、電流センス信号ＩＳＮＳは、ＰＷＭコンパレータ８０の非反転入力端（＋）に入力されている誤差電圧信号ＣＯＭＰから差し引いてやればよい。

＜第３実施形態＞
図７は、ＤＣ／ＤＣコンバータの第３実施形態を示す回路図である。本実施形態のＤＣ／ＤＣコンバータ１は、第２実施形態（図６）をベースとしつつ、演算器１３０に代えて演算器１４０を用いた点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図６と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

演算器１４０は、第１ランプ信号ＶＲ１と電流センス信号ＩＳＮＳとの演算処理（例えば、第１ランプ信号ＶＲ１と電流センス信号ＩＳＮＳとの加算処理）を行うことにより、オフセット済みの第１ランプ信号ＶＲ１’（＝ＶＲ１＋ＩＳＮＳ）を生成する。

ＰＷＭコンパレータ８０は、上記の変更に伴い、非反転入力端（＋）に入力される第１アナログ信号ＶＣ１と反転入力端（－）に入力されるオフセット済みの第１ランプ信号ＶＲ１’とを比較して第１比較信号ＣＭＰ１を生成する。

このように、電流モード制御方式の出力帰還制御を行うに際して、電流センス信号ＩＳＮＳは、ＰＷＭコンパレータ８０の反転入力端（－）に入力されている第１ランプ信号ＶＲ１に足し合わせてやってもよい。

なお、電流モード制御方式を実現する手法については、上記以外にも様々なバリエーションが考えられるので、紙面の関係上、全てを例示することは差し控えるが、例えば、電流センス信号と出力電圧の誤差情報を持つ信号を加算または減算してアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行えばよい。若しくは、電流センス信号またはこれに所定の演算処理（加算、減算、乗算、または、除算）を施した信号と、出力電圧の誤差情報を持つ信号をアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行ってもよい。

以上の各実施形態では、センター値検出型（図４、図５）の電流モード制御方式を採用することのメリットを述べたが、以下の各実施形態では、コイル電流ＩＬのセンター値Ｉｃを正しく検出するためタイミング制御手法について、具体例を挙げながら詳述する。

＜第４実施形態＞
図８は、ＤＣ／ＤＣコンバータの第４実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、第１アナログ信号ＶＣ１と第２ランプ信号ＶＲ２を用いてタイミング制御信号ＳＴを生成する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第４実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１において、オシレータ７０は、第１ランプ信号ＶＲ１を生成してＰＷＭコンパレータ８０の反転入力端（－）に供給する一方、第１ランプ信号ＶＲ１と同期した第２ランプ信号ＶＲ２を生成してタイミング制御部１２０に供給する。なお、第２ランプ信号ＶＲ２は、第１ランプ信号ＶＲ１の２倍のスルーレートを持つ鋸波形の信号である。

タイミング制御部１２０は、第１アナログ信号ＶＣ１と第２ランプ信号ＶＲ２の双方を用いることにより、スイッチ出力段１０のオン期間ｔｏｎまたはオフ期間ｔｏｆｆの中心タイミングでコイル電流ＩＬのサンプリングが行われるように、タイミング制御信号ＳＴを生成する。以下では、タイミング制御部１２０の具体的な動作例について詳述する。

図９は、第４実施形態におけるタイミング制御部１２０の第１動作例を示す波形図であり、上側から順番に、第１アナログ信号ＶＣ１（一点鎖線）、第１ランプ信号ＶＲ１（実線）、及び、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図で示すように、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２は、いずれも、共通のスイッチング周期Ｔで上昇とリセットを繰り返す。

なお、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも高いときには、スイッチ出力段１０がオン期間ｔｏｎとなり、コイル電流ＩＬが増大する。一方、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも低いときには、スイッチ出力段１０がオフ期間ｔｏｆｆとなり、コイル電流ＩＬが減少する。

すなわち、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが小さくなる。

ここで、タイミング制御部１２０は、第１アナログ信号ＶＣ１と第２ランプ信号ＶＲ２とを比較してタイミング制御信号ＳＴを生成する。より具体的に述べると、タイミング制御部１２０は、第２ランプ信号ＶＲ２が上昇して第１アナログ信号ＶＣ１と交差するタイミングで、タイミング制御信号ＳＴにワンショットパルスを生成する。

なお、本図で示したように、第２ランプ信号ＶＲ２と第１アナログ信号ＶＣ１とが交差するタイミングは、オン期間ｔｏｎの中心タイミング（＝コイル電流ＩＬが増大し始めてからｔｏｎ／２が経過したタイミング）と一致する。

従って、電流検出部５０は、タイミング制御信号ＳＴのワンショットパルスをトリガとしてコイル電流ＩＬのサンプリングを行うことにより、オン期間ｔｏｎにおけるコイル電流ＩＬのセンター値Ｉｃに応じた電流センス信号ＩＳＮＳを生成することができる。

図１０は、第４実施形態におけるタイミング制御部１２０の第２動作例を示す波形図であり、先の図９と同じく、上から順に、第１アナログ信号ＶＣ１（一点鎖線）、第１ランプ信号ＶＲ１（実線）、及び、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第２動作例でも、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２は、いずれも、共通のスイッチング周期Ｔで上昇とリセットを繰り返す。ただし、第１アナログ信号ＶＣ１とオンデューティＤｏｎとの関係は、第１動作例（図９）のそれと逆になっている。

具体的に述べると、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも高いときには、スイッチ出力段１０がオフ期間ｔｏｆｆとなり、コイル電流ＩＬが減少する。一方、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも低いときには、スイッチ出力段１０がオン期間ｔｏｎとなり、コイル電流ＩＬが増大する。

すなわち、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が小さくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが大きくなる。

このような動作を実現するためには、例えば、エラーアンプ３０の入力極性とＰＷＭコンパレータ８０の入力極性を、それぞれ、図８のそれと反転させておけばよい。

ここで、タイミング制御部１２０は、先の第１動作例（図９）と同じく、第１アナログ信号ＶＣ１と第２ランプ信号ＶＲ２とを比較してタイミング制御信号ＳＴを生成する。より具体的に述べると、タイミング制御部１２０は、第２ランプ信号ＶＲ２が上昇して第１アナログ信号ＶＣ１と交差するタイミングで、タイミング制御信号ＳＴにワンショットパルスを生成する。

なお、本図で示したように、第２ランプ信号ＶＲ２と第１アナログ信号ＶＣ１とが交差するタイミングは、オフ期間ｔｏｆｆの中心タイミング（＝コイル電流ＩＬが減少し始めてからｔｏｆｆ／２が経過したタイミング）と一致する。

従って、電流検出部５０は、タイミング制御信号ＳＴのワンショットパルスをトリガとしてコイル電流ＩＬのサンプリングを行うことにより、オフ期間ｔｏｆｆにおけるコイル電流ＩＬのセンター値Ｉｃに応じた電流センス信号ＩＳＮＳを生成することができる。

図１１は、第４実施形態におけるタイミング制御部１２０の第３動作例を示す波形図であり、先の図９ないし図１０と同じく、上から順番に、第１アナログ信号ＶＣ１（一点鎖線）、第１ランプ信号ＶＲ１（実線）、及び、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第３動作例では、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２の極性が、第１動作例（図９）のそれと反転されている。すなわち、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２は、いずれも、共通のスイッチング周期Ｔで低下とリセットを繰り返す。

すなわち、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが小さくなる。この点については、先の第１動作例（図９）と同様である。

ここで、タイミング制御部１２０は、先の第１動作例（図９）と同じく、第１アナログ信号ＶＣ１と第２ランプ信号ＶＲ２とを比較してタイミング制御信号ＳＴを生成する。より具体的に述べると、タイミング制御部１２０は、第２ランプ信号ＶＲ２が低下して第１アナログ信号ＶＣ１と交差するタイミングで、タイミング制御信号ＳＴにワンショットパルスを生成する。

このように、本図の第３動作例であれば、先の第２動作例（図１０）と異なり、第１アナログ信号ＶＣ１とオンデューティＤｏｎとの関係を従前通りに維持しつつ、オフ期間ｔｏｆｆにおけるコイル電流ＩＬのセンター値Ｉｃをサンプリングすることが可能となる。

図１２は、第４実施形態におけるタイミング制御部１２０の第４動作例を示す波形図であり、先の図９～図１１と同じく、上から順に、第１アナログ信号ＶＣ１（一点鎖線）、第１ランプ信号ＶＲ１（実線）、及び、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第４動作例でも、先の第１動作例（図９）と同じく、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２は、いずれも、共通のスイッチング周期Ｔで上昇とリセットを繰り返す。ただし、第２ランプ信号ＶＲ２は、第１ランプ信号ＶＲ１の上昇開始時点からスイッチング周期Ｔの１／２だけ遅れて上昇し始める。

このように、本図の第４動作例であれば、先の第３動作例（図１１）と異なり、第１ランプ信号ＶＲ１と第２ランプ信号ＶＲ２の極性を反転させずに、第１アナログ信号ＶＣ１とオンデューティＤｏｎとの関係を従前通りに維持しつつ、オフ期間ｔｏｆｆにおけるコイル電流ＩＬのセンター値Ｉｃをサンプリングすることが可能となる。

図１３は、第４実施形態におけるタイミング制御部１２０の第５動作例を示す波形図であり、上から順番に、第１アナログ信号ＶＣ１（一点鎖線）、等価アナログ信号ＶＣ１’（二点鎖線）、第１ランプ信号ＶＲ１（実線）、並びに、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第５動作例は、基本的に先の第１動作例（図９）と同様である。ただし、タイミング制御部１２０は、第１アナログ信号ＶＣ１に代えて、これと同等の情報を持つ等価アナログ信号ＶＣ１’を第２ランプ信号ＶＲ２と比較することにより、タイミング制御信号ＳＴを生成する点で異なる。

第１アナログ信号ＶＣ１を複数のランプ信号（＝第１ランプ信号ＶＲ１及び第２ランプ信号ＶＲ２）と比較する構成では、第１アナログ信号ＶＣ１を単一のランプ信号（＝第１ランプ信号ＶＲ１のみ）と比較する構成に比べて、ノイズにより第１アナログ信号ＶＣ１が揺れてしまう危険性（＝ＰＷＭ制御が不安定になる危険性）が高まる。

そのため、ＰＷＭ制御の安定性向上を鑑みると、第１アナログ信号ＶＣ１そのものを第２ランプ信号ＶＲ２と比較するのではなく、第１アナログ信号ＶＣ１と同等の情報を持つ等価アナログ信号ＶＣ１’ を第２ランプ信号ＶＲ２と比較することが望ましい。

なお、等価アナログ信号ＶＣ１’の生成方法としては、例えば、第１アナログ信号ＶＣ１を単純にバッファする方法が簡便である。

また、入力電圧Ｖｉの実際値と出力電圧Ｖｏの目標値から、第１アナログ信号ＶＣ１の理論値（＝α×（Ｖｏ／Ｖｉ）×Ｔ、ただしαは第１ランプ信号ＶＲ１のスルーレート）を算出し、その値を持つ等価アナログ信号ＶＣ１’を生成する方法も考えられる。

後者の方法では、本図で示したように、第１アナログ信号ＶＣ１が過渡的に変動した場合に、コイル電流ＩＬのセンター値Ｉｃを正しくサンプリングすることができなくなる。しかしながら、サンプリングタイミングのずれは、あくまでも一時的なものであり、過電流保護動作や軽負荷検出動作に特段の支障が生じることはない。

なお、本図の第５動作例では、先の第１動作例（図９）をベースとした例を挙げたが、第２～第４動作例（図１０～図１２）において、等価アナログ信号ＶＣ１’と第２ランプ信号ＶＲ２との比較処理を実施することも当然に可能である。

＜第５実施形態＞
図１４は、ＤＣ／ＤＣコンバータの第５実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、第１ランプ信号ＶＲ１と第２アナログ信号ＶＣ２を用いてタイミング制御信号ＳＴを生成する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第５実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１は、第２アナログ信号ＶＣ２の生成手段として、平均値生成部１５０を有する。平均値生成部１５０は、第１アナログ信号ＶＣ１の信号値と第１ランプ信号ＶＲ１の始点値または終点値との単純平均値を持つ第２アナログ信号ＶＣ２を生成する。

タイミング制御部１２０は、第１ランプ信号ＶＲ１と第２アナログ信号ＶＣ２の双方を用いることにより、スイッチ出力段１０のオン期間ｔｏｎまたはオフ期間ｔｏｆｆの中心タイミングでコイル電流ＩＬのサンプリングが行われるように、タイミング制御信号ＳＴを生成する。以下では、タイミング制御部１２０の具体的な動作例について詳述する。

図１５は、第５実施形態におけるタイミング制御部１２０の第１動作例を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）、第２アナログ信号ＶＣ２（二点鎖線）、及び、第１ランプ信号ＶＲ１（実線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図で示すように、第１ランプ信号ＶＲ１は、所定のスイッチング周期Ｔで上昇とリセットを繰り返す鋸波形の信号である。

ここで、平均値生成部１５０は、第１アナログ信号ＶＣ１の信号値と第１ランプ信号ＶＲ１の始点値（＝本図では第１ランプ信号ＶＲ１のボトム値ＶＲ１Ｌ）との単純平均値を持つ第２アナログ信号ＶＣ２（＝（ＶＣ１＋ＶＲ１Ｌ）／２）を生成する。

また、タイミング制御部１２０は、第１ランプ信号ＶＲ１と第２アナログ信号ＶＣ２とを比較してタイミング制御信号ＳＴを生成する。より具体的に述べると、タイミング制御部１２０は、第１ランプ信号ＶＲ１が上昇して第２アナログ信号ＶＣ２と交差するタイミングで、タイミング制御信号ＳＴにワンショットパルスを生成する。

なお、本図で示したように、第１ランプ信号ＶＲ１と第２アナログ信号ＶＣ２とが交差するタイミングは、オン期間ｔｏｎの中心タイミング（＝コイル電流ＩＬが増大し始めてからｔｏｎ／２が経過したタイミング）と一致する。

なお、先の第４実施形態（図８～図１３）では、高速に電圧値が変動する第１ランプ信号ＶＲ１に追従して、その２倍のスルーレートを持つ第２ランプ信号ＶＲ２を生成しなければならないが、本実施形態では、第２ランプ信号ＶＲ２を必要としない。従って、第２ランプ信号ＶＲ２の生成が困難である場合には、本実施形態を採用することが望ましい。

図１６は、第５実施形態におけるタイミング制御部１２０の第２動作例を示す波形図であり、先の図１５と同じく、上から順に、第１アナログ信号ＶＣ１（一点鎖線）、第２アナログ信号ＶＣ２（二点鎖線）、及び、第１ランプ信号ＶＲ１（実線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第２動作例は、先出の第１動作例（図１５）と基本的に同様であるが、平均値生成部１５０において、第１アナログ信号ＶＣ１の信号値と第１ランプ信号ＶＲ１の終点値（＝本図では第１ランプ信号ＶＲ１のピーク値ＶＲ１Ｈ）との単純平均値を持つ第２アナログ信号ＶＣ２（＝（ＶＣ１＋ＶＲ１Ｈ）／２）を生成する点に違いがある。

この場合、第１ランプ信号ＶＲ１と第２アナログ信号ＶＣ２が交差するタイミングは、オフ期間ｔｏｆｆの中心タイミング（＝コイル電流ＩＬが減少し始めてからｔｏｆｆ／２が経過したタイミング）と一致する。

図１７は、第５実施形態におけるタイミング制御部１２０の第３動作例を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）、第２アナログ信号ＶＣ２（二点鎖線）、第１ランプ信号ＶＲ１（実線）、及び、第２ランプ信号ＶＲ２（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の動作例は、先出の第１動作例（図１５）と基本的に同様であるが、平均値生成部１５０において、第１アナログ信号ＶＣ１の信号値と第１ランプ信号ＶＲ１の始点値または終点値の加重平均値を持つ第２アナログ信号ＶＣ２を生成する点に違いがある。

また、上記の変更に伴い、タイミング制御部１２０では、第１ランプ信号ＶＲ１とは異なるスルーレートを持つ第２ランプ信号ＶＲ２と、第２アナログ信号ＶＣ２とを用いて、スイッチ出力段１０のオン期間ｔｏｎまたはオフ期間ｔｏｆｆの中心タイミングでコイル電流ＩＬのサンプリングが行われるようにタイミング制御信号ＳＴが生成される。なお、先の第４実施形態（図８～図１３）と異なり、第２ランプ信号ＶＲ２は、必ずしも第１ランプ信号ＶＲ１の２倍のスルーレートを持つわけではない。

例えば、本図に即して具体的に述べると、第２アナログ信号ＶＣ２は、第１アナログ信号ＶＣ１の信号値（重みｍ）と第１ランプ信号ＶＲ１のボトム値ＶＲ１Ｌ（重みｎ）との加重平均値（＝ｍＶＣ１＋ｎＶＲ１Ｌ）を持つ。また、第２ランプ信号ＶＲ２は、第１ランプ信号ＶＲ１の２ｍ／（ｍ＋ｎ）倍のスルーレートを持つ。

このような構成とすることにより、第２ランプ信号ＶＲ２と第２アナログ信号ＶＣ２とが交差するタイミングは、オン期間ｔｏｎの中心タイミング（＝コイル電流ＩＬが増大し始めてからｔｏｎ／２が経過したタイミング）と一致する。

＜第６実施形態＞
図１８は、ＤＣ／ＤＣコンバータの第６実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、鋸波形の第１ランプ信号ＶＲ１ではなく三角波形の第３ランプ信号ＶＲ３を用いてＰＷＭ制御を行うとともに、第３ランプ信号ＶＲ３がピーク値ＶＲ３Ｈまたはボトム値ＶＲ３Ｌを取るタイミング（＝ピークタイミングまたはボトムタイミング）を検出してタイミング制御信号ＳＴを生成する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第６実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１において、オシレータ７０は、上り／下りのスルーレートが等しい三角波形の第３ランプ信号ＶＲ３を生成してＰＷＭコンパレータ８０の反転入力端（－）に供給する。また、オシレータ７０は、第３ランプ信号ＶＲ３のピークタイミング及びボトムタイミングで論理レベルが切り替わる第１クロック信号ＣＬＫ１を生成してタイミング制御部１２０に供給する。

図１９は、第６実施形態におけるオシレータ７０の一構成例を示す回路図である。本構成例のオシレータ７０は、電流源７１ａ及び７１ｂと、スイッチ７２ａ及び７２ｂと、キャパシタ７３ａと、コンパレータ７４ａと、抵抗７５ａ、７５ｂ及び７５ｃと、セレクタ７６と、を含む。

電流源７１ａの第１端は、電源電圧ＶＤＤの印加端に接続されている。電流源７１ａの第２端は、スイッチ７２ａの第１端に接続されている。スイッチ７２ａの第２端、スイッチ７２ｂの第１端、キャパシタ７３ａの第１端、及び、コンパレータ７４ａの非反転入力端（＋）は、いずれも、第３ランプ信号ＶＲ３の出力端に接続されている。スイッチ７２ｂの第２端は、電流源７１ｂの第１端に接続されている。電流源７１ｂの第２端とキャパシタ７３ａの第２端は、接地端に接続されている。

抵抗７５ａ、７５ｂ及び７５ｃは、基準電圧ＶＲＥＦの印加端と接地端との間に図示の順序で直列に接続されている。抵抗７５ａと抵抗７５ｂとの接続ノードは、第１分圧電圧（＝第３ランプ信号ＶＲ３のピーク値ＶＲ３Ｈに相当）の出力端として、セレクタ７６の第１入力端に接続されている。抵抗７５ｂと抵抗７５ｃとの接続ノードは、第１分圧電圧よりも低い第２分圧電圧（＝第３ランプ信号ＶＲ３のボトム値ＶＲ３Ｌに相当）の出力端として、セレクタ７６の第２入力端に接続されている。セレクタ７６の出力端は、閾値電圧ＶＴＨの出力端としてコンパレータ７４の反転入力端（－）に接続されている。なお、スイッチ７２ａ及び７２ｂ、並びに、セレクタ７６それぞれの制御端は、いずれもコンパレータ７４ａの出力端（＝第１クロック信号ＣＬＫ１の出力端）に接続されている。

上記構成から成るオシレータ７０において、電流源７１ａは、所定の充電電流Ｉ７１ａを生成し、電流源７１ｂは、充電電流Ｉ７１ａと等しい放電電流Ｉ７１ｂを生成する。

また、スイッチ７２ａ及び７２ｂは、キャパシタ７３ａを充電電流Ｉ７１ａによって充電するか放電電流Ｉ７１ｂによって放電するかを切り替えるように、第１クロック信号ＣＬＫ１に応じてオン／オフされる。

具体的に述べると、第１クロック信号ＣＬＫ１がローレベルであるときには、スイッチ７２ａがオンしてスイッチ７２ｂがオフすることにより、キャパシタ７３ａを充電電流Ｉ７１ａによって充電する状態となる。従って、第３ランプ信号ＶＲ３は、所定の上りスルーレートで単調に上昇していく（図２０の時刻ｔ１～ｔ２を参照）。

一方、第１クロック信号ＣＬＫ１がハイレベルであるときには、スイッチ７２ａがオフしてスイッチ７２ｂがオンすることにより、キャパシタ７３ａを放電電流Ｉ７１ｂによって放電する状態となる。従って、第３ランプ信号ＶＲ３は、上りスルーレートと等しい下りスルーレート（極性は逆）で単調に低下していく（図２０の時刻ｔ２～ｔ３を参照）。

コンパレータ７４ａは、第３ランプ信号ＶＲ３と閾値電圧ＶＴＨ（＝ピーク値ＶＲ３Ｈまたはボトム値ＶＲ３Ｌ）とを比較して第１クロック信号ＣＬＫ１を生成する。なお、セレクタ７６は、第１クロック信号ＣＬＫ１がローレベルであるときには、ピーク値ＶＲ３Ｈを閾値電圧ＶＴＨとして選択し（図２０の時刻ｔ１～ｔ２を参照）、逆に、第１クロック信号ＣＬＫ１がハイレベルであるときには、ボトム値ＶＲ３Ｌを閾値電圧ＶＴＨとして選択する（図２０の時刻ｔ２～ｔ３を参照）。

従って、第１クロック信号ＣＬＫ１がローレベルであるときには、第３ランプ信号ＶＲ３がピーク値ＶＲ３Ｈを上回るまで、第１クロック信号ＣＬＫ１がローレベルに維持されて、第３ランプ信号ＶＲ３がピーク値ＶＲ３Ｈを上回った時点で、第１クロック信号ＣＬＫ１がローレベルからハイレベルに立ち上げられる（図２０の時刻ｔ１～ｔ２を参照）。

一方、第１クロック信号ＣＬＫ１がハイレベルであるときには、第３ランプ信号ＶＲ３がボトム値ＶＲ３Ｌを下回るまで、第１クロック信号ＣＬＫ１がハイレベルに維持され、第３ランプ信号ＶＲ３がボトム値ＶＲ３Ｌを下回った時点で、第１クロック信号ＣＬＫ１がハイレベルからローレベルに立ち下げられる（図２０の時刻ｔ２～ｔ３を参照）。

このように、コンパレータ７４ａ、抵抗７５ａ～７５ｃ、及び、セレクタ７６は、第３ランプ信号ＶＲ３とピーク値ＶＲ３Ｈ及びボトム値ＶＲ３Ｌとを比較して第１クロック信号ＣＬＫ１を生成するクロック信号生成部として機能する。

タイミング制御部１２０は、上記した第１クロック信号ＣＬＫ１の入力を受け付けており、その論理レベルが切り替わるタイミング（＝第３ランプ信号ＶＲ３のピークタイミングまたはボトムタイミング）でコイル電流ＩＬのサンプリングが行われるように、タイミング制御信号ＳＴを生成する。以下では、タイミング制御部１２０の具体的な動作例について詳述する。

図２１は、第６実施形態におけるタイミング制御部１２０の第１動作例を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）及び第３ランプ信号ＶＲ３（実線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図で示すように、第３ランプ信号ＶＲ３は、所定のスイッチング周期Ｔを持ち、ピーク値ＶＲ３Ｈまで上昇したら低下に転じ、ボトム値ＶＲ３Ｌまで低下したら上昇に転じるように、ピーク値ＶＲ３Ｈとボトム値ＶＲ３Ｌとの間で上昇と低下を繰り返す。

なお、第１アナログ信号ＶＣ１が第３ランプ信号ＶＲ３よりも高いときには、スイッチ出力段１０がオン期間ｔｏｎとなり、コイル電流ＩＬが増大する。一方、第１アナログ信号ＶＣ１が第３ランプ信号ＶＲ３よりも低いときには、スイッチ出力段１０がオフ期間ｔｏｆｆとなり、コイル電流ＩＬが減少する。

ここで、タイミング制御部１２０は、第３ランプ信号ＶＲ３がボトム値ＶＲ３Ｌを取るボトムタイミング（＝第１クロック信号ＣＬＫ１がハイレベルからローレベルに立ち下がるタイミングに相当）で、タイミング制御信号ＳＴにワンショットパルスを生成する。

なお、本図で示したように、第３ランプ信号ＶＲ３のボトムタイミングは、オン期間ｔｏｎの中心タイミング（＝コイル電流ＩＬが増大し始めてからｔｏｎ／２が経過したタイミング）と一致する。

このように、鋸波形の第１ランプ信号ＶＲ１ではなく三角波形の第３ランプ信号ＶＲ３を用いてＰＷＭ制御を行う構成であれば、第３ランプ信号ＶＲ３のピークタイミングまたはボトムタイミングを検出するだけで、容易にコイル電流ＩＬのセンター値Ｉｃをサンプリングすることが可能となる。

図２２は、第６実施形態におけるタイミング制御部１２０の第２動作例を示す波形図であり、先の図２１と同じく、上から順番に、第１アナログ信号ＶＣ１（一点鎖線）及び第３ランプ信号ＶＲ３（実線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の第２動作例は、基本的に先の第１動作例（図２１）と同様である。ただし、タイミング制御部１２０は、第３ランプ信号ＶＲ３がピーク値ＶＲ３Ｈを取るピークタイミング（＝第１クロック信号ＣＬＫ１がローレベルからハイレベルに立ち上がるタイミングに相当）で、タイミング制御信号ＳＴにワンショットパルスを生成する点で異なる。

なお、本図で示したように、第３ランプ信号ＶＲ３のピークタイミングは、オフ期間ｔｏｆｆの中心タイミング（＝コイル電流ＩＬが減少し始めてからｔｏｆｆ／２が経過したタイミング）と一致する。

＜第７実施形態＞
図２３は、ＤＣ／ＤＣコンバータの第７実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第１実施形態（図１）をベースとしつつ、ＰＷＭコンパレータ１６０とＯＲゲート１７０が別途新たに追加されており、第１ランプ信号ＶＲ１とこれを極性反転させた反転第１ランプ信号ＶＲ１Ｂを用いてＰＷＭ制御を行うとともに、それぞれのリセットタイミングを検出してタイミング制御信号ＳＴを生成する点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第７実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１において、オシレータ７０は、互いに逆極性を持ちながら共通のスイッチング周期Ｔで上昇または低下とリセットを繰り返す鋸波形の第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂを生成してＰＷＭコンパレータ８０及び１６０それぞれの反転入力端（－）に供給する。また、オシレータ７０は、第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのリセットタイミングでワンショットパルスが生成される第２クロック信号ＣＬＫ２を生成してタイミング制御部１２０に供給する。

ＰＷＭコンパレータ８０は、先にも述べたように、非反転入力端（＋）に入力される第１アナログ信号ＶＣ１と反転入力端（－）に入力される第１ランプ信号ＶＲ１とを比較して第１比較信号ＣＭＰ１を生成する。第１比較信号ＣＭＰ１は、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも高いときにハイレベルとなり、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも低いときにローレベルとなる。

一方、ＰＷＭコンパレータ１６０は、非反転入力端（＋）に入力される第１アナログ信号ＶＣ１と反転入力端（－）に入力される反転第１ランプ信号ＶＲ１Ｂとを比較して第２比較信号ＣＭＰ２を生成する。第２比較信号ＣＭＰ２は、第１アナログ信号ＶＣ１が反転第１ランプ信号ＶＲ１Ｂよりも高いときにハイレベルとなり、第１アナログ信号ＶＣ１が反転第１ランプ信号ＶＲ１Ｂよりも低いときにローレベルとなる。

ＯＲゲート１７０は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２との論理和信号ＳＸ（＝スイッチ出力段１０の制御信号に相当）を生成してドライバ９０に出力する。論理和信号ＳＸは、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の少なくとも一方がハイレベルであるときにハイレベルとなり、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の双方がローレベルであるときにローレベルとなる。

図２４は、第７実施形態におけるオシレータ７０の一構成例を示す回路図である。本構成例のオシレータ７０は、電流源７１ｃと、スイッチ７２ｃ及び７２ｄと、キャパシタ７３ｂ及び７３ｃと、コンパレータ７４ｂと、遅延部７７と、を含む。

電流源７１ｃの第１端は、電源電圧ＶＤＤの印加端に接続されている。電流源７１ｃの第２端、スイッチ７３ｂの第１端、キャパシタ７３ｂの第１端、及び、コンパレータ７４ｂの非反転入力端（＋）は、いずれも第１ランプ信号ＶＲ１の出力端に接続されている。スイッチ７２ｃの第２端とキャパシタ７３ｂの第２端は、第１電圧ＶＲ１Ｌ（＝第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂそれぞれのボトム値ＶＲ１Ｌに相当）の印加端（例えば接地端）に接続されている。コンパレータ７４ｂの反転入力端（－）は、第２電圧ＶＲ１Ｈ（＝第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのピーク値ＶＲ１Ｈに相当）の印加端に接続されている。コンパレータ７４ｂの出力端は、遅延部７７の入力端に接続されている。

スイッチ７２ｄの第１端とキャパシタ７３ｃの第１端は、いずれも第２電圧ＶＲ１Ｈの印加端に接続されている。スイッチ７２ｄの第２端、キャパシタ７３ｃの第２端、及び、電流源７１ｄの第１端は、いずれも反転第１ランプ信号ＶＲ１Ｂの出力端に接続されている。電流源７１ｄの第２端は、第１電圧ＶＲ１Ｌの印加端に接続されている。スイッチ７２ｃ及び７２ｄそれぞれの制御端は、いずれも遅延部７７の出力端（＝第２クロック信号ＣＬＫ２の出力端）に接続されている。

上記構成から成るオシレータ７０において、電流源７１ｃは、キャパシタ７３ｂを充電するための充電電流Ｉ７１ｃを生成し、電流源７１ｄは、キャパシタ７３ｃを充電するための充電電流Ｉ７１ｄを生成する。なお、充電電流Ｉ７１ｃ及びＩ７１ｄは、互いに等しい電流値に設定されている。

また、スイッチ７２ｃ及び７２ｄは、いずれも、第２クロック信号ＣＬＫ２に応じてキャパシタ７３ｂ及び７３ｃを放電するようにオン／オフされる。より具体的に述べると、第２クロック信号ＣＬＫ２がローレベルであるときには、スイッチ７２ｃ及び７２ｄがいずれもオフすることにより、キャパシタ７３ｂ及び７３ｃをそれぞれ充電電流Ｉ７１ｃ及びＩ７１ｄによって充電する状態となる。従って、第１ランプ信号ＶＲ１は、ボトム値ＶＲ１Ｌからピーク値ＶＲ１Ｈに向けて、所定の上りスルーレートで単調に上昇していき、反転第１ランプ信号ＶＲ１Ｂは、ピーク値ＶＲ１Ｈからボトム値ＶＲ１Ｌに向けて、上りスルーレートと等しい下りスルーレート（極性は逆）で単調に低下していく（図２５の時刻ｔ１１～ｔ１２を参照）。

一方、第２クロック信号ＣＬＫ２がハイレベルであるときには、スイッチ７２ｃ及び７２ｄがいずれもオンすることにより、キャパシタ７３ｂ及び７３ｃそれぞれを遅滞なく放電する状態（＝それぞれの両端間をショートした状態）となる。その結果、第１ランプ信号ＶＲ１がボトム値ＶＲ１Ｌにリセットされ、反転第１ランプ信号ＶＲ１Ｂがピーク値ＶＲ１Ｈにリセットされる（図２５の時刻ｔ１２～ｔ１３を参照）。

コンパレータ７４ｂは、第１ランプ信号ＶＲ１と第２電圧ＶＲ１Ｈ（＝ピーク値ＶＲ１Ｈに相当）とを比較して比較信号Ｓ７４ｂを生成する。なお、比較信号Ｓ７４ｂは、第１ランプ信号ＶＲ１がピーク値ＶＲ１Ｈよりも低いときにローレベルとなり、第１ランプ信号ＶＲ１がピーク値ＶＲ１Ｈよりも高いときにハイレベルとなる。

遅延部７７は、比較信号Ｓ７４ｂに遅延処理を施して第２クロック信号ＣＬＫ２を生成する。より具体的に述べると、遅延部７７は、比較信号Ｓ７４ｂがハイレベルに立ち上がったときには、遅滞なく第２クロック信号ＣＬＫ２をハイレベルに立ち上げる一方（図２５の時刻ｔ１２を参照）、比較信号Ｓ７４ｂがローレベルに立ち下がったときには、所定の遅延時間が経過してから第２クロック信号ＣＬＫ２をローレベルに立ち下げる（図２５の時刻ｔ１２～ｔ１３を参照）。このような構成とすることにより、キャパシタ７３ｂ及び７３ｃを確実に放電することが可能となる。

このように、コンパレータ７４ｂ及び遅延部７７は、第１ランプ信号ＶＲ１と第２電圧ＶＲ３Ｈ（＝ピーク値ＶＲ１Ｈに相当）とを比較して第２クロック信号ＣＬＫ２を生成するクロック信号生成部として機能する。

タイミング制御部１２０は、上記した第２クロック信号ＣＬＫ２の入力を受け付けており、その論理レベルが切り替わるタイミング（＝第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのリセットタイミング）でコイル電流ＩＬのサンプリングが行われるように、タイミング制御信号ＳＴを生成する。以下では、タイミング制御部１２０の具体的な動作例について詳述する。

図２６は、第７実施形態におけるタイミング制御部１２０の一動作例を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）並びに第１ランプ信号ＶＲ１（実線）及び反転第１ランプ信号ＶＲ１Ｂ（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

先出の図２５でも示したように、第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂは、ピーク値ＶＲ１Ｈとボトム値ＶＲ１Ｌとの間において、互いに逆極性を持ちながら共通のスイッチング周期Ｔで上昇または低下とリセットを繰り返す。一方、第１アナログ信号ＶＣ１は、ＶＲ１Ｌ＜ＶＣ１＜（ＶＲ１Ｈ＋ＶＲ１Ｌ）／２の電圧範囲で変動する。

なお、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂの少なくとも一方よりも高いときには、スイッチ出力段１０がオン期間ｔｏｎとなり、コイル電流ＩＬが増大する。一方、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂの双方よりも低いときには、スイッチ出力段１０がオフ期間ｔｏｆｆとなり、コイル電流ＩＬが減少する。

ここで、タイミング制御部１２０は、第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのリセットタイミング（＝第２クロック信号ＣＬＫ２がハイレベルに立ち上がるタイミングに相当）で、タイミング制御信号ＳＴにワンショットパルスを生成する。

なお、本図で示したように、第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのリセットタイミングは、オン期間ｔｏｎの中心タイミング（＝コイル電流ＩＬが増大し始めてからｔｏｎ／２が経過したタイミング）と一致する。

＜第８実施形態＞
図２７は、ＤＣ／ＤＣコンバータの第８実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第７実施形態（図２３）をベースとしつつ、ＯＲゲート１７０に代えてＡＮＤゲート１８０を用いた点に特徴を有する。そこで、第７実施形態と同様の構成要素については、図２３と同一の符号を付すことで重複した説明を割愛し、以下では、第８実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１において、ＡＮＤゲート１８０は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２との論理積信号ＳＹ（＝スイッチ出力段１０の制御信号に相当）を生成してドライバ９０に出力する。論理積信号ＳＹは、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の双方がハイレベルであるときにハイレベルとなり、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の少なくとも一方がローレベルであるときにローレベルとなる。

図２８は、第８実施形態におけるタイミング制御部１２０の一動作例を示す波形図であり、先の図２６と同じく、上から順に、第１アナログ信号ＶＣ１（一点鎖線）並びに第１ランプ信号ＶＲ１（実線）及び反転第１ランプ信号ＶＲ１Ｂ（破線）と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の動作例においても、第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂは、ピーク値ＶＲ１Ｈとボトム値ＶＲ１Ｌとの間において、互いに逆極性を持ちながら共通のスイッチング周期Ｔで上昇または低下とリセットを繰り返す。一方、第１アナログ信号ＶＣ１は、（ＶＲ１Ｈ＋ＶＲ１Ｌ）／２＜ＶＣ１＜ＶＲ１Ｈの電圧範囲で変動する。

なお、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂの双方よりも高いときには、スイッチ出力段１０がオン期間ｔｏｎとなり、コイル電流ＩＬが増大する。一方、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂの少なくとも一方よりも低いときには、スイッチ出力段１０がオフ期間ｔｏｆｆとなり、コイル電流ＩＬが減少する。

なお、本図で示したように、第１ランプ信号ＶＲ１及び反転第１ランプ信号ＶＲ１Ｂのリセットタイミングは、オフ期間ｔｏｆｆの中心タイミング（＝コイル電流ＩＬが減少し始めてからｔｏｆｆ／２が経過したタイミング）と一致する。

＜第９実施形態＞
図２９は、ＤＣ／ＤＣコンバータの第９実施形態を示す図である。本実施形態のＤＣ／ＤＣコンバータ１は、第７実施形態（図２３）及び第８実施形態（図２７）をベースとしつつ、スイッチ出力段１０を昇降圧型に変更し、ＰＷＭコンパレータ８０及び１６０それぞれの入力極性を逆転させた上で、ＯＲゲート１７０及びＡＮＤゲート１８０に代えて論理演算部１９０を用いた点に特徴を有する。そこで、第７実施形態及び第８実施形態と同様の構成要素については、図２３及び図２７と同一の符号を付すことで重複した説明を割愛し、以下では、第９実施形態の特徴部分について重点的な説明を行う。

本実施形態のＤＣ／ＤＣコンバータ１において、スイッチ出力段１０は、降圧用の出力トランジスタ１１と同期整流トランジスタ１２に加えて、昇圧用の出力トランジスタ１５（本図ではＮＭＯＳＦＥＴ）と同期整流トランジスタ１６（本図ではＰＭＯＳＦＥＴ）を含み、入力電圧Ｖｉｎを降圧ないしは昇圧して所望の出力電圧Ｖｏｕｔを生成する。

出力トランジスタ１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１のドレインと同期整流トランジスタ１２のドレインは、コイル１３の第１端に接続されている。同期整流トランジスタ１２のソースは、接地端に接続されている。出力トランジスタ１５のドレインと同期整流トランジスタ１６のドレインは、コイル１３の第２端に接続されている。出力トランジスタ１５のソースは、接地端に接続されている。同期整流トランジスタ１６のソースは、出力電圧Ｖｏの出力端とキャパシタ１４の第１端に接続されている。キャパシタ１４の第２端は、接地端に接続されている。

出力トランジスタ１１は、降圧駆動信号Ｄ１がローレベルであるときにオンして、降圧駆動信号Ｄ１がハイレベルであるときにオフする。同期整流トランジスタ１２は、降圧駆動信号Ｄ２がハイレベルであるときにオンして、降圧駆動信号Ｄ２がローレベルであるときにオフする。出力トランジスタ１５は、昇圧駆動信号Ｕ１がハイレベルであるときにオンして、昇圧駆動信号Ｕ１がローレベルであるときにオフする。同期整流トランジスタ１６は、昇圧駆動信号Ｕ２がローレベルであるときにオンして、昇圧駆動信号Ｕ２がハイレベルであるときにオフする。

また、本実施形態のＤＣ／ＤＣコンバータ１において、論理演算部１９０は、ＮＡＮＤゲート１９１とＯＲゲート１９２を含み、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の入力を受けて、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０を生成する。

ＮＡＮＤゲート１９１は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の否定論理積演算により降圧制御信号Ｄ０を生成する。従って、降圧制御信号Ｄ０は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の双方がハイレベルであるときにローレベルとなり、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の少なくとも一方がローレベルであるときにハイレベルとなる。

ＯＲゲート１９２は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の論理和演算により昇圧制御信号Ｕ０を生成する。従って、昇圧制御信号Ｕ０は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の双方がローレベルであるときにローレベルとなり、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の少なくとも一方がハイレベルであるときにハイレベルとなる。

すなわち、論理演算部１９０は、第１比較信号ＣＭＰ１と第２比較信号ＣＭＰ２の入力を受け付けて、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂのいずれよりも低い状態（ＣＭＰ１＝ＣＭＰ２＝Ｈ）と、その逆に、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂのいずれよりも高い状態（ＣＭＰ１＝ＣＭＰ２＝Ｌ）とをそれぞれ抽出し、一方の抽出結果に基づいて降圧制御信号Ｄ０を生成し、他方の抽出結果に基づいて昇圧制御信号Ｕ０を生成する。

また、本実施形態のＤＣ／ＤＣコンバータ１において、ドライバ９０は、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０の入力を受けて、降圧駆動信号Ｄ１及びＤ２、並びに、昇圧駆動信号Ｕ１及びＵ２を生成し、これらを用いてスイッチ出力段１０を駆動する。

図３０は、降圧駆動信号Ｄ１及びＤ２の生成動作を示すタイミングチャートであり、降圧制御信号Ｄ０、並びに、降圧駆動信号Ｄ１及びＤ２が描写されている。

降圧駆動信号Ｄ１は、降圧制御信号Ｄ０の立上りエッジから遅延時間ｄだけ遅れてローレベルとなり、降圧制御信号Ｄ０の立下りエッジと同時にハイレベルとなる。これに対して、降圧駆動信号Ｄ２は、降圧制御信号Ｄ０の立上りエッジと同時にローレベルとなり、降圧制御信号Ｄ０の立下りエッジから遅延時間ｄだけ遅れてハイレベルとなる。

このように、降圧駆動信号Ｄ１及びＤ２は、基本的に、降圧制御信号Ｄ０の論理反転信号となる。従って、出力トランジスタ１１と同期整流トランジスタ１２は、それぞれが相補的にオン／オフされる。ただし、降圧駆動信号Ｄ１及びＤ２には、遅延時間ｄに亘って出力トランジスタ１１と同期整流トランジスタ１２の双方をオフする期間（いわゆるデッドタイム）が設けられている。従って、出力トランジスタ素子１１と同期整流トランジスタ１２の同時オンに起因する貫通電流の発生を防止することが可能となる。

図３１は、昇圧駆動信号Ｕ１及びＵ２の生成動作を示すタイミングチャートであり、昇圧制御信号Ｕ０、並びに、昇圧駆動信号Ｕ１及びＵ２が描写されている。

昇圧駆動信号Ｕ１は、昇圧制御信号Ｕ０の立上りエッジと同時にローレベルとなり、昇圧制御信号Ｕ０の立下りエッジから遅延時間ｄだけ遅れてハイレベルとなる。これに対して、昇圧駆動信号Ｕ２は、昇圧制御信号Ｕ０の立上りエッジから遅延時間ｄだけ遅れてローレベルとなり、昇圧制御信号Ｕ０の立下りエッジと同時にハイレベルとなる。

このように、昇圧駆動信号Ｕ１及びＵ２は、基本的に、昇圧制御信号Ｕ０の論理反転信号となる。従って、出力トランジスタ１５と同期整流トランジスタ１６は、それぞれが相補的にオン／オフされる。ただし、昇圧駆動信号Ｕ１及びＵ２には、遅延時間ｄに亘って出力トランジスタ１５と同期整流トランジスタ１６の双方をオフする期間（いわゆるデッドタイム）が設けられている。従って、出力トランジスタ１５と同期整流トランジスタ１６の同時オンに起因する貫通電流の発生を防止することが可能となる。

図３２は、第９実施形態におけるタイミング制御部１２０の第１動作例（降圧時）を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）並びに第１ランプ信号ＶＲ１（実線）及び反転第１ランプ信号ＶＲ１Ｂ（破線）と、第１比較信号ＣＭＰ１及び第２比較信号ＣＭＰ２と、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

先出の図２５でも示したように、第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂは、ピーク値ＶＲ１Ｈとボトム値ＶＲ１Ｌとの間において、互いに逆極性を持ちながら共通のスイッチング周期Ｔで上昇または低下とリセットを繰り返す。

ここで、ＶＲ１Ｌ＜ＶＣ１＜（ＶＲ１Ｈ＋ＶＲ１Ｌ）／２である場合には、昇圧制御信号Ｕ０が常にハイレベルとなるので、出力トランジスタ１５が常にオフし、同期整流トランジスタ１６が常にオンする。一方、降圧制御信号Ｄ０は、第１アナログ信号ＶＣ１に応じたオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間ｔｏｎの割合）でパルス駆動される状態となるので、出力トランジスタ１１と同期整流トランジスタ１２が相補的にオン／オフされる。

出力トランジスタ１１がオンして同期整流トランジスタ１２がオフしているときには、コイル１３にエネルギが蓄積される。一方、出力トランジスタ１１がオフして同期整流トランジスタ１２がオンしているときには、コイル１３に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Ｖｉを降圧した出力電圧Ｖｏが生成される。

すなわち、本図の降圧動作時には、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが小さくなる。

従って、電流検出部５０は、タイミング制御信号ＳＴのワンショットパルスをトリガとしてコイル電流ＩＬのサンプリングを行うことにより、オン期間ｔｏｎにおけるコイル電流ＩＬのセンター値Ｉｃに応じた電流センス信号ＩＳＮＳを生成することができる。このように、降圧動作時のサンプリングタイミングは、先出の図２６と同様になる。

図３３は、第９実施形態におけるタイミング制御部１２０の第２動作例（昇圧時）を示す波形図であり、上から順に、第１アナログ信号ＶＣ１（一点鎖線）並びに第１ランプ信号ＶＲ１（実線）及び反転第１ランプ信号ＶＲ１Ｂ（破線）と、第１比較信号ＣＭＰ１及び第２比較信号ＣＭＰ２と、降圧制御信号Ｄ０及び昇圧制御信号Ｕ０と、コイル電流ＩＬと、タイミング制御信号ＳＴが描写されている。

本図の動作例においても、第１ランプ信号ＶＲ１と反転第１ランプ信号ＶＲ１Ｂは、ピーク値ＶＲ１Ｈとボトム値ＶＲ１Ｌとの間において、互いに逆極性を持ちながら共通のスイッチング周期Ｔで上昇または低下とリセットを繰り返す。

ここで、（ＶＲ１Ｈ＋ＶＲ１Ｌ）／２＜ＶＣ１＜ＶＲ１Ｈである場合には、降圧制御信号Ｄ０が常にハイレベルとなるので、出力トランジスタ１１が常にオンし、同期整流トランジスタ１２が常にオフする。一方、昇圧制御信号Ｕ０は、第１アナログ信号ＶＣ１に応じたオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間ｔｏｎの割合）でパルス駆動される状態となるので、出力トランジスタ１５と同期整流トランジスタ１６が相補的にオン／オフされる。

出力トランジスタ１５がオンして同期整流トランジスタ１６がオフしているときには、コイル１３にエネルギが蓄積される。一方、出力トランジスタ１５がオフして同期整流トランジスタ１６がオンしているときには、コイル１３に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Ｖｉを昇圧した出力電圧Ｖｏが生成される。

すなわち、本図の昇圧動作時には、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが小さくなる。

従って、電流検出部５０は、タイミング制御信号ＳＴのワンショットパルスをトリガとしてコイル電流ＩＬのサンプリングを行うことにより、オフ期間ｔｏｆｆにおけるコイル電流ＩＬのセンター値Ｉｃに応じた電流センス信号ＩＳＮＳを生成することができる。このように、昇圧動作時のサンプリングタイミングは、先出の図２８と同様になる。

＜第１０実施形態＞
本実施形態のＤＣ／ＤＣコンバータ１は、基本的に第１実施形態（図１）と同様の構成であり、タイミング制御部１２０の回路構成に特徴を有する。そこで、ＤＣ／ＤＣコンバータ１の全体構成については説明を割愛し、以下では、第１０実施形態の特徴部分について重点的な説明を行う。

まず、タイミング制御部１２０の構成及び動作を説明するに先立ち、オシレータ７０の構成及び動作について、図３４を参照しながら補足的に説明する。

図３４は、第１０実施形態におけるオシレータ７０の一構成例を示す回路図である。本構成例のオシレータ７０では、第７実施形態（図２４）をベースとしつつ、反転第１ランプ信号ＶＲ１Ｂの生成に関連する構成要素（電流源７１ｄ、スイッチ７２ｄ、及び、キャパシタ７３ｃ）が割愛されている。

また、本構成例のオシレータ７０では、説明の理解を容易とすべく、基準電圧Ｖｒｅｆをピーク値として接地電圧ＧＮＤをボトム値とする第１ランプ信号ＶＲ１が生成されるものとする。より具体的に述べると、コンパレータ７４ｂの反転入力端（－）には、基準電圧Ｖｒｅｆが入力されており、キャパシタ７３ｂの第２端には、接地電圧ＧＮＤが印加されている。

さらに、本構成例のオシレータ７０では、電流源７１ｃを形成する回路要素として、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、オペアンプＡＭＰ１と、抵抗Ｒ１が具体的に描写されている。

トランジスタＰ１及びＰ２それぞれのソースは、いずれも電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ１及びＰ２それぞれのゲートは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＰ１のドレインは、トランジスタＮ１のドレインに接続されている。トランジスタＰ２のドレインは、充電電流Ｉ７１ｃの出力端として、キャパシタ７３ｂの第１端に接続されている。

オペアンプＡＭＰ１の非反転入力端（＋）は、定電圧Ｖ１の印加端に接続されている。オペアンプＡＭＰ１の反転入力端（－）は、トランジスタＮ１のソースと抵抗Ｒ１の第１端に接続されている。オペアンプＡＭＰ１の出力端は、トランジスタＮ１のゲートに接続されている。抵抗Ｒ１の第２端は、接地端に接続されている。

上記構成から成る電流源７１ｃにおいて、オペアンプＡＭＰ１は、非反転入力端（＋）と反転入力端（－）がイマジナリショートするように、トランジスタＮ１のゲート制御を行う。従って、抵抗Ｒ１の第１端には、定電圧Ｖ１が印加される状態となるので、トランジスタＮ１には、所定のドレイン電流（Ｖ１／Ｒ１）が流れる。

トランジスタＰ１及びＰ２は、カレンミラーを形成しており、上記のドレイン電流（Ｖ１／Ｒ１）をミラー比αでミラーすることにより、キャパシタ７３ｂの充電電流Ｉ７１ｃ（＝α×（Ｖ１／Ｒ１））を生成する。

なお、充電電流Ｉ７１ｃの電流値をＩ０とし、キャパシタ７３ｂの容量値をＣ０としたとき、所望のスイッチング周期Ｔで第１ランプ信号ＶＲ１と第２クロック信号ＣＬＫ２を生成するためには、Ｉ０＝Ｖｒｅｆ×Ｃ０×（１／Ｔ）が満たされるように、上記のミラー比α、定電圧Ｖ１の電圧値、及び、抵抗Ｒ１の抵抗値を適宜設定してやればよい。

図３５は、第１０実施形態におけるタイミング制御部１２０の一構成例を示す回路図である。本構成例のタイミング制御部１２０は、第１内部信号生成部１２１と、第２内部信号生成部１２２と、コンパレータ１２３と、を含む。

第１内部信号生成部１２１は、オン信号ＯＮに同期してキャパシタＣ１の充放電を行うことにより、第１内部信号Ｖ１１を生成する回路部であって、キャパシタＣ１と、電流源ＣＳ１～ＣＳ３と、スイッチＳＷ１及びＳＷ２と、ｐｎｐ型バイポーラトランジスタＱｐと、ｎｐｎ型バイポーラトランジスタＱｎと、抵抗Ｒ１１及びＲ１２と、を含む。

電流源ＣＳ１～ＣＳ３それぞれの第１端は、いずれも電源端に接続されている。電流源ＣＳ１の第２端は、トランジスタＱｐのベースとスイッチＳＷ１の第１端に接続されている。スイッチＳＷ１の第２端は、キャパシタＣ１の第１端とスイッチＳＷ２の第１端に接続されている。電流源ＣＳ２の第２端は、トランジスタＱｎのベースとトランジスタＱｐのエミッタに接続されている。電流源ＣＳ３の第２端は、コンパレータ１２３の非反転入力端（＋）と、トランジスタＱｎのコレクタと、抵抗Ｒ１２の第１端に接続されている。トランジスタＱｎのエミッタは、抵抗Ｒ１１の第１端に接続されている。キャパシタＣ１の第２端、スイッチＳＷ２の第２端、トランジスタＱｐのコレクタ、並びに、抵抗Ｒ１１及びＲ１２それぞれの第２端は、いずれも接地端に接続されている。スイッチＳＷ１の制御端は、オン信号ＯＮの印加端に接続されている。スイッチＳＷ２の制御端は、リセット信号ＲＳＴの印加端に接続されている。

スイッチＳＷ１は、スイッチ出力段１０がオン期間ｔｏｎ（例えばＯＮ＝Ｈ）であるときにオンし、スイッチ出力段１０がオフ期間ｔｏｆｆ（例えばＯＮ＝Ｌ）であるときにオフする。なお、オン信号ＯＮは、スイッチ出力段１０のオン／オフ制御に同期した論理信号であり、例えば、第１比較信号ＣＭＰ１を流用することができる。

スイッチＳＷ２は、例えば、リセット信号ＲＳＴがハイレベルであるときにオンし、リセット信号ＲＳＴがローレベルであるときにオフする。リセット信号ＲＳＴは、オン期間ｔｏｎに先立ってキャパシタＣ１を放電するための信号であり、例えば、先出の第２クロック信号ＣＬＫ２（図３４を参照）を流用することができる。

第２内部信号生成部１２２は、オフ信号ＯＦＦに同期してキャパシタＣ２の充放電を行うことにより、第２内部信号Ｖ１２を生成する回路部であって、キャパシタＣ２と、電流源ＣＳ４と、スイッチＳＷ３と、を含む。

電流源ＣＳ４の第１端は、電源端に接続されている。電流源ＣＳ４の第２端は、コンパレータ１２３の反転入力端（－）と、キャパシタＣ２の第１端と、スイッチＳＷ３の第１端に接続されている。キャパシタＣ２の第２端とスイッチＳＷ３の第２端は、接地端に接続されている。スイッチＳＷ３の制御端は、オフ信号ＯＦＦの印加端に接続されている。

スイッチＳＷ３は、スイッチ出力段１０がオン期間ｔｏｎ（例えばＯＦＦ＝Ｈ）であるときにオンし、スイッチ出力段１０がオフ期間ｔｏｆｆ（例えばＯＦＦ＝Ｌ）であるときにオフする。なお、オフ信号ＯＦＦは、スイッチ出力段１０のオン／オフ制御に同期した論理信号であり、例えば、第１比較信号ＣＭＰ１を流用することができる。

コンパレータ１２３は、非反転入力端（＋）に入力される第１内部信号Ｖ１１と、反転入力端（－）に入力される第２内部信号Ｖ１２とを比較してタイミング制御信号ＳＴを生成する。タイミング制御信号ＳＴは、第１内部信号Ｖ１１が第２内部信号Ｖ１２よりも高いときにハイレベルとなり、逆に、第１内部信号Ｖ１１が第２内部信号Ｖ１２よりも低いときにローレベルとなる。

このように、本実施形態におけるタイミング制御部１２０は、先の第４～第９実施形態（図８～図３３）と異なり、スイッチ出力段１０のオン／オフ制御に同期して自ら生成した第１内部信号Ｖ１１と第２内部信号Ｖ１２を用いて、スイッチ出力段１０のオフ期間ｔｏｆｆの中心タイミングでコイル電流ＩＬのサンプリングが行われるようにタイミング制御信号ＳＴを生成する。以下では、タイミング制御部１２０の具体的な動作例について、本図と共に図３６を参照しながら詳述する。

図３６は、第１０実施形態におけるタイミング制御部１２０の一動作例を示す波形図であり、上側から順番に、第１ランプ信号ＶＲ１（実線）及び第１アナログ信号ＶＣ１（一点鎖線）と、第１比較信号ＣＭＰ１（＝オン信号ＯＮ及びオフ信号ＯＦＦ）と、コイル電流ＩＬと、リセット信号ＲＳＴと、キャパシタＣ１の充電電圧Ｖ１０と、第１内部信号Ｖ１１（実線）及び第２内部信号Ｖ１２（破線）と、タイミング制御信号ＳＴと、が描写されている。

まず、本図の上側３段（ＶＲ１／ＶＣ１、ＣＭＰ１、及び、ＩＬ）を参照しながら、ＤＣ／ＤＣコンバータ１の全体動作について再確認しておく。

第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも高いときには、スイッチ出力段１０がオン期間ｔｏｎ（＝時刻ｔ２１～ｔ２２）となって、コイル電流ＩＬが増大する。一方、第１アナログ信号ＶＣ１が第１ランプ信号ＶＲ１よりも低いときには、スイッチ出力段１０がオフ期間ｔｏｆｆ（＝時刻ｔ２２～ｔ２４）となって、コイル電流ＩＬが減少する。すなわち、第１アナログ信号ＶＣ１が高いほど、スイッチ出力段１０のオンデューティＤｏｎ（＝ｔｏｎ／Ｔ）が大きくなり、逆に、第１アナログ信号ＶＣ１が低いほど、スイッチ出力段１０のオンデューティＤｏｎが小さくなる。

このように、ＤＣ／ＤＣコンバータ１の全体動作については、第１実施形態（図１）のそれと何ら変わるところがない。

次に、本図の下側４段（ＲＳＴ、Ｖ１０、Ｖ１１／Ｖ１２、及び、ＳＴ）を参照しながら、タイミング制御部１２０の動作について詳述する。

まず、第１内部信号生成部１２１に着目すると、時刻ｔ２１では、スイッチ出力段１０のオン期間ｔｏｎに先立ち、リセット信号ＲＳＴにワンショットパルスが生成される。その結果、スイッチＳＷ２がオンしてキャパシタＣ１が放電されるので、充電電圧Ｖ１０がゼロ値（＝ＧＮＤ）にリセットされる。

その後、スイッチ出力段１０のオン期間ｔｏｎ（＝時刻ｔ２１～ｔ２２）には、スイッチＳＷ１がオンして電流源ＣＳ１とキャパシタＣ１との間が導通される。その結果、キャパシタＣ１は、電流源ＣＳ１から供給される充電電流Ｉ１を用いて充電されるので、充電電圧Ｖ１０が所定の傾き（＝Ｉ１／Ｃ１）を持って時間ｔの経過とともに上昇していく。従って、Ｉ１＝Ｖｒｅｆ×Ｃ１×（１／Ｔ）に設定しておけば、時刻ｔ２１から時間ｔ経過後の充電電圧Ｖ１０［ｔ］は、Ｖ１０［ｔ］＝Ｖｒｅｆ×（ｔ／Ｔ）と表すことができる。すなわち、時刻ｔ２１（ｔ＝０）には、Ｖ１０＝ＧＮＤとなり、時刻ｔ２２（ｔ＝ｔｏｎ）には、Ｖ１０＝Ｖｒｅｆ×（ｔｏｎ／Ｔ）となる。

なお、充電電圧Ｖ１０は、電流源ＣＳ２から駆動電流Ｉ２の供給を受けるトランジスタＱｐ及びＱｎを介して、抵抗Ｒ１１の第１端に印加される。従って、抵抗Ｒ１１には、充電電圧Ｖ１０に応じた下側電流Ｉ１１（＝Ｖ１０／Ｒ１１）が流れる。このように、電流源ＣＳ２、トランジスタＱｐ及びＱｎ、並びに、抵抗Ｒ１１は、キャパシタＣ１の充電電圧Ｖ１０を下側電流Ｉ１１に変換する電圧／電流変換部として機能する。

また、抵抗Ｒ１２には、電流源ＣＳ３で生成される上側電流Ｉ３から先述の下側電流Ｉ１１を差し引いた差分電流Ｉ１２（＝Ｉ３－Ｉ１１）が流れる。従って、抵抗Ｒ１２の第１端から引き出される第１内部信号Ｖ１１は、Ｖ１１＝Ｉ１２×Ｒ１２と表すことができる。このように、抵抗Ｒ１２は、上側電流Ｉ３と下側電流Ｉ１１との差分電流Ｉ１２を第１内部信号Ｖ１１に変換する電流／電圧変換部として機能する。

ここで、Ｉ３＝Ｖｒｅｆ／Ｒ１１、かつ、Ｒ１１＝２×Ｒ１２に設定しておけば、時刻ｔ２１から時間ｔ経過後の第１内部信号Ｖ１１［ｔ］は、Ｖ１１［ｔ］＝（１／２）×Ｖｒｅｆ×｛１－（ｔ／Ｔ）｝と表すことができる。つまり、時刻ｔ２１（ｔ＝０）には、Ｖ１１＝（１／２）×Ｖｒｅｆとなり、時刻ｔ２２（ｔ＝ｔｏｎ）には、Ｖ１１＝（１／２）×Ｖｒｅｆ×（ｔｏｆｆ／Ｔ）となる。

一方、スイッチ出力段１０のオフ期間ｔｏｆｆ（＝時刻ｔ２２～ｔ２４）には、スイッチＳＷ１がオフされる。従って、充電電圧Ｖ１０の上昇が停止し、第１内部信号Ｖ１１がオフ直前の電圧値（＝（１／２）×Ｖｒｅｆ×（ｔｏｆｆ／Ｔ））に維持される。

このように、第１内部信号Ｖ１１は、スイッチ出力段１０のオン期間ｔｏｎにおいて、基準電圧Ｖｒｅｆの半値（＝（１／２）×Ｖｒｅｆ）から、これにスイッチ出力段１０のオフデューティ（＝ｔｏｆｆ／Ｔ、すなわち、スイッチング周期Ｔに占めるオフ期間ｔｏｆｆの割合）を掛け合わせた値（＝（１／２）×Ｖｒｅｆ×（ｔｏｆｆ／Ｔ））まで変化し、その後、スイッチ出力段１０のオフ期間ｔｏｆｆにおいて、当該値に保持される。

次に、第２内部信号生成部１２２に着目すると、スイッチ出力段１０のオン期間ｔｏｎ（＝時刻ｔ２１～ｔ２２）には、スイッチＳＷ３がオンしてキャパシタＣ２の両端間がショートされるので、第２内部信号Ｖ１２がゼロ値（＝ＧＮＤ）に維持される。従って、スイッチ出力段１０のオン期間ｔｏｎには、第１内部信号Ｖ１１が第２内部信号Ｖ１２を常に上回った状態となるので、タイミング制御信号ＳＴがローレベルに維持される。

一方、スイッチ出力段１０のオフ期間ｔｏｆｆ（＝時刻ｔ２２～ｔ２４）には、スイッチＳＷ３がオフされる。その結果、キャパシタＣ２は、電流源ＣＳ４から供給される充電電流Ｉ４を用いて充電されるので、第２内部信号Ｖ１２が所定の傾き（＝Ｉ４／Ｃ２）を持って時間ｔの経過とともに上昇していく。従って、Ｉ４＝Ｖｒｅｆ×Ｃ２×（１／Ｔ）に設定しておけば、時刻ｔ２２から時間ｔ経過後の第２内部信号Ｖ１２［ｔ］は、Ｖ１２［ｔ］＝Ｖｒｅｆ×（ｔ／Ｔ）と表すことができる。すなわち、時刻ｔ２２（ｔ＝０）には、Ｖ１２＝ＧＮＤとなり、時刻ｔ２４（ｔ＝ｔｏｆｆ）には、Ｖ１２＝Ｖｒｅｆ×（ｔｏｆｆ／Ｔ）となる。

このように、第２内部信号Ｖ１２は、スイッチ出力段１０のオン期間ｔｏｎにおいて、ゼロ値（＝ＧＮＤ）に保持され、その後、スイッチ出力段１０のオフ期間ｔｏｆｆにおいて、当該ゼロ値から基準電圧Ｖｒｅｆにオフデューティ（＝ｔｏｆｆ／Ｔ）を掛け合わせた値（＝Ｖｒｅｆ×（ｔｏｆｆ／Ｔ））まで変化する。

ここで、第１内部信号Ｖ１１と第２内部信号Ｖ１２が交差するタイミング（＝時刻ｔ２３）は、オフ期間ｔｏｆｆの中心タイミング（＝コイル電流ＩＬが減少し始めてからｔｏｆｆ／２が経過したタイミング）と一致する。すなわち、タイミング制御信号ＳＴは、時刻ｔ２３において、ローレベルからハイレベルに立ち上がる。

従って、電流検出部５０は、タイミング制御信号ＳＴの立上りエッジをトリガとしてコイル電流ＩＬのサンプリングを行うことにより、オフ期間ｔｏｆｆにおけるコイル電流ＩＬのセンター値Ｉｃに応じた電流センス信号ＩＳＮＳを生成することができる。

＜総括＞
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。

本明細書中に開示されているＤＣ／ＤＣコンバータは、タイミング制御信号に応じたタイミングでスイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記スイッチ出力段のオン／オフ制御に同期して自ら生成した第１内部信号と第２内部信号を用いて前記スイッチ出力段のオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより入力電圧から所望の出力電圧を生成する構成（第１の構成）とされている。

なお、上記第１の構成から成るＤＣ／ＤＣコンバータにおいて、前記タイミング制御部は、前記オン期間に同期して前記第１内部信号を生成する第１内部信号生成部と、前記オフ期間に同期して前記第２内部信号を生成する第２内部信号生成部と、前記第１内部信号と前記第２内部信号とを比較して前記タイミング制御信号を生成するコンパレータと、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成るＤＣ／ＤＣコンバータにおいて、前記第１内部信号は、前記オン期間において、基準電圧の半値からこれに前記スイッチ出力段のオフデューティを掛け合わせた値まで変化し、その後、前記オフ期間において、当該値に保持され、前記第２内部信号は、前記オン期間において、ゼロ値に保持され、その後、前記オフ期間において、前記ゼロ値から前記基準電圧に前記オフデューティを掛け合わせた値まで変化する構成（第３の構成）にするとよい。

また、上記第３の構成から成るＤＣ／ＤＣコンバータにおいて、前記第１内部信号生成部は、第１キャパシタと、前記第１キャパシタの充電電流を生成する第１電流源と、前記オン期間において前記第１キャパシタを充電する第１スイッチと、前記オン期間に先立って前記第１キャパシタを放電する第２スイッチと、所定の上側電流を生成する第２電流源と、前記第１キャパシタの充電電圧を下側電流に変換する電圧／電流変換部と、前記上側電流と前記下側電流との差分電流を前記第１内部信号に変換する電流／電圧変換部と、を含む構成（第４の構成）にするとよい。

また、上記第３又は第４の構成から成るＤＣ／ＤＣコンバータにおいて、前記第２内部信号生成部は、第２キャパシタと、前記第２キャパシタの充電電流を生成する電流源と、前記オフ期間において前記第２キャパシタを充電するスイッチと、を含む構成（第５の構成）にするとよい。

また、上記第１～第５いずれかの構成から成るＤＣ／ＤＣコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、所定のスイッチング周期でランプ信号を生成するオシレータと、前記誤差信号と前記電流センス信号との差分に応じたアナログ信号を生成する差動アンプと、前記アナログ信号と前記ランプ信号とを比較して比較信号を生成するコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有する構成（第６の構成）にするとよい。

また、上記第６の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成（第７の構成）にするとよい。

また、上記第６または第７の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成（第８の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、第１アナログ信号とランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１アナログ信号の信号値と前記ランプ信号の始点値または終点値との単純平均値を持つ第２アナログ信号を生成する平均値生成部と、前記ランプ信号と前記第２アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第９の構成）とされている。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、第１アナログ信号と第１ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１アナログ信号の信号値と前記第１ランプ信号の始点値または終点値との加重平均値を持つ第２アナログ信号を生成する平均値生成部と、前記第１ランプ信号とは異なるスルーレートを持つ第２ランプ信号と前記第２アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部とを有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第１０の構成）とされている。

また、上記した第１０の構成から成るＤＣ／ＤＣコンバータにおいて、前記第２アナログ信号は、前記第１アナログ信号の信号値（重みｍ）と前記第１ランプ信号の始点値（重みｎ）との加重平均値（ただしｍ＋ｎ＝１、０＜ｍ＜１、０＜ｎ＜１、ｍ≠ｎ）を持ち、前記第２ランプ信号は、前記第１ランプ信号の２ｍ／（ｍ＋ｎ）倍のスルーレートを持つ構成（第１１の構成）にするとよい。

また、上記第９～第１１いずれかの構成から成るＤＣ／ＤＣコンバータにおいて、前記第１ランプ信号と前記第２ランプ信号は、いずれも、共通のスイッチング周期で上昇または低下とリセットを繰り返す鋸波形である構成（第１２の構成）にするとよい。

また、上記第９～第１２いずれかの構成から成るＤＣ／ＤＣコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記第１アナログ信号を生成する差動アンプと、をさらに有する構成（第１３の構成）にするとよい。

また、上記第１３の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成（第１４の構成）にするとよい。

また、上記第１３または第１４の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成（第１５の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、上り／下りのスルーレートが等しい三角波形のランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号がピーク値またはボトム値を取るタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第１６の構成）とされている。

なお、上記第１６の構成から成るＤＣ／ＤＣコンバータにおいて、前記オシレータは、前記ランプ信号の出力端と定電位端との間に接続されたキャパシタと、所定の充電電流を生成する第１電流源と、前記充電電流と等しい放電電流を生成する第２電流源と、クロック信号に応じて前記キャパシタを前記充電電流によって充電するか前記放電電流によって放電するかを切り替えるスイッチと、前記ランプ信号と前記ピーク値及び前記ボトム値とを比較して前記クロック信号を生成するクロック信号生成部と、を含む構成（第１７の構成）にするとよい。

また、上記した第１７の構成から成るＤＣ／ＤＣコンバータにおいて、前記タイミング制御部は、前記クロック信号を用いて前記タイミング制御信号を生成する構成（第１８の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、互いに逆極性を持ちながら共通のスイッチング周期で上昇または低下とリセットを繰り返す鋸波形のランプ信号及び反転ランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号及び前記反転ランプ信号とをそれぞれ比較して第１比較信号及び第２比較信号を生成する第１コンパレータ及び第２コンパレータと、前記第１比較信号と前記第２比較信号を用いた論理演算によりスイッチ出力段の制御信号を生成する論理演算部と、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号及び前記反転ランプ信号のリセットタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第１９の構成）とされている。

なお、上記第１９の構成から成るＤＣ／ＤＣコンバータにおいて、前記オシレータは、前記ランプ信号の出力端と第１電圧の印加端との間に接続された第１キャパシタと、前記第１電圧とは異なる第２電圧の印加端と前記反転ランプ信号の出力端との間に接続された第２キャパシタと、前記第１キャパシタ及び前記第２キャパシタそれぞれの充電電流を生成する第１電流源及び第２電流源と、クロック信号に応じて前記第１キャパシタ及び前記第２キャパシタをそれぞれ放電する第１スイッチ及び第２スイッチと、前記ランプ信号と前記第２電圧とを比較して前記クロック信号を生成するクロック信号生成部と、を含む構成（第２０の構成）にするとよい。

また、上記した第２０の構成から成るＤＣ／ＤＣコンバータにおいて、前記タイミング制御部は、前記クロック信号を用いて前記タイミング制御信号を生成する構成（第２１の構成）にするとよい。

また、上記第１９～第２１いずれかの構成から成るＤＣ／ＤＣコンバータにおいて、前記スイッチ出力段は、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の少なくとも一方よりも高いときにオン期間となり、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の双方よりも低いときにオフ期間となる構成（第２２の構成）にするとよい。

また、上記第１９～第２１いずれかの構成から成るＤＣ／ＤＣコンバータにおいて、前記スイッチ出力段は、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の双方よりも高いときにオン期間となり、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の少なくとも一方よりも低いときにオフ期間となる構成（第２３の構成）にしてもよい。

また、上記第１６～第２３いずれかの構成から成るＤＣ／ＤＣコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記アナログ信号を生成する差動アンプと、をさらに有する構成（第２４の構成）にするとよい。

また、上記第２４の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成（第２５の構成）にするとよい。

また、上記第２４または第２５の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成（第２６の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、スイッチ出力段のオン期間またはオフ期間の中心タイミングで、前記スイッチ出力段のコイル電流をサンプリングし、そのサンプリング値に応じた電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第２７の構成）とされている。

なお、上記第２７の構成から成るＤＣ／ＤＣコンバータは、前記電流センス信号またはこれに所定の演算処理を施した信号と、前記出力電圧の誤差情報を持つ信号とをアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行う構成（第２８の構成）にするとよい。

また、上記第２７の構成から成るＤＣ／ＤＣコンバータは、前記電流センス信号と前記出力電圧の誤差情報を持つ信号を加算または減算してアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行う構成（第２９の構成）にしてもよい。

また、上記第２７の構成から成るＤＣ／ＤＣコンバータは、前記電流センス信号をモニタし、これと所定の閾値との比較結果に応じて前記スイッチ出力段の動作可否を制御する構成（第３０の構成）にしてもよい。

また、上記第２８または第２９の構成から成るＤＣ／ＤＣコンバータは、前記電流センス信号と加算または減算される信号、或いは、前記アンプまたは前記コンパレータで前記電流センス信号と差分または比較される信号をクランプすることにより、前記コイル電流の過電流保護または逆電流保護を行う構成（第３１の構成）にするとよい。

また、上記第２８または第２９の構成から成るＤＣ／ＤＣコンバータは、前記電流センス信号と加算または減算される信号、或いは、前記アンプまたは前記コンパレータで前記電流センス信号と差分または比較される信号をモニタし、これと所定の閾値との比較結果に応じて前記スイッチ出力段の動作可否を制御する構成（第３２の構成）にしてもよい。

また、上記第２７～第３２いずれかの構成から成るＤＣ／ＤＣコンバータは、タイミング制御信号に応じたタイミングで前記コイル電流をサンプリングすることにより前記電流センス信号を生成する電流検出部と、前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有する構成（第３３の構成）にするとよい。

また、上記第３３の構成から成るＤＣ／ＤＣコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、所定のスイッチング周期でランプ信号を生成するオシレータと、前記誤差信号と前記電流センス信号との差分に応じたアナログ信号を生成する差動アンプと、前記アナログ信号と前記ランプ信号とを比較して比較信号を生成するコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有する構成（第３４の構成）にするとよい。

また、上記第３４の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成（第３５の構成）にするとよい。

また、上記第３４または第３５の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成（第３６の構成）にするとよい。

また、本明細書中に開示されているＤＣ／ＤＣコンバータは、アナログ信号と第１ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第１ランプ信号の２倍のスルーレートを持つ第２ランプ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成（第３７の構成）とされている。

なお、上記第３７の構成から成るＤＣ／ＤＣコンバータにおいて、前記タイミング制御部は、前記アナログ信号と前記第２ランプ信号とを比較して前記タイミング制御信号を生成する構成（第３８の構成）にするとよい。

また、上記第３８の構成から成るＤＣ／ＤＣコンバータにおいて、前記第１ランプ信号と前記第２ランプ信号は、いずれも、共通のスイッチング周期で上昇とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第１ランプ信号よりも高いときにオン期間となり、前記アナログ信号が前記第１ランプ信号よりも低いときにオフ期間となる構成（第３９の構成）にするとよい。

また、上記第３８の構成から成るＤＣ／ＤＣコンバータにおいて、前記第１ランプ信号と前記第２ランプ信号は、いずれも、共通のスイッチング周期で上昇とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第１ランプ信号よりも高いときにオフ期間となり、前記アナログ信号が前記第１ランプ信号よりも低いときにオン期間となる構成（第４０の構成）にしてもよい。

また、上記第３８の構成から成るＤＣ／ＤＣコンバータにおいて、前記第１ランプ信号と前記第２ランプ信号は、いずれも、共通のスイッチング周期で低下とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第１ランプ信号よりも高いときにオン期間となり、前記アナログ信号が前記第１ランプ信号よりも低いときにオフ期間となる構成（第４１の構成）にしてもよい。

また、上記第３８の構成から成るＤＣ／ＤＣコンバータにおいて、前記第２ランプ信号は、前記第１ランプ信号の変化開始時点からスイッチング周期の１／２だけ遅れて変化し始める構成（第４２の構成）にしてもよい。

また、上記第３８～第４２いずれかの構成から成るＤＣ／ＤＣコンバータにおいて、前記タイミング制御部は、前記アナログ信号に代えて、これと同等の情報を持つ等価アナログ信号を前記第２ランプ信号と比較する構成（第４３の構成）にするとよい。

また、上記第３７～第４３いずれかの構成から成るＤＣ／ＤＣコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記アナログ信号を生成する差動アンプと、をさらに有する構成（第４４の構成）にするとよい。

また、上記第４４の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成（第４５の構成）にするとよい。

また、上記第４４または第４５の構成から成るＤＣ／ＤＣコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成（第４６の構成）にするとよい。

＜その他の変形例＞
なお、上記の実施形態では、降圧型ないしは昇降圧型のＤＣ／ＤＣコンバータを例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の出力形式（昇圧型、反転型）を採用したＤＣ／ＤＣコンバータにも適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されているＤＣ／ＤＣコンバータは、様々なアプリケーションの電源手段として利用することが可能である。

１ＤＣ／ＤＣコンバータ
１０スイッチ出力段
１１出力トランジスタ（降圧用）
１２同期整流トランジスタ（降圧用）
１３コイル
１４キャパシタ
１５出力トランジスタ（昇圧用）
１６同期整流トランジスタ（昇圧用）
２０帰還電圧生成部
２１、２２抵抗
３０エラーアンプ
４０位相補償部
４１抵抗
４２キャパシタ
５０電流検出部
６０差動アンプ
７０オシレータ
７１ａ、７１ｂ、７１ｃ電流源
７２ａ、７２ｂ、７２ｃ、７２ｄスイッチ
７３ａ、７３ｂ、７３ｃキャパシタ
７４ａ、７４ｂコンパレータ
７５ａ、７５ｂ、７５ｃ抵抗
７６セレクタ
７７遅延部
８０ＰＷＭコンパレータ
９０ドライバ
９１ＮＡＮＤゲート
９２ＡＮＤゲート
１００クランパ
１１０軽負荷検出コンパレータ
１２０タイミング制御部
１２１第１内部信号生成部
１２２第２内部信号生成部
１２３コンパレータ
１３０、１４０演算器
１５０平均値生成部
１６０ＰＷＭコンパレータ
１７０ＯＲゲート
１８０ＡＮＤゲート
１９０論理演算部
１９１ＮＡＮＤゲート
１９２ＯＲゲート
Ｐ１、Ｐ２Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＡＭＰ１オペアンプ
Ｒ１、Ｒ１１、Ｒ１２抵抗
Ｃ０、Ｃ１、Ｃ２キャパシタ
ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４電流源
ＳＷ１、ＳＷ２、ＳＷ３スイッチ
Ｑｐｐｎｐ型バイポーラトランジスタ
Ｑｎｎｐｎ型バイポーラトランジスタ

Claims

上り／下りのスルーレートが等しい三角波形のランプ信号を生成するオシレータと、
アナログ信号と前記ランプ信号とを比較してスイッチ出力段の制御信号を生成する第１コンパレータと、
タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、
前記ランプ信号がピーク値またはボトム値を取るタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、
を有し、
前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成するＤＣ／ＤＣコンバータであって、
前記オシレータは、
前記ランプ信号の出力端と定電位端との間に接続されたキャパシタと、
所定の充電電流を生成する第１電流源と、
前記充電電流と等しい放電電流を生成する第２電流源と、
クロック信号に応じて前記キャパシタを前記充電電流によって充電するか前記放電電流によって放電するかを切り替えるスイッチと、
前記ランプ信号と前記ピーク値及び前記ボトム値とを比較して前記クロック信号を生成するクロック信号生成部と、
を含み、
前記クロック信号生成部は、
前記クロック信号に応じて前記ピーク値及び前記ボトム値の一方を閾値信号として選択するセレクタと、
前記ランプ信号と前記閾値信号とを比較して前記クロック信号を生成する第２コンパレータと、
を含む、ＤＣ／ＤＣコンバータ。
前記タイミング制御部は、前記クロック信号を用いて前記タイミング制御信号を生成する、請求項１に記載のＤＣ／ＤＣコンバータ。
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記アナログ信号を生成する差動アンプと、をさらに有する、請求項１又は２に記載のＤＣ／ＤＣコンバータ。
前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する、請求項３に記載のＤＣ／ＤＣコンバータ。
前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する、請求項３又は４に記載のＤＣ／ＤＣコンバータ。