JP2018133916A - ブートストラップ回路 - Google Patents

Abstract

【課題】整流素子に依ることなくブートキャパシタの充電電圧を一定値に保つ。【解決手段】ブートストラップ回路２００は、パルス駆動されるスイッチ電圧Ｖｓｗのローレベル期間には、スイッチ電圧Ｖｓｗ（＝−Ｖｆまたは−ＶＤＳ）とこれを基準として生成された定電圧（＝−Ｖｆ＋Ｖｒｅｇ−Ｖｆ、または、−ＶＤＳ＋Ｖｒｅｇ−Ｖｆ）との間でブートキャパシタ２３０を充電し、スイッチ電圧Ｖｓｗのハイレベル期間には、スイッチ電圧Ｖｓｗよりもブートキャパシタ２３０の充電電圧Ｖｃａｐだけ高いブースト電圧ＶＢを出力する。特に、ブートストラップ回路２００は、その新規な構成要素として、スイッチ電圧Ｖｓｗのローレベル期間には、定電圧生成回路２１０の基準電位端をスイッチ電圧Ｖｓｗの印加端に接続し、スイッチ電圧Ｖｓｗのハイレベル期間には、定電圧生成回路２１０の基準電位端を接地端に接続するセレクタ２４０を有する。【選択図】図３

Description

本明細書中に開示されている発明は、ブートストラップ回路に関する。

従来より、スイッチ出力段の出力トランジスタとしてＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transisitor］を用いるスイッチング電源装置の多くは、出力トランジスタのゲート信号を生成するドライバの電源手段として、ブートストラップ回路を備えている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−１４２７９５号公報

しかしながら、従来のブートストラップ回路では、スイッチ出力段の整流素子（特にその種類や特性など）に依存してブートキャパシタの充電電圧が変動してしまう、という課題があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、スイッチ出力段の整流素子に依ることなくブートキャパシタの充電電圧を常に一定値に保つことのできるブートストラップ回路、及び、これを用いた電源装置を提供することを目的とする。

そこで、本明細書中に開示されているブートストラップ回路は、スイッチ電圧のローレベル期間には、前記スイッチ電圧とこれを基準として生成された定電圧との間でブートキャパシタを充電し、前記スイッチ電圧のハイレベル期間には、前記スイッチ電圧よりも前記ブートキャパシタの充電電圧だけ高いブースト電圧を出力する構成（第１の構成）とされている。

なお、上記第１の構成から成るブートストラップ回路は、基準電位端に印加される電圧を基準として前記定電圧を生成する定電圧生成回路と；アノードが前記定電圧生成回路の出力端に接続されてカソードが前記ブースト電圧の出力端に接続されたダイオードと；前記スイッチ電圧のローレベル期間には、前記定電圧生成回路の基準電位端を前記スイッチ電圧の印加端に接続し、前記スイッチ電圧のハイレベル期間には、前記定電圧生成回路の基準電位端を接地端に接続するセレクタと；を有する構成（第２の構成）にするとよい。

また、上記第２の構成から成るブートストラップ回路にて、前記定電圧生成回路は、トランジスタのオン抵抗値を連続的に変化させることにより、入力電圧から前記定電圧を生成するリニア電源である構成（第３の構成）にするとよい。

また、上記第２または第３の構成から成るブートストラップ回路は、前記定電圧生成回路の出力端と基準電位端との間に接続された平滑キャパシタをさらに有する構成（第４の構成）にするとよい。

また、本明細書中に開示されている電源装置は、上記第１〜第４いずれかの構成から成るブートストラップ回路と、前記ブートストラップ回路からブースト電圧の供給を受けてスイッチ出力段をオン／オフするドライバとを有する構成（第５の構成）とされている。

なお、上記第５の構成から成る電源装置において、前記スイッチ出力段は、出力トランジスタと整流素子を含む構成（第６の構成）にするとよい。

また、上記第６の構成から成る電源装置は、前記整流素子として、同期整流トランジスタまたは整流ダイオードが任意に選択される構成（第７の構成）にするとよい。

また、上記第５〜第７いずれかの構成から成る電源装置は、前記スイッチ出力段から出力されるスイッチ電圧を整流及び平滑して出力電圧を生成する整流平滑回路をさらに有する構成（第８の構成）にするとよい。

また、上記第８の構成から成る電源装置は、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプを有し、前記誤差信号を用いて出力帰還制御を行う構成（第９の構成）にするとよい。

また、上記第９の構成から成る電源装置は、前記誤差信号とスロープ信号とを比較して比較信号を生成するコンパレータをさらに有し、前記ドライバは、前記比較信号を用いて前記スイッチ出力段のオンデューティ制御を行う構成（第１０の構成）にするとよい。

本明細書中に開示されている発明によれば、スイッチ出力段の整流素子に依ることなくブートキャパシタの充電電圧を常に一定値に保つことのできるブートストラップ回路、及び、これを用いた電源装置を提供することが可能となる。

電源装置の基本構成を示す回路図 充電電圧が変動する様子を示すタイミングチャート 電源装置の一実施形態を示す回路図 充電電圧が一定値に維持される様子を示すタイミングチャート 定電圧生成回路の一構成例を示す回路図

＜基本構成＞
図１は、電源装置の基本構成（＝後述する実施形態の特長を理解するための参考例に相当）を示す回路図である。

本構成例の電源装置１は、出力トランジスタ１１をオン／オフすることにより、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型のスイッチング電源（いわゆるＤＣ／ＤＣコンバータ）であり、スイッチ出力段１０と、整流平滑回路２０と、分圧回路３０と、エラーアンプ４０と、位相補償回路５０と、クロック信号生成回路６０と、スロープ信号生成回路７０と、ＰＷＭ［pulse width modulation］コンパレータ８０と、ドライバ９０と、ブートストラップ回路２００とを有する。また、電源装置１には、上記した回路要素のほか、各種保護回路（低入力誤動作防止回路、温度保護回路、過電流保護回路、過電圧保護回路など）を組み込んでも構わない。

スイッチ出力段１０は、出力トランジスタ１１と同期整流トランジスタ１２（本図ではいずれも、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］）を含み、それぞれを相補的にオン／オフすることにより、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗを生成する。

なお、本明細書中の「相補的」という文言は、出力トランジスタ１１と同期整流トランジスタ１２それぞれのオン／オフが完全に逆転している場合のほか、それぞれのオン／オフ遷移タイミングに遅延が与えられている場合（＝同時オフ期間が設けられている場合）も含む意味で用いられている。

出力トランジスタ１１のドレインは、入力電圧Ｖｉの入力端に接続されている。出力トランジスタ１１のソースと同期整流トランジスタ１２のドレインは、いずれもスイッチ電圧Ｖｓｗの出力端に接続されている。同期整流トランジスタ１２のソースは、接地端（＝接地電圧ＧＮＤの印加端）に接続されている。

出力トランジスタ１１のゲートには、ゲート信号Ｇ１１が入力されている。出力トランジスタ１１は、ゲート信号Ｇ１１がハイレベルであるときにオンして、ゲート信号Ｇ１１がローレベルであるときにオフする。

一方、同期整流トランジスタ１２のゲートには、ゲート信号Ｇ１２が入力されている。同期整流トランジスタ１２は、ゲート信号Ｇ１２がハイレベルであるときにオンして、ゲート信号Ｇ１２がローレベルであるときにオフする。なお、整流素子としては、同期整流トランジスタ１２に代えて、カソードがスイッチ電圧Ｖｓｗの出力端に接続されてアノードが接地端に接続された整流ダイオード（例えばショットキーバリアダイオード）を用いることも可能である。例えば、スイッチ出力段１０をディスクリート部品とすることにより、スイッチ出力段１０の整流素子として、同期整流トランジスタまたは整流ダイオードを任意に選択することが可能となる。以下では、説明の便宜上、同期整流トランジスタと整流ダイオードを区別せずに、単に整流素子１２と呼ぶことがある。

整流平滑回路２０は、コイル２１と出力キャパシタ２２を含み、矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成する。コイル２１の第１端は、スイッチ出力段１０の出力端（＝スイッチ電圧Ｖｓｗの出力端）に接続されている。コイル２１の第２端と出力キャパシタ２２の第１端は、いずれも出力電圧Ｖｏの出力端に接続されている。出力キャパシタ２２の第２端は、接地端に接続されている。

分圧回路３０は、出力電圧Ｖｏの出力端と接地端との間に直列接続された抵抗３１及び３２を含み、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（＝出力電圧Ｖｏの分圧電圧）を生成する。なお、本図では明示していないが、抵抗３１の両端間には、電源装置１がスムーズに起動するように、スピードアップキャパシタを並列接続してもよい。また、出力電圧Ｖｏがエラーアンプ４０の入力ダイナミックレンジに収まっている場合には、分圧回路３０を省略し、出力電圧Ｖｏをエラーアンプ４０に直接入力しても構わない。

エラーアンプ４０は、反転入力端（−）に印加される帰還電圧Ｖｆｂと、非反転入力端（＋）に印加される基準電圧Ｖｒｅｆ（＝帰還電圧Ｖｆｂの目標値に相当）との差分に応じた誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

位相補償回路５０は、エラーアンプ４０の出力端（＝誤差電圧Ｖ１の印加端）と接地端との間に直列接続された抵抗５１とキャパシタ５２を含み、誤差電圧Ｖ１の位相を補償してエラーアンプ４０の発振を防止する。

クロック信号生成回路６０は、所定のスイッチング周波数ｆｓｗでパルス駆動される矩形波状のクロック信号Ｓ１を生成する。

スロープ信号生成回路７０は、クロック信号Ｓ１に同期して、三角波状、鋸波状、または、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。

ＰＷＭコンパレータ８０は、反転入力端（−）に印加される誤差電圧Ｖ１と、非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較して比較信号Ｓ２を生成する。比較信号Ｓ２は、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高いときにハイレベルとなる。

ドライバ９０は、ブートストラップ回路２００からブースト電圧ＶＢの供給を受けて動作し、セット端（Ｓ）に入力されるクロック信号Ｓ１とリセット端（Ｒ）に入力される比較信号Ｓ２に応じてゲート信号Ｇ１１及びＧ１２を生成することにより、スイッチ出力段１０のオンデューティ制御を行う。なお、ゲート信号Ｇ１１は、基本的に、クロック信号Ｓ１のパルスエッジでハイレベル（＝ＶＢ）にセットされ、比較信号Ｓ２のパルスエッジでローレベル（＝Ｖｓｗ）にリセットされる。一方、ゲート信号Ｇ１２は、基本的にゲート信号Ｇ１１の論理反転信号となり、クロック信号Ｓ１のパルスエッジでローレベル（＝ＧＮＤ）にセットされ、比較信号Ｓ２のパルスエッジでハイレベル（＝Ｖｒｅｇ）にリセットされる。

上記の回路構成を採用することにより、本構成例の電源装置１では、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆが一致するように、電圧モード制御方式の出力帰還制御が行われる。

また、上記のブートストラップ回路２００は、定電圧生成回路２１０と、ダイオード２２０（順方向降下電圧Ｖｆ）と、ブートキャパシタ２３０と、を含む。

定電圧生成回路２１０は、接地電圧ＧＮＤ（＝０Ｖ）を基準として、所定の定電圧Ｖｒｅｇ（例えば５Ｖ）を生成する。

ダイオード２２０のアノードは、定電圧生成回路２１０の出力端（＝定電圧Ｖｒｅｇの出力端）に接続されている。ダイオード２２０のカソードは、ブートキャパシタ２３０の第１端（＝ブースト電圧ＶＢの出力端）に接続されている。なお、ダイオード２２０としては、例えば、ショットキーバリアダイオードを好適に用いることができる。

ブートキャパシタ２３０の第１端は、ブースト電圧ＶＢの出力端に接続されている。ブートキャパシタ２３０の第２端は、スイッチ電圧Ｖｓｗの出力端に接続されている。

本構成例のブートストラップ回路２００であれば、別途の昇圧回路を用いることなく、ブースト電圧ＶＢを入力電圧Ｖｉよりも高い電圧値まで引き上げることができるので、出力トランジスタ１１（＝ＮＭＯＳＦＥＴ）を確実にオンすることが可能となる。

ただし、ＧＮＤ基準の定電圧Ｖｒｅｇを用いてブートキャパシタ２３０の充電を行う構成では、スイッチ出力段１０の整流素子１２（特にその種類や特性など）に依存して、ブートキャパシタ２３０の充電電圧Ｖｃａｐが変動してしまう。以下、図２を参照しながら具体的に説明する。

図２は、整流素子１２に依存して充電電圧Ｖｃａｐが変動してしまう様子を示すタイミングチャートであり、スイッチ電圧Ｖｓｗ（実線）とブースト電圧ＶＢ（破線）それぞれの電圧波形が描写されている。なお、本図の左側半分には、整流ダイオード使用時の挙動が示されており、本図の右側半分には、同期整流トランジスタ使用時の挙動が示されている。また、説明の便宜上、出力トランジスタ１１での電圧降下は無視できるものとする。

まず、スイッチ電圧Ｖｓｗ及びブースト電圧ＶＢそれぞれのローレベル（＝出力トランジスタ１１がオフしているときの電圧値）に着目する。本構成例の電源装置１において、ブートキャパシタ２３０の第１端に印加されているブースト電圧ＶＢのローレベルは、整流素子１２に依ることなく、ＧＮＤ基準の定電圧Ｖｒｅｇよりもダイオード２２０の順方向降下電圧Ｖｆだけ低い正電圧（＝Ｖｒｅｇ−Ｖｆ）に固定されている。

一方、ブートキャパシタ２３０の第２端に印加されているスイッチ電圧Ｖｓｗのローレベルは、スイッチ出力段１０の整流素子１２が整流ダイオードであるか同期整流トランジスタであるかに応じて変動する。

具体的に述べると、整流素子１２が整流ダイオードである場合、スイッチ電圧Ｖｓｗのローレベルは、接地電圧ＧＮＤ（＝０Ｖ）よりも整流ダイオードの順方向降下電圧ＶＦだけ低い負電圧（＝−ＶＦ）となる。従って、ブートキャパシタ２３０の充電電圧Ｖｃａｐ（＝ＶＢ−Ｖｓｗ）は、Ｖｃａｐ１＝（Ｖｒｅｇ−Ｖｆ）＋ＶＦとなる。

また、整流素子１２が同期整流トランジスタである場合、スイッチ電圧Ｖｓｗのローレベルは、接地電圧ＧＮＤ（＝０Ｖ）よりも同期整流トランジスタのドレイン・ソース間電圧ＶＤＳ（＝ＩＬ×Ｒｏｎ、ただし、Ｒｏｎは同期整流トランジスタのオン抵抗値）だけ低い負電圧（＝−ＶＤＳ）となる。従って、ブートキャパシタ２３０の充電電圧Ｖｃａｐは、Ｖｃａｐ２＝（Ｖｒｅｇ−Ｖｆ）＋ＶＤＳとなる。

なお、整流ダイオードの順方向降下電圧ＶＦは、同期整流トランジスタのドレイン・ソース間電圧ＶＤＳよりも高いので、Ｖｃａｐ１＞Ｖｃａｐ２となる。

このように、本構成例の電源装置１では、スイッチ出力段１０の整流素子１２に依存して、ブートキャパシタ２３０の充電電圧Ｖｃａｐが変動してしまう。このような充電電圧Ｖｃａｐの変動は、整流素子１２の種類を変えた場合のほか、整流素子１２の温度特性や製造ばらつきによっても生じ得る。

次に、スイッチ電圧Ｖｓｗ及びブースト電圧ＶＢそれぞれのハイレベル（＝出力トランジスタ１１がオンしているときの電圧値）に着目する。本構成例の電源装置１において、スイッチ電圧Ｖｓｗのハイレベルは、入力電圧Ｖｉと一致し、ブースト電圧ＶＢのハイレベルは、これよりもブートキャパシタ２３０の充電電圧Ｖｃａｐだけ高い電圧値となる。

すなわち、整流素子１２が整流ダイオードである場合には、ブースト電圧ＶＢのハイレベルがＶｉ＋Ｖｃａｐ１まで上昇し、整流素子１２が同期整流トランジスタである場合には、ブースト電圧ＶＢのハイレベルがＶｉ＋Ｖｃａｐ２まで上昇する。このように、整流素子１２に依存してブートキャパシタ２３０の充電電圧Ｖｃａｐが変動すると、当然のことながら、ブースト電圧ＶＢのハイレベルにもその影響が及ぶ。

ここで、整流素子１２として整流ダイオードを用いた場合には、同期整流トランジスタを用いた場合と比べて、ブートキャパシタ２３０の充電電圧Ｖｃａｐ１が高くなる。その結果、ブースト電圧ＶＢのハイレベルが出力トランジスタ１１やドライバ９０の最大定格電圧を超えてしまうおそれがある。

なお、上記の不具合に対する措置の一例としては、整流素子１２として整流ダイオードを用いた場合であっても、ブースト電圧ＶＢのハイレベルが上記の最大定格電圧を超えないように、定電圧Ｖｒｅｇを予め引き下げておくことが考えられる。しかしながら、このような措置では、整流素子１２として同期整流トランジスタを用いた場合に、ブースト電圧ＶＢのハイレベルを十分に高めることができなくなる。その結果、出力トランジスタ１１を確実にオンすることができずに効率の低下を招いてしまう。

以下では、上記の不具合を解消することのできる新規な実施形態について提案する。

＜実施形態＞
図３は、電源装置の一実施形態を示す回路図である。本実施形態の電源装置１は、先出の基本構成（図１）をベースとしつつ、ＧＮＤ基準の定電圧Ｖｒｅｇではなく、Ｖｓｗ基準の定電圧ＶＲＥＧ（＝Ｖｓｗ＋Ｖｒｅｇ）を用いてブートキャパシタ２３０の充電を行う点に特徴を有する。そこで、先出の基本構成と同様の構成要素については、図１と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的に説明する。

本実施形態の電源装置１において、ブートストラップ回路２００は、先出の構成要素２１０〜２３０に加えて、セレクタ２４０と平滑キャパシタ２５０をさらに含む。

セレクタ２４０は、スイッチ電圧Ｖｓｗのローレベル期間（＝出力トランジスタ１１のオフ期間に相当）には、定電圧生成回路２１０の基準電位端をスイッチ電圧Ｖｓｗの印加端に接続し、スイッチ電圧Ｖｓｗのハイレベル期間（＝出力トランジスタ１１のオン期間に相当）には、定電圧生成回路２１０の基準電位端を接地端に接続する。従って、スイッチ電圧Ｖｓｗのローレベル期間に生成される定電圧ＶＲＥＧは、Ｖｓｗ基準の電圧値（＝Ｖｓｗ＋Ｖｒｅｇ）となる。一方、スイッチ電圧Ｖｓｗのハイレベル期間に生成される定電圧ＶＲＥＧは、ＧＮＤ基準の電圧値（＝Ｖｒｅｇ）となる。

なお、セレクタ２４０の切替制御信号は、ゲート信号Ｇ１１またはＧ１２、若しくは、ドライバ９０の内部信号などを用いて適宜生成すればよい。また、セレクタ２４０による基準電位端の切替機能を必要としない場合には、定電圧生成回路２１０の基準電位端を常に接地端に接続しておくことにより、従前通りのブースト動作を行うことも可能である。

平滑キャパシタ２５０は、定電圧生成回路２１０の出力端と基準電位端との間に接続されており、定電圧生成回路２１０で生成される定電圧ＶＲＥＧ（＝ＶｒｅｇまたはＶｓｗ＋Ｖｒｅｇ）の平滑手段として機能する。

図４は、本実施形態の電源装置１において、整流素子１２に依存することなく充電電圧Ｖｃａｐが一定値に維持される様子を示すタイミングチャートであり、スイッチ電圧Ｖｓｗ（実線）及びブースト電圧ＶＢ（破線）それぞれの電圧波形と、セレクタ２４０による基準電位端の接続先ＳＥＬ（＝ＶｓｗまたはＧＮＤ）が描写されている。なお、本図の左側半分には、整流ダイオード使用時の挙動が示されており、本図の右側半分には、同期整流トランジスタ使用時の挙動が示されている。また、説明の便宜上、出力トランジスタ１１での電圧降下は無視できるものとする。

まず、スイッチ電圧Ｖｓｗ及びブースト電圧ＶＢそれぞれのローレベル（＝出力トランジスタ１１がオフしているときの電圧値）に着目する。

先にも述べた通り、スイッチ電圧Ｖｓｗのローレベルは、スイッチ出力段１０の整流素子１２に依存して変動する。具体的に述べると、スイッチ電圧Ｖｓｗのローレベルは、整流素子１２が整流ダイオードである場合に−ＶＦとなり、整流素子１２が同期整流トランジスタである場合に−ＶＤＳとなる。このような挙動については、先出の図２と何ら変わるところはない。

一方、ブースト電圧ＶＢのローレベルは、基本構成例（図２）のそれと異なり、ＧＮＤ基準の固定値（＝Ｖｒｅｇ−Ｖｆ）ではなく、Ｖｓｗ基準の可変値（＝ＶＲＥＧ−Ｖｆ＝Ｖｓｗ＋Ｖｒｅｇ−Ｖｆ）とされている。これを実現するために、スイッチ電圧Ｖｓｗのローレベル期間には、基準電位端の接続先ＳＥＬがスイッチ電圧Ｖｓｗの印加端に切り替えられている。

なお、整流素子１２が整流ダイオードである場合には、Ｖｓｗ＝−ＶＦとなるので、ＶＲＥＧ＝−ＶＦ＋Ｖｒｅｇとなり、ＶＢ＝−ＶＦ＋Ｖｒｅｇ−Ｖｆとなる。一方、整流素子１２が同期整流トランジスタである場合には、Ｖｓｗ＝−ＶＤＳとなるので、ＶＲＥＧ＝−ＶＤＳ＋Ｖｒｅｇとなり、ＶＢ＝−ＶＤＳ＋Ｖｒｅｇ−Ｖｆとなる。

すなわち、スイッチ電圧Ｖｓｗのローレベル期間には、スイッチ電圧Ｖｓｗとこれを基準として生成されたブースト電圧ＶＢ（＝Ｖｓｗ＋Ｖｒｅｇ−Ｖｆ）との間で、ブートキャパシタ２３０が充電されることになる。従って、ブートキャパシタ２３０の充電電圧Ｖｃａｐは、整流素子１２が整流ダイオードであっても同期整流トランジスタであっても、常にＶｒｅｇ−Ｖｆに保たれる。

次に、スイッチ電圧Ｖｓｗ及びブースト電圧ＶＢそれぞれのハイレベル（＝出力トランジスタ１１がオンしているときの電圧値）に着目する。先にも述べた通り、スイッチ電圧Ｖｓｗのハイレベルは、入力電圧Ｖｉと一致し、ブースト電圧ＶＢのハイレベルは、これよりもブートキャパシタ２３０の充電電圧Ｖｃａｐだけ高い電圧値（＝Ｖｉ＋Ｖｃａｐ）まで引き上げられる。

ここで、ブートキャパシタ２３０の充電電圧Ｖｃａｐは、整流素子１２に依ることなく常に（Ｖｒｅｇ−Ｖｆ）に維持されているので、ブースト電圧ＶＢのハイレベルも常に一定値（＝Ｖｉ＋Ｖｒｅｇ−Ｖｆ）となる。従って、定電圧Ｖｒｅｇの設定に際して、整流素子１２の種類や特性を考慮する必要はなく、ブースト電圧ＶＢのハイレベルが出力トランジスタ１１やドライバ９０の最大定格電圧を超えないように、かつ、出力トランジスタ１１を確実にオンすることができるように、その電圧値を適宜設定してやれば足りる。

なお、本実施形態の電源装置１では、スイッチ出力段１０を降圧型としたが、これを昇圧型、昇降圧型、または、反転型としても構わない。また、電源装置１の出力帰還制御方式についても、一切不問であり、電流モード制御方式やヒステリシス制御方式など、いかなる出力帰還制御方式を採用しても構わない。

＜定電圧生成回路＞
図５は、定電圧生成回路２１０の一構成例を示す回路図である。本構成例の定電圧生成回路２１０は、ＰＭＯＳＦＥＴ［P-channel type MOSFET］２１１のオン抵抗値を連続的に変化させて入力電圧Ｖｉから定電圧ＶＲＥＧ（＝ＶｒｅｇまたはＶｓｗ＋Ｖｒｅｇ）を生成するリニア電源であり、ＰＭＯＳＦＥＴ２１１と、分圧回路２１２と、オペアンプ２１３と、を有する。

ＰＭＯＳＦＥＴ２１１のソースは、入力電圧Ｖｉの入力端に接続されている。ＰＭＯＳＦＥＴ２１１のドレインは、定電圧ＶＲＥＧの出力端に接続されている。ＰＭＯＳＦＥＴ２１１のゲートには、ゲート信号Ｇ２１１が入力されている。ＰＭＯＳＦＥＴ２１１は、ゲート信号Ｇ２１１の電圧値に応じてオン抵抗値が連続的に変化される。

分圧回路２１２は、定電圧生成回路２１０の出力端と基準電位端との間に直列接続された抵抗２１２ａ及び２１２ｂを含み、定電圧ＶＲＥＧに応じた帰還電圧ＶＦＢ（＝定電圧ＶＲＥＧの分圧電圧）を生成する。なお、本図では明示していないが、抵抗２１２ａの両端間には、定電圧生成回路２１０がスムーズに起動するように、スピードアップキャパシタを並列接続してもよい。また、定電圧ＶＲＥＧがオペアンプ２１３の入力ダイナミックレンジに収まっている場合には、分圧回路２１２を省略し、定電圧ＶＲＥＧをオペアンプ２１３に直接入力しても構わない。

オペアンプ２１３は、反転入力端（−）に入力される基準電圧ＶＲＥＦと、非反転入力端（＋）に入力される帰還電圧ＶＦＢとをイマジナリショートするように、ゲート信号Ｇ２１１を生成する。なお、基準電圧ＶＲＥＦは、定電圧生成回路２１０の基準電位端に印加される電圧（＝ＶｓｗまたはＧＮＤ）を基準として生成すればよい。

このように、定電圧生成回路２１０は、ＬＤＯ［low drop out］レギュレータなどのリニア電源を用いて実装することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、ブートストラップ回路を必要とするスイッチング電源装置全般に広く利用することが可能である。

１ 電源装置
１０ スイッチ出力段
１１ 出力トランジスタ
１２ 整流素子（同期整流トランジスタまたは整流ダイオード）
２０ 整流平滑回路
２１ コイル
２２ 出力キャパシタ
３０ 分圧回路
３１、３２ 抵抗
４０ エラーアンプ
５０ 位相補償回路
５１ 抵抗
５２ キャパシタ
６０ クロック信号生成回路
７０ スロープ信号生成回路
８０ ＰＷＭコンパレータ
９０ ドライバ
２００ ブートストラップ回路
２１０ 定電圧生成回路
２１１ ＰＭＯＳＦＥＴ
２１２ 分圧回路
２１２ａ、２１２ｂ 抵抗
２１３ オペアンプ
２２０ ダイオード
２３０ ブートキャパシタ
２４０ セレクタ
２５０ 平滑キャパシタ

Claims (10)

1. スイッチ電圧のローレベル期間には、前記スイッチ電圧とこれを基準として生成された定電圧との間でブートキャパシタを充電し、前記スイッチ電圧のハイレベル期間には、前記スイッチ電圧よりも前記ブートキャパシタの充電電圧だけ高いブースト電圧を出力することを特徴とするブートストラップ回路。
2. 基準電位端に印加される電圧を基準として前記定電圧を生成する定電圧生成回路と；
   アノードが前記定電圧生成回路の出力端に接続されてカソードが前記ブースト電圧の出力端に接続されたダイオードと；
   前記スイッチ電圧のローレベル期間には、前記定電圧生成回路の基準電位端を前記スイッチ電圧の印加端に接続し、前記スイッチ電圧のハイレベル期間には、前記定電圧生成回路の基準電位端を接地端に接続するセレクタと；
   を有することを特徴とする請求項１に記載のブートストラップ回路。
3. 前記定電圧生成回路は、トランジスタのオン抵抗値を連続的に変化させることにより、入力電圧から前記定電圧を生成するリニア電源であることを特徴とする請求項２に記載のブートストラップ回路。
4. 前記定電圧生成回路の出力端と基準電位端との間に接続された平滑キャパシタをさらに有することを特徴とする請求項２または請求項３に記載のブートストラップ回路。
5. 請求項１〜請求項４のいずれか一項に記載のブートストラップ回路と、
   前記ブートストラップ回路からブースト電圧の供給を受けてスイッチ出力段をオン／オフするドライバと、
   を有することを特徴とする電源装置。
6. 前記スイッチ出力段は、出力トランジスタと整流素子を含むことを特徴とする請求項５に記載の電源装置。
7. 前記整流素子として、同期整流トランジスタまたは整流ダイオードが任意に選択されることを特徴とする請求項６に記載の電源装置。
8. 前記スイッチ出力段から出力されるスイッチ電圧を整流及び平滑して出力電圧を生成する整流平滑回路をさらに有することを特徴とする請求項５〜請求項７のいずれか一項に記載の電源装置。
9. 前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプを有し、前記誤差信号を用いて出力帰還制御を行うことを特徴とする請求項８に記載の電源装置。
10. 前記誤差信号とスロープ信号とを比較して比較信号を生成するコンパレータをさらに有し、前記ドライバは、前記比較信号を用いて前記スイッチ出力段のオンデューティ制御を行うことを特徴とする請求項９に記載の電源装置。

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