JP5320424B2 - Ｄｃ−ｄｃ変換器制御装置およびｄｃ−ｄｃ変換器 - Google Patents

Description

本発明の実施形態は、直流入力電圧を直流出力電圧に変換するＤＣ−ＤＣ変換器制御装置およびＤＣ−ＤＣ変換器に関する。

外部クロックを用いない自励式ＤＣ−ＤＣ変換器は、クロック周波数で動作速度が制限されないことから負荷変動に対する応答が速く、また、ＰＷＭ（Pulse Width Modulation）信号を生成するための回路や位相補償を行う補償器が不要となることから、回路規模を削減できるという利点を有する。

しかしながら、外部クロックを用いないために、何らかの手法でスイッチング周波数を制御する必要がある。従来の手法の一つは、制御回路に用いるコンパレータのヒステリシス幅を制御するものである。この場合のスイッチング周波数ｆswは以下の（１）式で表される。

ここで、ＶinおよびＶoutはＤＣ−ＤＣ変換器の入力電圧および出力電圧、ｋはコンパレータのヒステリシス幅、Lはインダクタンス値である。

（１）式によれば、コンパレータのヒステリシス幅ｋを調整することにより、スイッチング周波数を制御できることがわかる。

しかしながら、スイッチング周波数ｆswを決めるパラメータとしてインダクタンス値Ｌが関係しているため、インダクタンス値Ｌが既知でないと、所望のスイッチング周波数ｆswが得られない。

一般に、ＤＣ−ＤＣ変換器に用いるインダクタは、ＤＣ−ＤＣ変換器の制御回路ＩＣとは別個に設けられることが多く、制御回路ＩＣを設計する段階ではその値を知ることは困難である。また、仮におおよそのインダクタンス値が事前にわかっていたとしても、製造ばらつきや経年変化等によりインダクタンス値は変化するため、スイッチング周波数ｆswにも誤差が発生してしまう。

このことを解決する手法として、スイッチング周波数ｆswを観測してヒステリシス幅を調整するフィードバックループを設ければ、インダクタンス値Ｌが未知でも、ヒステリシス幅ｋの値を自動的に適切な値に調整できる。ところが、ＤＣ−ＤＣ変換器には元々、出力電圧を安定化するためのフィードバックループ（以下、第１ループ）が存在しており、これに加えて、上述したスイッチング周波数ｆswを安定化するためにヒステリシス幅を調整するフィードバックループ（以下、第２ループ）を設けることになる。

第２ループは、第１ループに影響を与えないようにしなければならず、第２ループの周波数帯域を第１ループよりも非常に低くする制限しなければならず、応答が遅くなるという問題がある。

Huerta, et. al., "A very fast control based on hysteresis of the Cout current with a frequency loop to operate at constant frequency", Proceedings of APEC 2009, pp. 799-805, 2009. S. C. Tan, et. al., "On the practical design of a sliding mode voltage controlled buck converter", IEEE Transactions on Power Electronics, pp. 425-437, 2005.

本発明の実施形態は、インダクタンス値が未知であっても、高速かつ安定にスイッチをオン／オフ制御可能なＤＣ−ＤＣ変換器制御装置およびＤＣ−ＤＣ変換器を提供するものである。

本実施形態の一態様は、直流入力電圧の入力端子と、前記直流入力電圧を変換した直流出力電圧の出力端子との間に介挿されるインダクタと、前記インダクタに接続されるキャパシタと、前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するＤＣ−ＤＣ変換器を制御するＤＣ−ＤＣ変換器制御装置に関する。この制御装置は、前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、前記判定信号を所定の遅延時間分遅延させる遅延部と、を備える。前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン／オフ制御される。前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、により決定される。

第１の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図。 直流出力電圧Ｖoutのリップル分の電圧波形を示す図。 第２の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図。 第３の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図。 第４の実施形態によるＤＣ−ＤＣ変換器１の回路図。 第５の実施形態による遅延部７の概略構成を示すブロック図。 遅延素子ＤＳ１の詳細構成の一例を示す回路図。 第６の実施形態による遅延部７の概略的な回路図。 第７の実施形態による遅延部７の概略的な回路図。

以下、図面を参照しながら、本発明の実施形態を説明する。

（第１の実施形態）
図１は第１の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図である。図１のＤＣ−ＤＣ変換器１は、直流入力電圧Ｖinを直流出力電圧Ｖoutに降圧するパワー段２（直流電圧変換部）と、パワー段２を制御する制御回路３とを備えている。パワー段２は、ハイサイドスイッチＳＷＨと、ローサイドスイッチＳＷＬと、インダクタＬと、平滑容量Ｃと、この平滑容量Ｃの寄生抵抗ＥＳＲとを有する。制御回路３は、ＤＣ−ＤＣ変換器制御装置に対応する。

パワー段２の入力端子ＩＮには電圧源１０が接続され、パワー段２の出力端子ＯＵＴには負荷４が接続されている。ハイサイドスイッチＳＷＨとインダクタＬは、電圧源１０と負荷４との間に直列接続されている。パワー段２の出力端子ＯＵＴと接地端子との間には、平滑容量Ｃと寄生抵抗ＥＳＲが直列接続されている。ローサイドスイッチＳＷＬの一端はハイサイドスイッチＳＷＨとインダクタＬとの接続経路に接続され、ローサイドスイッチＳＷＬの他端は接地端子に接続されている。

制御回路３は、直流出力電圧Ｖoutと基準電圧Ｖrefとの差電圧を生成する減算器５と、差電圧の正負を判定して判定信号を出力する比較器６と、判定信号を所定の遅延時間分遅延させる遅延部７と、遅延部７で遅延させた判定信号を反転させるインバータ８とを有する。インバータ８から出力されるスイッチ制御信号は、ハイサイドスイッチＳＷＨとローサイドスイッチＳＷＬのオン／オフの切替に用いられる。ハイサイドスイッチＳＷＨとローサイドスイッチＳＷＬは交互にオン／オフする。

遅延部７の遅延時間は、後述するように、直流入力電圧Ｖinと、基準電圧Ｖrefと、ハイサイドスイッチＳＷＨおよびローサイドスイッチＳＷＬをオン／オフする周波数（スイッチング周波数）とによって決定される。

仮に、基準電圧Ｖrefが直流出力電圧Ｖoutより高い場合、減算器５から出力される差電圧は負になり、比較器６から出力される判定信号は、負を示すハイレベルになる。これにより、ハイサイドスイッチＳＷＨがオン（閉路）して、ローサイドスイッチＳＷＬがオフ（開路）し、直流出力電圧Ｖoutを増大させるような制御が行われる。逆に、基準電圧Ｖrefよりも直流出力電圧Ｖoutが高い場合、減算器５から出力される差電圧は正になり、比較器６から出力される判定信号は正を示すローレベルになり、ハイサイドスイッチＳＷＨはオフして、ローサイドスイッチＳＷＬがオンし、直流出力電圧Ｖoutを減少させるような制御が行われる。

ここで、負荷４に供給される電流Ｉloadが略一定、すなわち電流Ｉloadがリップル分のある直流成分のみであると仮定する。このとき、キャパシタ電流Ｉcは、インダクタＬ電流ＩLのリップル分に等しい。また、平滑容量Ｃには寄生抵抗ＥＳＲが存在し、その抵抗値をＥＳＲとする。平滑容量Ｃとして電解コンデンサを用いる場合は、スイッチング周波数ｆswにおいて、平滑容量Ｃのインピーダンスは寄生抵抗ＥＳＲによるものが支配的であることが多い。すなわち、以下の（２）式が成り立つ。

このとき、直流出力電圧Ｖoutのリップル分は、インダクタ電流ＩLと寄生抵抗ＥＳＲから計算することができる。

図２は直流出力電圧Ｖoutのリップル分の電圧波形を示す図である。図２の横軸は時間、縦軸は電圧を表している。直流出力電圧Ｖoutのリップル分は、スイッチング周波数ｆswに応じた周期を持っており、１周期は図示のように、４つの区間ａ，ｂ，ｃ，ｄに分けられる。

区間ａは、Ｖout＜Ｖrefであり、比較器６から出力される判定信号はハイレベルで、ハイサイドスイッチＳＷＨはオンし、ローサイドスイッチＳＷＬはオフする。この区間では、直流出力電圧Ｖoutは線形に増加する。

Ｖout＝Ｖrefになった時点で、比較器６から出力される判定信号はハイレベルからローレベルに変化するが、比較器６から出力される判定信号と、インバータ８から出力されるスイッチ制御信号との間には、遅延部７による遅延時間分のずれがあるため、区間ｂはハイサイドスイッチＳＷＨがオンで、ローサイドスイッチＳＷＬがオフの状態が継続する。

区間ａから区間ｂに切り替わってから遅延時間ｔdが経過した後に、ハイサイドスイッチＳＷＨはオフで、ローサイドスイッチＳＷＬはオンになり、区間ｃに入る。区間ｃでは直流出力電圧Ｖoutは線形に減少する。

その後、再びＶout＝Ｖrefになると、比較器６から出力される判定信号はハイレベルになるが、遅延部７による遅延時間分のずれがあるため、ハイサイドスイッチＳＷＨはオフで、ローサイドスイッチＳＷＬはオンの状態を継続し、直流出力電圧Ｖoutは低下し続ける。これが区間ｄであり、時間ｔdの間、継続する。

直流出力電圧Ｖoutの最大値と基準電圧Ｖrefとの差電圧をＶ1、基準電圧Ｖrefと直流出力電圧Ｖoutの最小値との差電圧をＶ2、区間ａの長さをｔ1、区間ｃの長さをｔ2とすると、以下の（３）〜（６）式が成り立つ。

これら（３）〜（６）式より、ｔ1とｔ2を求めると、以下の（７）式と（８）式が得られる。

図２に示すように、１周期は（ｔ1＋ｔd＋ｔ2＋ｔd）であることから、スイッチング周波数ｆswは、以下の（９）式で表される。

（９）式より、直流入力電圧Ｖinと直流出力電圧Ｖoutがわかれば、所望のスイッチング周波数ｆswにするための遅延時間ｔdを一意に決定できることがわかる。また、ＤＣ−ＤＣ変換器１では、直流出力電圧Ｖoutが基準電圧Ｖrefに一致するように制御されるため、上記（９）式のＶoutの代わりにＶrefを用いてもよい。

図１は、（９）式のＶoutをＶrefに置き換えた式を実現する回路である。図１の制御回路３内の遅延部７には、入力信号として、比較器６から（Ｖin−Ｖref）に応じた判定信号と、直流入力信号Ｖinと、基準電圧Ｖrefとが入力される。また、場合によっては、スイッチング周波数ｆswも遅延部７に入力される場合がある。このスイッチング周波数ｆswは、外部から入力せずに、所望値を予め遅延部７に設定しておいてもよい。

遅延部７は、これらの入力信号に基づいて、上述した（９）式に基づいて、遅延時間ｔdを取得して、比較器６からの判定信号をその遅延時間ｔd分だけ遅延させて出力する。

この遅延部７を設けることで、図２の区間ｂと区間ｄにおいて、ハイサイドスイッチＳＷＨとローサイドスイッチＳＷＬが切り替わるタイミングを遅延時間ｔdだけずらすことができ、直流出力電圧Ｖoutに、図２のようなリップル分を重畳できる。

図１の遅延部７に外部から所望のスイッチング周波数ｆswを入力する場合、遅延部７は、外部から設定したスイッチング周波数ｆswと、直流入力電圧Ｖinと、直流出力電圧Ｖout（あるいは基準電圧Ｖref）とをパラメータとして、上述した（９）式により、遅延時間ｔdを求める。あるいは、後述するように、スイッチング周波数ｆswと、直流入力電圧Ｖinと、直流出力電圧Ｖoutを入力パラメータとして、対応する遅延時間ｔdを取得可能なテーブルを予め用意しておき、入力パラメータが与えられると、このテーブルを検索して、対応する遅延時間ｔdを取得するようにしてもよい。

このように、第１の実施形態では、直流出力電圧Ｖoutと基準電圧Ｖrefとの差電圧に応じた正負の判定信号を所定の遅延時間ｔd分だけ遅延させたスイッチング制御信号により、ハイサイドスイッチＳＷＨとローサイドスイッチＳＷＬを交互にオン／オフするため、インダクタＬのインダクタンス値Ｌが未知であっても、遅延時間ｔdにより、スイッチング周波数ｆswを高速かつ精度よく制御することができる。

（第２の実施形態）
第２の実施形態は、平滑容量Ｃの寄生抵抗ＥＳＲが小さい場合を念頭に置いたものである。

図３は第２の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図である。図３では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

平滑容量Ｃとして、セラミックキャパシタ等の寄生抵抗ＥＳＲが小さいキャパシタを用いる場合、上述した（２）式は成り立たないことが多く、出力電圧を観測しただけでは、図２に示すようなリップル波形は観察されない。このため、図３のＤＣ−ＤＣ変換器１は、平滑容量Ｃを流れるキャパシタ電流を検出するキャパシタ電流検出部１１と、減算器５から出力された差電圧に利得を乗算する増幅器１２と、増幅器１２の出力信号とキャパシタ電流検出部１１の出力信号とを加算する加算器１３と、を備えている。

加算器１３で加算された信号Ｓは、以下の（１０）式で表される。
Ｓ＝α（Ｖout−Ｖref）＋Ｉc …（１０）

この（１０）式において、α（Ｖout−Ｖref）＜＜Ｉcとなるように利得を設定すれば、比較器６の入力信号の波形は図２と相似であることから、図２の区間ａ，ｂ，ｃ，ｄにて求めた上記（９）式がそのまま成立する。すなわち、第２の実施形態においても、第１の実施形態と同様に、所望のスイッチング周波数ｆswを遅延時間ｔdで決定できる。

上述した（１０）式において、キャパシタ電流Ｉcは、α（Ｖout−Ｖref）よりも位相が９０°早く、α（Ｖout−Ｖref）の成分は遅延時間を大きくする方向に作用する。したがって、α（Ｖout−Ｖref）の成分が大きいと、遅延時間が大きくなってしまい、スイッチング周波数ｆswが下がってしまう。

したがって、α（Ｖout−Ｖref）＜＜Ｉcの関係を満たすことが重要である。この関係が満たされれば、上述した（９）式が適用され、遅延時間ｔdを調整することで、所望のスイッチング周波数ｆswに設定可能となる。

このように、第２の実施形態では、平滑容量Ｃとして寄生抵抗ＥＳＲが小さいキャパシタを用いた場合に、平滑容量Ｃを流れる電流を測定するとともに、減算器５から出力された差電圧の利得を調整することにより、第１の実施形態と同様に、所望のスイッチング周波数ｆswを遅延時間ｔdにより高速かつ高精度に設定できる。

（第３の実施形態）
第３の実施形態は、第２の実施形態と異なり、インダクタ電流を測定するものである。

図４は第３の実施形態によるＤＣ−ＤＣ変換器１の概略的な回路図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

負荷電流が一定であるとすると、インダクタＬを流れるインダクタ電流のリップル分がキャパシタ電流に等しい。インダクタ電流には、直流成分が含まれているため、インダクタ電流から直流成分を除去することで、キャパシタ電流と同様の電流波形を抽出できる。

そこで、図４は、インダクタ電流を検出するインダクタ電流検出部１４と、検出されたインダクタ電流から直流成分を除去するハイパスフィルタ（ＨＰＦ）１５と、を備えている。この他、図４のＤＣ−ＤＣ変換器は、図３と同様に、減算器５から出力された差電圧に利得を乗算する増幅器１２と、増幅器１２の出力信号とハイパスフィルタ１５の出力信号とを加算する加算器１３と、を備えている。

加算器１３は、ハイパスフィルタ１５を通過したインダクタ電流のリップル分の信号と、増幅器１２で利得調整した差電圧αＶeとを加算する。加算器１３で加算された信号Ｓは、上述した（１０）式と同様の式で表され、ハイパスフィルタ１５を通過したインダクタ電流のリップル分の信号が、増幅器１２で利得調整した差電圧αＶeよりも非常に大きくなるように利得αを設定することで、第１の実施形態と同様に、所望のスイッチング周波数ｆswを遅延時間ｔdで設定可能となる。

なお、インダクタ電流検出部１４として、トランスを用いる場合は直流成分が含まれなくなるため、ハイパスフィルタ１５は不要となる。このように、ハイパスフィルタ１５は必ずしも必須ではない。

このように、第３の実施形態では、インダクタ電流の検出結果を遅延部７で遅延させてスイッチング制御信号を生成するため、第２の実施形態と同様に、所望のスイッチング周波数ｆswを遅延時間ｔdにより高速かつ高精度に設定できる。

（第４の実施形態）
第４の実施形態は、上述した第２の実施形態の具体例である。

図５は第４の実施形態によるＤＣ−ＤＣ変換器１の回路図である。図５の回路は図３に示した各構成部分の内部構成をより詳細に示している。図５において、キャパシタ電流検出部１１は、キャパシタＣ１と、抵抗Ｒ１と、オペアンプＯＰ１とを含む微分器である。キャパシタＣ１は、ＤＣ−ＤＣ変換器１の出力端子ＯＵＴとオペアンプＯＰ１の仮想接地点との間に接続されている。キャパシタＣ１の容量は平滑容量Ｃの１／Ｎであり、平滑容量Ｃを流れる電流Ｉcの１／ＮがキャパシタＣ１に流れる。この電流Ｉc／Ｎが抵抗Ｒ１に流れ込むことから、キャパシタ電流検出部１１の出力電圧Ｖcs1は、以下の（１１）式で表される。
Ｖcs1＝Ｖref−Ｒ1（Ｉc／Ｎ） …（１１）

上記（１１）式は、直流出力電圧Ｖout＝Ｖrefとしている。この（１１）式からわかるように、キャパシタ電流検出部１１の出力電圧Ｖcs1は、平滑容量Ｃを流れる電流Ｉcに依存する。

図５において、減算器５および増幅器１２は、抵抗値αＲ２を有する抵抗２１と、抵抗値Ｒ２を有する抵抗２２と、オペアンプＯＰ２とを含む反転増幅器である。抵抗２２は、ＤＣ−ＤＣ変換器１の出力端子ＯＵＴとオペアンプＯＰ２の反転入力端子との間に介挿され、抵抗21は、オペアンプＯＰ２の反転入力端子とオペアンプＯＰ２の出力端子との間に介挿されている。オペアンプＯＰ２の正転入力端子には基準電圧Ｖrefが入力されている。

オペアンプＯＰ２の出力電圧Ｖg1は、以下の（１２）式で表される。
Ｖg1＝Ｖref−α（Ｖout−Ｖref） …（１２）

加算器１３は、抵抗２３〜２５と、オペアンプＯＰ３とを有する。抵抗２３は、オペアンプＯＰ３の反転入力端子とオペアンプＯＰ１の出力端子との間に介挿されている。抵抗２４は、オペアンプＯＰ３の反転入力端子とオペアンプＯＰ２の出力端子との間に介挿されている。抵抗２５は、オペアンプＯＰ３の非反転入力端子とオペアンプＯＰ３の出力端子との間に介挿されている。

加算器１３の出力電圧Ｓは、以下の（１３）式で表される。
Ｓ＝Ｖref＋α（Ｖout−Ｖref）＋Ｉc …（１３）

比較器６は、加算器１３の出力電圧Ｓと基準電圧Ｖrefとを比較して、判定信号を出力する。上述したように、α（Ｖout−Ｖref）＜＜Ｉcであれば、判定信号はＩcに依存することになる。

このように、第４の実施形態による図５の回路によれば、比較的簡易な回路で、第２の実施形態と同様の効果が得られる。

（第５の実施形態）
第５の実施形態は、上述した第１〜第４の実施形態に適用可能な遅延部７の具体例である。

図６は第５の実施形態による遅延部７の概略構成を示すブロック図である。図６の遅延部７は、ＤＣ−ＤＣ変換器１の直流入力電圧Ｖinをデジタル値に変換する第１Ａ／Ｄ変換器（ＡＤＣ１）３１と、基準電圧Ｖrefをデジタル値に変換する第２Ａ／Ｄ変換器（ＡＤＣ２）３２と、遅延時間生成部３３と、制御電圧生成部３４と、複数の遅延素子ＤＳ１が縦続接続された遅延素子群３６とを有する。

遅延時間生成部３３は、直流入力電圧Ｖinおよび基準電圧Ｖrefとを入力パラメータとして、対応する遅延時間ｔdを出力する。場合によっては、遅延時間生成部３３は、直流入力電圧Ｖinおよび基準電圧Ｖrefに加えて、希望するスイッチング周波数ｆswを入力パラメータとして、対応する遅延時間ｔdを出力してもよい。

制御電圧生成部３４は、遅延時間ｔdに基づいて、遅延素子群３６を構成する各遅延素子ＤＳ１の遅延時間を制御するための制御電圧Ｖcontを生成する。

所望のスイッチング周波数ｆswを得るために設定すべき遅延時間ｔdは、上述した（９）式で、Ｖout＝Ｖrefとすると、以下の（１０）式で表される。

遅延時間生成部３３は、直流入力電圧Ｖinおよび基準電圧Ｖrefとを入力パラメータとして、所望のスイッチング周波数ｆswを得るための遅延時間ｔdを上述した（１０）式に基づいて生成する。遅延時間生成部３３は、新たな入力パラメータが与えられるたびに（１０）式の計算を行って遅延時間ｔdを生成してもよいが、処理の効率化のためには、複数種類の入力パラメータと、対応する遅延時間ｔdとの関係を示すテーブルを予め用意しておく方が処理の迅速化と消費電力の低減のために望ましい。

また、スイッチング周波数ｆswも入力パラメータとして外部から与えてもよい。この場合、直流入力電圧Ｖin、基準電圧Ｖrefおよびスイッチング周波数ｆswの３つを入力パラメータとして、対応する遅延時間ｔdを取得するためのテーブルを予め用意しておけばよい。

遅延時間生成部３３で生成された遅延時間ｔdはデジタル値であるため、制御電圧生成部３４は、遅延時間ｔdをアナログの制御電圧Ｖcontに変換して、各遅延素子ＤＳ１のバイアス電圧を制御する。

制御電圧生成部３４は、遅延時間ｔdに応じた制御電圧Ｖcontを迅速に取得できるよう、遅延時間ｔdを入力パラメータとして制御電圧Ｖcontを取得するためにテーブルを予め用意しておくのが望ましい。

図７は遅延素子ＤＳ１の詳細構成の一例を示す回路図である。図７の遅延素子ＤＳ１は、電源電圧Ｖddと接地電圧との間に縦続接続された３つのトランジスタＭ１，Ｍ２，Ｍ３を有する。トランジスタＭ１，Ｍ２はインバータ８を構成し、トランジスタＭ３により、出力信号の立ち下がり時の時定数を調整する。このとき、トランジスタＭ３は線形領域で動作し、ゲート電圧に印加された電圧Ｖcontにより等価出力抵抗が変化する可変抵抗素子として機能する。

このように、第５の実施形態では、外部から与えられた直流入力電圧Ｖinと基準電圧Ｖrefを入力パラメータとして、所望のスイッチング周波数ｆswを得るための遅延時間ｔdを遅延時間生成部３３にて生成して、その遅延時間ｔdに基づいて遅延素子ＤＳ１の遅延時間を調整するため、所望のスイッチング周波数ｆswに精度よく合わせ込むことができる。

（第６の実施形態）
第６の実施形態は、上述した第１〜第４の実施形態に適用可能な遅延部７の他の具体例であり、遅延部７における遅延時間を第５の実施形態よりも正確に制御することを目的としたものである。

図８は第６の実施形態による遅延部７の概略的な回路図である。図８の遅延部７は、ＤＬＬ（Delay Lock Loop)回路４１と、ＤＣ−ＤＣ変換器１の直流入力電圧Ｖinをデジタル値に変換する第１Ａ／Ｄ変換器３１と、基準電圧Ｖrefをデジタル値に変換する第２Ａ／Ｄ変換器３２と、遅延時間生成部３３と、温度計コード生成部４２と、複数の遅延素子ＤＳ１［０：ｎ−１］が縦続接続された遅延素子群４４とを有する。

複数の遅延素子群４４を構成する各遅延素子ＤＳ１には、バイパス経路が設けられており、かつバイパス経路と遅延素子ＤＳ１の遅延経路のいずれかを選択するスイッチＳＷＢ［０：ｎ−１］が設けられている。また、各遅延素子ＤＳ１の段間にはスイッチＳＷ［０：ｎ−１］が接続されている。これらスイッチＳＷＢ，ＳＷの選択は、温度計コード生成部４２により行われる。

ＤＬＬ回路４１は、外部から入力されるクロック信号ＣＫの１周期と、ＤＬＬ回路４１内の複数の遅延素子４３の伝搬遅延時間の総計時間とが等しくなるように、各遅延素子４３に与える制御電圧Ｖcontを制御する。

温度計コード生成部４２は、遅延時間生成部３３で生成されたデジタル値からなる遅延時間ｔdを、ｎビットの温度計コードＤ［n-1,…,0］に変換する。温度計コードの各ビットは、遅延素子群４４の内部のそれぞれ別個の遅延素子ＤＳ１を制御するためのものである。例えば、ｉビット目の温度計コードＤ［ｉ］が「１」であれば、対応するｉ番目の遅延素子ＤＳ１のスイッチＳＷ［ｉ］がオンして、ＳＷＢ［ｉ］がオフする。これにより、温度計コードの各ビット値により、各遅延素子ＤＳ１を通過させるか否かを各遅延素子ＤＳ１ごとに設定できる。

遅延素子群４４の内部の各遅延素子ＤＳ１の遅延時間は、ＤＬＬ回路４１により、クロック信号ＣＫの精度と同程度に制御され、かつ、各遅延素子ＤＳ１で遅延させるか否かを各遅延素子ＤＳ１ごとに制御できるため、遅延時間の設定をより細かく、かつより高精度に設定できる。

（第７の実施形態）
第６の実施形態は、所望のスイッチング周波数ｆswを予め遅延時間生成部３３に設定しておく例を示したが、以下に説明する第７の実施形態は、外部から任意のスイッチング周波数ｆswを設定できるようにしたものである。

図９は第７の実施形態による遅延部７の概略的な回路図である。図９では、図８と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図９の遅延部７は、図８の遅延部７の構成に加えて、外部からネットワークを介してデジタル値からなる基準電圧Ｖrefとスイッチング周波数ｆswを設定するための通信インタフェース部４５を有する。すなわち、図９では、所望の基準電圧Ｖrefとスイッチング周波数ｆswをデジタル通信によって受信する。

これにより、第７の実施形態によれば、負荷４の大きさに応じて、スイッチング周波数ｆswを動的に調整可能となり、直流出力電圧Ｖoutのリップルと変換効率のトレードオフの両立を図ることができる。

上述した第１〜第７の実施形態では、直流入力電圧Ｖinを降圧して直流出力電圧Ｖoutを生成する降圧型のＤＣ−ＤＣ変換器１を説明したが、本発明は昇圧型のＤＣ−ＤＣ変換器１にも適用可能である。また、各実施形態では、ハイサイドスイッチＳＷＨとローサイドスイッチＳＷＬを交互にオン／オフする例を説明したが、必ずしも交互にオン／オフさせる必要はなく、両スイッチともオフになる期間を設けてもよい。また、一つのスイッチのみ設けてもよい。

上述した各実施形態において、パワー段２と制御回路３を統合して一つの半導体チップで構成してもよいし、例えば制御回路３を半導体チップで構成して、パワー段２のスイッチＳＷＨ，ＳＨＬ、インダクタＬ、および平滑容量Ｃの少なくとも一部を外付け部品として半導体チップに接続してもよい。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ ＤＣ−ＤＣ変換器、２ パワー段、３ 制御回路、５ 減算器、６ 比較器、７ 遅延部、１１ キャパシタ電流検出部、１２ 増幅器、１３ 加算器、１４ インダクタ電流検出部、１５ ハイパスフィルタ、３３ 遅延時間生成部、３４ 制御電圧生成部

Claims (9)

1. 直流入力電圧の入力端子と、前記直流入力電圧を変換した直流出力電圧の出力端子との間に介挿されるインダクタと、
   前記インダクタに接続されるキャパシタと、
   前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するＤＣ−ＤＣ変換器を制御するＤＣ−ＤＣ変換器制御装置において、
   前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、
   前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、
   前記判定信号を所定の遅延時間分遅延させる遅延部と、を備え、
   前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン／オフ制御され、
   前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、により決定されることを特徴とするＤＣ−ＤＣ変換器制御装置。
2. 前記キャパシタまたは前記インダクタを流れる電流を検出する電流検出部を備え、
   前記比較器は、前記電流検出部で検出された電流に応じた信号に基づいて、前記判定信号を生成することを特徴とする請求項１に記載のＤＣ−ＤＣ変換器制御装置。
3. 前記電流検出部は、前記インダクタを流れる電流を検出するものであり、
   前記電流検出部で検出した信号に含まれる直流信号成分を除去するハイパスフィルタを備え、
   前記比較器は、前記ハイパスフィルタを通過した信号に基づいて、前記判定信号を生成することを特徴とする請求項２に記載のＤＣ−ＤＣ変換器制御装置。
4. 前記電流検出部は、一端側が前記出力端子に接続された前記キャパシタを流れる電流を検出するものであり、
   前記電流検出部は、前記直流出力電圧を微分することにより、前記キャパシタを流れる電流を検出することを特徴とする請求項２に記載のＤＣ−ＤＣ変換器制御装置。
5. 前記遅延部は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、を用いて、以下の（１）式により計算される前記所定の遅延時間ｔd分、前記判定信号を遅延させることを特徴とする請求項１乃至４のいずれかに記載のＤＣ−ＤＣ変換器制御装置。
   

   
6. 前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、の組合せを入力パラメータとして、対応する前記所定の遅延時間を出力する遅延時間選択テーブルを備え、
   前記遅延部は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、の組合せを入力パラメータとして、前記遅延時間選択テーブルから、対応する前記所定の遅延時間を選択して、該選択した遅延時間分、前記判定信号を遅延させることを特徴とする請求項１乃至５のいずれかに記載のＤＣ−ＤＣ変換器制御装置。
7. 前記遅延部は、
   縦続接続された複数の第１遅延素子の遅延時間をクロック信号に同期させて調整するＤＬＬ（Delay Locked Loop）回路と、
   前記複数の第１遅延素子の遅延時間に同期して遅延時間が調整される、縦続接続された複数の第２遅延素子を有する遅延回路と、
   前記複数の第２遅延素子のそれぞれを前記遅延回路の遅延時間決定のために用いるか否かを切り替える切替回路と、
   前記直流入力電圧および前記基準電圧に基づいて、前記遅延回路の遅延時間を設定する遅延時間生成部と、
   前記遅延時間生成部で生成された遅延時間に基づいて、前記切替回路を切替制御するための切替制御信号を生成する切替制御部と、を有することを特徴とする請求項１乃至６のいずれかに記載のＤＣ−ＤＣ変換器制御装置。
8. 前記直流出力電圧は、前記直流入力電圧よりも低い電圧レベルであることを特徴とする請求項１乃至７のいずれかに記載のＤＣ−ＤＣ変換器制御装置。
9. 直流入力電圧を直流出力電圧に変換する直流電圧変換部を備え、
   前記直流電圧変換部は、
   前記直流入力電圧の入力端子と前記直流出力電圧の出力端子との間に介挿されるインダクタと、
   前記インダクタに接続されるキャパシタと、
   前記直流入力電圧を前記インダクタに印加するか否かを切り替えるスイッチと、を有するＤＣ−ＤＣ変換器において、
   前記直流出力電圧と基準電圧との差電圧信号を生成する減算器と、
   前記差電圧信号の正負の判定結果を示す判定信号を生成する比較器と、
   前記判定信号を所定の遅延時間分遅延させる遅延部と、を備え、
   前記スイッチは、前記遅延部で遅延させた前記判定信号に基づいてオン／オフ制御され、
   前記所定の遅延時間は、前記直流入力電圧と、前記基準電圧と、前記スイッチをオン／オフする周波数と、により決定されることを特徴とするＤＣ−ＤＣ変換器。

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