<第1実施形態>
図1は、DC/DCコンバータの第1実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、入力電圧Viから所望の出力電圧Voを生成してこれを不図示の負荷(CPU[central processing unit]等)に供給する降圧型スイッチング電源であり、スイッチ出力段10と、帰還電圧生成部20と、エラーアンプ30と、位相補償部40と、電流検出部50と、差動アンプ60と、オシレータ70と、PWM[pulse width modulation]コンパレータ80と、ドライバ90と、クランパ100と、軽負荷検出コンパレータ110と、タイミング制御部120と、を有する。
なお、DC/DCコンバータ1には、上記した回路要素のほか、その他の保護回路(減電圧保護回路、過電圧保護回路、温度保護回路など)を適宜組み込んでも構わない。
スイッチ出力段10は、入力電圧Viを降圧して所望の出力電圧Voを生成する降圧型であり、出力トランジスタ11(本図ではPMOSFET[P channel type metal oxide semiconductor field effect transistor])と、同期整流トランジスタ12(本図ではNMOSFET[N channel type MOSFET])と、コイル13と、キャパシタ14と、を含んでいる。
出力トランジスタ11のソースは、入力電圧Viの印加端に接続されている。出力トランジスタ11のドレインは、コイル13の第1端に接続されている。出力トランジスタ11のゲートは、ゲート信号G1の印加端に接続されている。出力トランジスタ11は、ゲート信号G1がハイレベルであるときにオフし、ゲート信号G1がローレベルであるときにオンする。
同期整流トランジスタ12のソースは、接地端(=接地電圧GNDの印加端)に接続されている。同期整流トランジスタ12のドレインは、コイル13の第1端に接続されている。同期整流トランジスタ12のゲートは、ゲート信号G2の印加端に接続されている。同期整流トランジスタ12は、ゲート信号G2がハイレベルであるときにオンし、ゲート信号G2がローレベルであるときにオフする。
なお、スイッチ出力段10に高電圧が印加される場合には、出力トランジスタ11や同期整流トランジスタ12として、それぞれ、パワーMOSFET、IGBT[insulated gate bipolar transistor]、SiCトランジスタなどの高耐圧素子を用いるとよい。
出力トランジスタ11と同期整流トランジスタ12は、ゲート信号G1及びG2に応じて相補的にオン/オフされる。このようなオン/オフ動作により、コイル13の第1端には、入力電圧Viと接地電圧GNDとの間でパルス駆動される矩形波状のスイッチ電圧Vswが生成される。なお、上記の「相補的」という文言は、出力トランジスタ11と同期整流トランジスタ12のオン/オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間(デッドタイム)が設けられている場合も含む。
また、DC/DCコンバータ1の構成要素をICに集積化する場合、出力トランジスタ11と同期整流トランジスタ12は、ICに内蔵してもよいし外付けしてもよい。また、出力トランジスタ11をNMOSFETに置き換えることもできる。ただし、その場合には、ブートストラップ回路などを用いてゲート信号G1のハイレベルを入力電圧Viよりも高めてやる必要がある。また、同期整流トランジスタ12に代えて整流ダイオードを用いることも可能である。
コイル13とキャパシタ14は、スイッチ電圧Vswを整流及び平滑して出力電圧Voを生成するLCフィルタを形成する。なお、コイル13の第1端は、先に述べた通り、出力トランジスタ11及び同期整流トランジスタ12それぞれのドレイン(=スイッチ電圧Vswの印加端)に接続されている。コイル13の第2端とキャパシタ14の第1端は、いずれも出力電圧Voの印加端に接続されている。キャパシタ14の第2端は、接地端に接続されている。
帰還電圧生成部20は、出力電圧Voの印加端と接地端との間に直列接続された抵抗21及び22を含み、両抵抗間の接続ノードから出力電圧Voに応じた帰還電圧FB(出力電圧Voの分圧電圧)を出力する。なお、出力電圧Voがエラーアンプ30の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部20を省略して出力電圧Voをエラーアンプ30に直接入力しても構わない。
エラーアンプ30は、電流出力型のトランスコンダクタンスアンプ(いわゆるgmアンプ)であり、反転入力端(-)に入力される帰還電圧FBと非反転入力端(+)に入力される第1基準電圧REF1(=出力電圧Voの目標設定値に相当)との差分に応じた誤差電流信号I30を生成する。誤差電流信号I30は、帰還電圧FBが第1基準電圧REF1よりも低いときには正方向(=エラーアンプ30から位相補償部40に向かう方向)に流れ、帰還電圧FBが第1基準電圧REF1よりも高いときには負方向(=位相補償部40からエラーアンプ30に向かう方向)に流れる。
位相補償部40は、エラーアンプ30の出力端と接地端との間に直列接続された抵抗41とキャパシタ42を含み、誤差電流信号I30の入力を受けて誤差電圧信号COMPを生成する。なお、抵抗41の抵抗値とキャパシタ42の容量値を適切に設定することにより、誤差電圧信号COMPの位相を補償して出力帰還ループの発振を防ぐことができる。
電流検出部50は、コイル13に流れるコイル電流ILをタイミング制御信号STに応じたタイミングでサンプリングし、そのサンプリング値に応じた電流センス信号ISNSを生成する。電流センス信号ISNSは、例えば、コイル電流ILのサンプリング値が大きいほど高くなり、逆に、コイル電流ILのサンプリング値が小さいほど低くなる電圧信号とすればよい。
差動アンプ60は、非反転入力端(+)に入力される誤差電圧信号COMPと、反転入力端(-)に入力される電流センス信号ISNSとの差分に応じた第1アナログ信号VC1を生成する。第1アナログ信号VC1は、電流センス信号ISNSが高いほど低下し、電流センス信号ISNSが低いほど上昇する。すなわち、第1アナログ信号VC1は、コイル電流ILが大きいほど低下し、コイル電流ILが小さいほど上昇する。このように、本実施形態のDC/DCコンバータ1では、出力電圧Voとコイル電流ILの双方を検出して出力帰還制御を行う電流モード制御方式が採用されている。
オシレータ70は、所定のスイッチング周期T(延いては所定のスイッチング周波数fsw(=1/T))でパルス駆動されるランプ波形(本実施形態では鋸波形)の第1ランプ信号VR1を生成する。
PWMコンパレータ80は、非反転入力端(+)に入力される第1アナログ信号VC1と反転入力端(-)に入力される第1ランプ信号VR1とを比較して第1比較信号CMP1(=スイッチ出力段10の制御信号に相当)を生成する。第1比較信号CMP1は、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときにハイレベルとなり、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときにローレベルとなる。すなわち、スイッチ出力段10のオンデューティDon(=ton/T、すなわち、スイッチング周期Tに占めるオン期間tonの割合)は、第1アナログ信号VC1が高いほど大きくなり、逆に、第1アナログ信号VC1が低いほど小さくなる。
ドライバ90は、NANDゲート91とANDゲート92を含み、第1比較信号CMP1に応じてゲート信号G1及びG2(=それぞれスイッチ出力段10の駆動信号に相当)を生成する。具体的に述べると、NANDゲート91は、スリープ制御信号XSLPと第1比較信号CMP1との否定論理積演算信号をゲート信号G1として出力する。また、ANDゲート92は、スリープ制御信号XSLPと反転入力される第1比較信号CMP1との論理積演算信号をゲート信号G2として出力する。
従って、スリープ制御信号XSLPがハイレベル(=ウェイクアップ時の論理レベル)である場合、ゲート信号G1及びG2は、基本的に第1比較信号CMP1の論理反転信号となる。より具体的に述べると、第1比較信号CMP1がハイレベルであるときには、ゲート信号G1及びG2がいずれもローレベルとなるので、出力トランジスタ11がオンして同期整流トランジスタ12がオフする。逆に、第1比較信号CMP1がローレベルであるときには、ゲート信号G1及びG2がいずれもハイレベルとなるので、出力トランジスタ11がオフして同期整流トランジスタ12がオンする。
一方、スリープ制御信号XSLPがローレベル(=スリープ時の論理レベル)である場合、ゲート信号G1は、第1比較信号CMP1に依ることなくハイレベルとなり、ゲート信号G2は、第1比較信号CMP1に依ることなくローレベルとなる。従って、出力トランジスタ11と同期整流トランジスタ12がいずれもオフする。
このように、本実施形態のDC/DCコンバータ1は、スリープ制御信号XSLPがローレベルであるときに、出力トランジスタ11と同期整流トランジスタ12をいずれもオフすることにより、スリープモード(=出力停止状態)に移行する機能を備えている。
クランパ100は、誤差電圧信号COMPを所定の上限値以下、または、所定の下限値以上に制限することにより、コイル電流IL(延いては負荷に流れる負荷電流)の過電流保護(OCP[over current protection])、または、逆電流保護(NCP[negative current protection])を掛ける。
先にも述べたように、本実施形態のDC/DCコンバータ1では、コイル電流ILに応じた電流センス信号ISNSが差動アンプ60に帰還入力されている。従って、誤差電圧信号COMPが上昇するとコイル電流ILが増大し、誤差電圧信号COMPが低下するとコイル電流ILが減少する。このように、コイル電流ILの大きさは、誤差電圧信号COMPに応じて制御することができる。
反対に、コイル電流ILが増えるとオンデューティDonが小さくなるので、出力電圧Voが低下して誤差電圧信号COMPが上昇し、コイル電流ILが減るとオンデューティDonが大きくなるので、出力電圧Voが上昇して誤差電圧信号COMPが低下する。すなわち、誤差電圧信号COMPは、コイル電流ILの大きさ(電流値)に関する情報を持っていると言える。従って、クランパ100を用いて誤差電圧信号COMPに制限を掛けることにより、コイル電流ILを間接的に制限することが可能となる。
軽負荷検出コンパレータ110は、非反転入力端(+)に入力される誤差電圧信号COMPと反転入力端(-)に入力される第2基準電圧REF2(=軽負荷検出閾値に相当)とを比較してスリープ制御信号XSLPを生成する。スリープ制御信号XSLPは、誤差電圧信号COMPが第2基準電圧REF2よりも高いときにハイレベル(=ウェイクアップ時の論理レベル)となり、誤差電圧信号COMPが第2基準電圧REF2よりも低いときにローレベル(=スリープ時の論理レベル)となる。
このように、スリープ制御信号XSLPは、誤差電圧信号COMPが第2基準電圧REF2を下回るまでコイル電流IL(延いては負荷電流)が減少したときにローレベルとなる。り、従って、DC/DCコンバータ1の軽負荷時には、スイッチ出力段10のスイッチング動作が停止されるので、軽負荷時の効率を大幅に改善することが可能となる。
タイミング制御部120は、電流検出部50におけるコイル電流ILのサンプリングタイミングを定めるためのタイミング制御信号STを生成する。次に、タイミング制御部120の動作例(タイミング制御信号STの生成手法)について詳述する。
<タイミング制御部>
図2は、タイミング制御部120の第1動作例(ピーク値検出型)を示した波形図であり、上から順に、入力電圧Vi、コイル電流IL、及び、タイミング制御信号STが描写されている。本図の第1動作例では、コイル電流ILのピーク値Ip(極大値)をサンプリングするようにタイミング制御信号STが生成される。従って、DC/DCコンバータ1では、コイル電流ILのピーク値Ipを一定に維持するように出力帰還制御が掛かる。
図3は、タイミング制御部120の第2動作例(ボトム値検出型)を示した波形図であり、先の図2と同じく、上から順に、入力電圧Vi、コイル電流IL、及び、タイミング制御信号STが描写されている。本図の第2動作例では、コイル電流ILのボトム値Ib(極小値)をサンプリングするようにタイミング制御信号STが生成される。従って、DC/DCコンバータ1では、コイル電流ILのボトム値Ibを一定に維持するように出力帰還制御が掛かる。
このように、一般的な電流モード制御方式は、コイル電流ILのサンプリングタイミングに応じて、ピーク値検出型(図2)やボトム値検出型(図3)に分類される。しかしながら、これらの制御方式では、例えば、入力電圧Viの変動に伴ってコイル電流ILのリップル成分が変化すると、誤差電圧信号COMPを一定値に維持したときの平均コイル電流Idc(=コイル電流IdcのDC成分に相当)が変化する。その結果、入出力条件に応じて過電流保護動作や軽負荷検出動作の閾値が変化してしまうので、アプリケーションの設計が困難となる。以下では、その対策について説明する。
図4は、タイミング制御部120の第3動作例(オン期間センター値検出型)を示す波形図であり、上から順に、入力電圧Vi、コイル電流IL、スイッチ電圧Vsw、及び、タイミング制御信号STが描写されている。本図の第3動作例では、スイッチ出力段10のオン期間ton(=出力トランジスタ11がオンして同期整流トランジスタ12がオフしている期間、すなわち、スイッチ電圧Vswのハイレベル期間に相当)の中心タイミングでコイル電流ILのセンター値Icをサンプリングするようにタイミング制御信号STが生成される。従って、DC/DCコンバータ1では、コイル電流ILのセンター値Icを一定に維持するように出力帰還制御が掛かる。
ここで、コイル電流ILのセンター値Icは、先述の平均コイル電流Idc(延いては負荷電流)と等しくなる。従って、誤差電圧信号COMPを所定の上限値以下、または、所定の下限値以上に制限することにより、入出力条件に依らず、一定の負荷電流で過電流保護または逆電流保護を掛けることが可能となる。また、誤差電圧信号COMPが所定の閾値を下回った時点でスイッチ出力段10のスイッチング動作を停止することにより、入出力条件に依らず、一定の負荷電流でスリープモードに移行することが可能となる。
図5は、タイミング制御部120の第4動作例(オフ期間センター値検出型)を示す波形図であり、先の図4と同じく、上から順に、入力電圧Vi、コイル電流IL、スイッチ電圧Vsw、及び、タイミング制御信号STが描写されている。本図の第4動作例では、スイッチ出力段10のオフ期間toff(=出力トランジスタ11がオフして同期整流トランジスタ12がオンしている期間、すなわち、スイッチ電圧Vswのローレベル期間に相当)の中心タイミングでコイル電流ILのセンター値Icをサンプリングするようにタイミング制御信号STが生成される。従って、先の第3動作例を採用した場合と同様、DC/DCコンバータ1では、コイル電流ILのセンター値Icを一定に維持するように出力帰還制御が掛かる。
なお、オン期間tonが短い場合には、当該期間中にコイル電流ILのサンプリングを完了することが困難となることから、オフ期間Toffにサンプリングタイミングを設定することが望ましい。逆に、オフ期間toffが短い場合には、オン期間Tonにコイル電流ILのサンプリングを行えばよい。
<第2実施形態>
図6は、DC/DCコンバータの第3実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、差動アンプ60に代えて演算器130を有しており、差動アンプ60ではなく演算器130に電流センス信号ISNSを帰還入力する点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第2実施形態の特徴部分について重点的な説明を行う。
演算器130は、誤差電圧信号COMPと電流センス信号ISNSとの演算処理(例えば、誤差電圧信号COMPから電流センス信号ISNSを差し引く減算処理)を行うことにより、第1アナログ信号VC(=COMP-ISNS)を生成する。
このように、電流モード制御方式の出力帰還制御を行うに際して、電流センス信号ISNSは、PWMコンパレータ80の非反転入力端(+)に入力されている誤差電圧信号COMPから差し引いてやればよい。
<第3実施形態>
図7は、DC/DCコンバータの第3実施形態を示す回路図である。本実施形態のDC/DCコンバータ1は、第2実施形態(図6)をベースとしつつ、演算器130に代えて演算器140を用いた点に特徴を有する。そこで、第2実施形態と同様の構成要素については、図6と同一の符号を付すことで重複した説明を割愛し、以下では、第3実施形態の特徴部分について重点的な説明を行う。
演算器140は、第1ランプ信号VR1と電流センス信号ISNSとの演算処理(例えば、第1ランプ信号VR1と電流センス信号ISNSとの加算処理)を行うことにより、オフセット済みの第1ランプ信号VR1’(=VR1+ISNS)を生成する。
PWMコンパレータ80は、上記の変更に伴い、非反転入力端(+)に入力される第1アナログ信号VC1と反転入力端(-)に入力されるオフセット済みの第1ランプ信号VR1’とを比較して第1比較信号CMP1を生成する。
このように、電流モード制御方式の出力帰還制御を行うに際して、電流センス信号ISNSは、PWMコンパレータ80の反転入力端(-)に入力されている第1ランプ信号VR1に足し合わせてやってもよい。
なお、電流モード制御方式を実現する手法については、上記以外にも様々なバリエーションが考えられるので、紙面の関係上、全てを例示することは差し控えるが、例えば、電流センス信号と出力電圧の誤差情報を持つ信号を加算または減算してアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行えばよい。若しくは、電流センス信号またはこれに所定の演算処理(加算、減算、乗算、または、除算)を施した信号と、出力電圧の誤差情報を持つ信号をアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行ってもよい。
以上の各実施形態では、センター値検出型(図4、図5)の電流モード制御方式を採用することのメリットを述べたが、以下の各実施形態では、コイル電流ILのセンター値Icを正しく検出するためタイミング制御手法について、具体例を挙げながら詳述する。
<第4実施形態>
図8は、DC/DCコンバータの第4実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、第1アナログ信号VC1と第2ランプ信号VR2を用いてタイミング制御信号STを生成する点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第4実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1において、オシレータ70は、第1ランプ信号VR1を生成してPWMコンパレータ80の反転入力端(-)に供給する一方、第1ランプ信号VR1と同期した第2ランプ信号VR2を生成してタイミング制御部120に供給する。なお、第2ランプ信号VR2は、第1ランプ信号VR1の2倍のスルーレートを持つ鋸波形の信号である。
タイミング制御部120は、第1アナログ信号VC1と第2ランプ信号VR2の双方を用いることにより、スイッチ出力段10のオン期間tonまたはオフ期間toffの中心タイミングでコイル電流ILのサンプリングが行われるように、タイミング制御信号STを生成する。以下では、タイミング制御部120の具体的な動作例について詳述する。
図9は、第4実施形態におけるタイミング制御部120の第1動作例を示す波形図であり、上側から順番に、第1アナログ信号VC1(一点鎖線)、第1ランプ信号VR1(実線)、及び、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図で示すように、第1ランプ信号VR1と第2ランプ信号VR2は、いずれも、共通のスイッチング周期Tで上昇とリセットを繰り返す。
なお、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第1アナログ信号VC1と第2ランプ信号VR2とを比較してタイミング制御信号STを生成する。より具体的に述べると、タイミング制御部120は、第2ランプ信号VR2が上昇して第1アナログ信号VC1と交差するタイミングで、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第2ランプ信号VR2と第1アナログ信号VC1とが交差するタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
図10は、第4実施形態におけるタイミング制御部120の第2動作例を示す波形図であり、先の図9と同じく、上から順に、第1アナログ信号VC1(一点鎖線)、第1ランプ信号VR1(実線)、及び、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第2動作例でも、第1ランプ信号VR1と第2ランプ信号VR2は、いずれも、共通のスイッチング周期Tで上昇とリセットを繰り返す。ただし、第1アナログ信号VC1とオンデューティDonとの関係は、第1動作例(図9)のそれと逆になっている。
具体的に述べると、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が小さくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが大きくなる。
このような動作を実現するためには、例えば、エラーアンプ30の入力極性とPWMコンパレータ80の入力極性を、それぞれ、図8のそれと反転させておけばよい。
ここで、タイミング制御部120は、先の第1動作例(図9)と同じく、第1アナログ信号VC1と第2ランプ信号VR2とを比較してタイミング制御信号STを生成する。より具体的に述べると、タイミング制御部120は、第2ランプ信号VR2が上昇して第1アナログ信号VC1と交差するタイミングで、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第2ランプ信号VR2と第1アナログ信号VC1とが交差するタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
図11は、第4実施形態におけるタイミング制御部120の第3動作例を示す波形図であり、先の図9ないし図10と同じく、上から順番に、第1アナログ信号VC1(一点鎖線)、第1ランプ信号VR1(実線)、及び、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第3動作例では、第1ランプ信号VR1と第2ランプ信号VR2の極性が、第1動作例(図9)のそれと反転されている。すなわち、第1ランプ信号VR1と第2ランプ信号VR2は、いずれも、共通のスイッチング周期Tで低下とリセットを繰り返す。
なお、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。この点については、先の第1動作例(図9)と同様である。
ここで、タイミング制御部120は、先の第1動作例(図9)と同じく、第1アナログ信号VC1と第2ランプ信号VR2とを比較してタイミング制御信号STを生成する。より具体的に述べると、タイミング制御部120は、第2ランプ信号VR2が低下して第1アナログ信号VC1と交差するタイミングで、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第2ランプ信号VR2と第1アナログ信号VC1とが交差するタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
このように、本図の第3動作例であれば、先の第2動作例(図10)と異なり、第1アナログ信号VC1とオンデューティDonとの関係を従前通りに維持しつつ、オフ期間toffにおけるコイル電流ILのセンター値Icをサンプリングすることが可能となる。
図12は、第4実施形態におけるタイミング制御部120の第4動作例を示す波形図であり、先の図9~図11と同じく、上から順に、第1アナログ信号VC1(一点鎖線)、第1ランプ信号VR1(実線)、及び、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第4動作例でも、先の第1動作例(図9)と同じく、第1ランプ信号VR1と第2ランプ信号VR2は、いずれも、共通のスイッチング周期Tで上昇とリセットを繰り返す。ただし、第2ランプ信号VR2は、第1ランプ信号VR1の上昇開始時点からスイッチング周期Tの1/2だけ遅れて上昇し始める。
なお、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。この点については、先の第1動作例(図9)と同様である。
ここで、タイミング制御部120は、先の第1動作例(図9)と同じく、第1アナログ信号VC1と第2ランプ信号VR2とを比較してタイミング制御信号STを生成する。より具体的に述べると、タイミング制御部120は、第2ランプ信号VR2が上昇して第1アナログ信号VC1と交差するタイミングで、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第2ランプ信号VR2と第1アナログ信号VC1とが交差するタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
このように、本図の第4動作例であれば、先の第3動作例(図11)と異なり、第1ランプ信号VR1と第2ランプ信号VR2の極性を反転させずに、第1アナログ信号VC1とオンデューティDonとの関係を従前通りに維持しつつ、オフ期間toffにおけるコイル電流ILのセンター値Icをサンプリングすることが可能となる。
図13は、第4実施形態におけるタイミング制御部120の第5動作例を示す波形図であり、上から順番に、第1アナログ信号VC1(一点鎖線)、等価アナログ信号VC1’(二点鎖線)、第1ランプ信号VR1(実線)、並びに、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第5動作例は、基本的に先の第1動作例(図9)と同様である。ただし、タイミング制御部120は、第1アナログ信号VC1に代えて、これと同等の情報を持つ等価アナログ信号VC1’を第2ランプ信号VR2と比較することにより、タイミング制御信号STを生成する点で異なる。
第1アナログ信号VC1を複数のランプ信号(=第1ランプ信号VR1及び第2ランプ信号VR2)と比較する構成では、第1アナログ信号VC1を単一のランプ信号(=第1ランプ信号VR1のみ)と比較する構成に比べて、ノイズにより第1アナログ信号VC1が揺れてしまう危険性(=PWM制御が不安定になる危険性)が高まる。
そのため、PWM制御の安定性向上を鑑みると、第1アナログ信号VC1そのものを第2ランプ信号VR2と比較するのではなく、第1アナログ信号VC1と同等の情報を持つ等価アナログ信号VC1’ を第2ランプ信号VR2と比較することが望ましい。
なお、等価アナログ信号VC1’の生成方法としては、例えば、第1アナログ信号VC1を単純にバッファする方法が簡便である。
また、入力電圧Viの実際値と出力電圧Voの目標値から、第1アナログ信号VC1の理論値(=α×(Vo/Vi)×T、ただしαは第1ランプ信号VR1のスルーレート)を算出し、その値を持つ等価アナログ信号VC1’を生成する方法も考えられる。
後者の方法では、本図で示したように、第1アナログ信号VC1が過渡的に変動した場合に、コイル電流ILのセンター値Icを正しくサンプリングすることができなくなる。しかしながら、サンプリングタイミングのずれは、あくまでも一時的なものであり、過電流保護動作や軽負荷検出動作に特段の支障が生じることはない。
なお、本図の第5動作例では、先の第1動作例(図9)をベースとした例を挙げたが、第2~第4動作例(図10~図12)において、等価アナログ信号VC1’と第2ランプ信号VR2との比較処理を実施することも当然に可能である。
<第5実施形態>
図14は、DC/DCコンバータの第5実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、第1ランプ信号VR1と第2アナログ信号VC2を用いてタイミング制御信号STを生成する点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第5実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1は、第2アナログ信号VC2の生成手段として、平均値生成部150を有する。平均値生成部150は、第1アナログ信号VC1の信号値と第1ランプ信号VR1の始点値または終点値との単純平均値を持つ第2アナログ信号VC2を生成する。
タイミング制御部120は、第1ランプ信号VR1と第2アナログ信号VC2の双方を用いることにより、スイッチ出力段10のオン期間tonまたはオフ期間toffの中心タイミングでコイル電流ILのサンプリングが行われるように、タイミング制御信号STを生成する。以下では、タイミング制御部120の具体的な動作例について詳述する。
図15は、第5実施形態におけるタイミング制御部120の第1動作例を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)、第2アナログ信号VC2(二点鎖線)、及び、第1ランプ信号VR1(実線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図で示すように、第1ランプ信号VR1は、所定のスイッチング周期Tで上昇とリセットを繰り返す鋸波形の信号である。
なお、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、平均値生成部150は、第1アナログ信号VC1の信号値と第1ランプ信号VR1の始点値(=本図では第1ランプ信号VR1のボトム値VR1L)との単純平均値を持つ第2アナログ信号VC2(=(VC1+VR1L)/2)を生成する。
また、タイミング制御部120は、第1ランプ信号VR1と第2アナログ信号VC2とを比較してタイミング制御信号STを生成する。より具体的に述べると、タイミング制御部120は、第1ランプ信号VR1が上昇して第2アナログ信号VC2と交差するタイミングで、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第1ランプ信号VR1と第2アナログ信号VC2とが交差するタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
なお、先の第4実施形態(図8~図13)では、高速に電圧値が変動する第1ランプ信号VR1に追従して、その2倍のスルーレートを持つ第2ランプ信号VR2を生成しなければならないが、本実施形態では、第2ランプ信号VR2を必要としない。従って、第2ランプ信号VR2の生成が困難である場合には、本実施形態を採用することが望ましい。
図16は、第5実施形態におけるタイミング制御部120の第2動作例を示す波形図であり、先の図15と同じく、上から順に、第1アナログ信号VC1(一点鎖線)、第2アナログ信号VC2(二点鎖線)、及び、第1ランプ信号VR1(実線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第2動作例は、先出の第1動作例(図15)と基本的に同様であるが、平均値生成部150において、第1アナログ信号VC1の信号値と第1ランプ信号VR1の終点値(=本図では第1ランプ信号VR1のピーク値VR1H)との単純平均値を持つ第2アナログ信号VC2(=(VC1+VR1H)/2)を生成する点に違いがある。
この場合、第1ランプ信号VR1と第2アナログ信号VC2が交差するタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
図17は、第5実施形態におけるタイミング制御部120の第3動作例を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)、第2アナログ信号VC2(二点鎖線)、第1ランプ信号VR1(実線)、及び、第2ランプ信号VR2(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の動作例は、先出の第1動作例(図15)と基本的に同様であるが、平均値生成部150において、第1アナログ信号VC1の信号値と第1ランプ信号VR1の始点値または終点値の加重平均値を持つ第2アナログ信号VC2を生成する点に違いがある。
また、上記の変更に伴い、タイミング制御部120では、第1ランプ信号VR1とは異なるスルーレートを持つ第2ランプ信号VR2と、第2アナログ信号VC2とを用いて、スイッチ出力段10のオン期間tonまたはオフ期間toffの中心タイミングでコイル電流ILのサンプリングが行われるようにタイミング制御信号STが生成される。なお、先の第4実施形態(図8~図13)と異なり、第2ランプ信号VR2は、必ずしも第1ランプ信号VR1の2倍のスルーレートを持つわけではない。
例えば、本図に即して具体的に述べると、第2アナログ信号VC2は、第1アナログ信号VC1の信号値(重みm)と第1ランプ信号VR1のボトム値VR1L(重みn)との加重平均値(=mVC1+nVR1L)を持つ。また、第2ランプ信号VR2は、第1ランプ信号VR1の2m/(m+n)倍のスルーレートを持つ。
このような構成とすることにより、第2ランプ信号VR2と第2アナログ信号VC2とが交差するタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
<第6実施形態>
図18は、DC/DCコンバータの第6実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、鋸波形の第1ランプ信号VR1ではなく三角波形の第3ランプ信号VR3を用いてPWM制御を行うとともに、第3ランプ信号VR3がピーク値VR3Hまたはボトム値VR3Lを取るタイミング(=ピークタイミングまたはボトムタイミング)を検出してタイミング制御信号STを生成する点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第6実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1において、オシレータ70は、上り/下りのスルーレートが等しい三角波形の第3ランプ信号VR3を生成してPWMコンパレータ80の反転入力端(-)に供給する。また、オシレータ70は、第3ランプ信号VR3のピークタイミング及びボトムタイミングで論理レベルが切り替わる第1クロック信号CLK1を生成してタイミング制御部120に供給する。
図19は、第6実施形態におけるオシレータ70の一構成例を示す回路図である。本構成例のオシレータ70は、電流源71a及び71bと、スイッチ72a及び72bと、キャパシタ73aと、コンパレータ74aと、抵抗75a、75b及び75cと、セレクタ76と、を含む。
電流源71aの第1端は、電源電圧VDDの印加端に接続されている。電流源71aの第2端は、スイッチ72aの第1端に接続されている。スイッチ72aの第2端、スイッチ72bの第1端、キャパシタ73aの第1端、及び、コンパレータ74aの非反転入力端(+)は、いずれも、第3ランプ信号VR3の出力端に接続されている。スイッチ72bの第2端は、電流源71bの第1端に接続されている。電流源71bの第2端とキャパシタ73aの第2端は、接地端に接続されている。
抵抗75a、75b及び75cは、基準電圧VREFの印加端と接地端との間に図示の順序で直列に接続されている。抵抗75aと抵抗75bとの接続ノードは、第1分圧電圧(=第3ランプ信号VR3のピーク値VR3Hに相当)の出力端として、セレクタ76の第1入力端に接続されている。抵抗75bと抵抗75cとの接続ノードは、第1分圧電圧よりも低い第2分圧電圧(=第3ランプ信号VR3のボトム値VR3Lに相当)の出力端として、セレクタ76の第2入力端に接続されている。セレクタ76の出力端は、閾値電圧VTHの出力端としてコンパレータ74の反転入力端(-)に接続されている。なお、スイッチ72a及び72b、並びに、セレクタ76それぞれの制御端は、いずれもコンパレータ74aの出力端(=第1クロック信号CLK1の出力端)に接続されている。
上記構成から成るオシレータ70において、電流源71aは、所定の充電電流I71aを生成し、電流源71bは、充電電流I71aと等しい放電電流I71bを生成する。
また、スイッチ72a及び72bは、キャパシタ73aを充電電流I71aによって充電するか放電電流I71bによって放電するかを切り替えるように、第1クロック信号CLK1に応じてオン/オフされる。
具体的に述べると、第1クロック信号CLK1がローレベルであるときには、スイッチ72aがオンしてスイッチ72bがオフすることにより、キャパシタ73aを充電電流I71aによって充電する状態となる。従って、第3ランプ信号VR3は、所定の上りスルーレートで単調に上昇していく(図20の時刻t1~t2を参照)。
一方、第1クロック信号CLK1がハイレベルであるときには、スイッチ72aがオフしてスイッチ72bがオンすることにより、キャパシタ73aを放電電流I71bによって放電する状態となる。従って、第3ランプ信号VR3は、上りスルーレートと等しい下りスルーレート(極性は逆)で単調に低下していく(図20の時刻t2~t3を参照)。
コンパレータ74aは、第3ランプ信号VR3と閾値電圧VTH(=ピーク値VR3Hまたはボトム値VR3L)とを比較して第1クロック信号CLK1を生成する。なお、セレクタ76は、第1クロック信号CLK1がローレベルであるときには、ピーク値VR3Hを閾値電圧VTHとして選択し(図20の時刻t1~t2を参照)、逆に、第1クロック信号CLK1がハイレベルであるときには、ボトム値VR3Lを閾値電圧VTHとして選択する(図20の時刻t2~t3を参照)。
従って、第1クロック信号CLK1がローレベルであるときには、第3ランプ信号VR3がピーク値VR3Hを上回るまで、第1クロック信号CLK1がローレベルに維持されて、第3ランプ信号VR3がピーク値VR3Hを上回った時点で、第1クロック信号CLK1がローレベルからハイレベルに立ち上げられる(図20の時刻t1~t2を参照)。
一方、第1クロック信号CLK1がハイレベルであるときには、第3ランプ信号VR3がボトム値VR3Lを下回るまで、第1クロック信号CLK1がハイレベルに維持され、第3ランプ信号VR3がボトム値VR3Lを下回った時点で、第1クロック信号CLK1がハイレベルからローレベルに立ち下げられる(図20の時刻t2~t3を参照)。
このように、コンパレータ74a、抵抗75a~75c、及び、セレクタ76は、第3ランプ信号VR3とピーク値VR3H及びボトム値VR3Lとを比較して第1クロック信号CLK1を生成するクロック信号生成部として機能する。
タイミング制御部120は、上記した第1クロック信号CLK1の入力を受け付けており、その論理レベルが切り替わるタイミング(=第3ランプ信号VR3のピークタイミングまたはボトムタイミング)でコイル電流ILのサンプリングが行われるように、タイミング制御信号STを生成する。以下では、タイミング制御部120の具体的な動作例について詳述する。
図21は、第6実施形態におけるタイミング制御部120の第1動作例を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)及び第3ランプ信号VR3(実線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図で示すように、第3ランプ信号VR3は、所定のスイッチング周期Tを持ち、ピーク値VR3Hまで上昇したら低下に転じ、ボトム値VR3Lまで低下したら上昇に転じるように、ピーク値VR3Hとボトム値VR3Lとの間で上昇と低下を繰り返す。
なお、第1アナログ信号VC1が第3ランプ信号VR3よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第3ランプ信号VR3よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第3ランプ信号VR3がボトム値VR3Lを取るボトムタイミング(=第1クロック信号CLK1がハイレベルからローレベルに立ち下がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第3ランプ信号VR3のボトムタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
このように、鋸波形の第1ランプ信号VR1ではなく三角波形の第3ランプ信号VR3を用いてPWM制御を行う構成であれば、第3ランプ信号VR3のピークタイミングまたはボトムタイミングを検出するだけで、容易にコイル電流ILのセンター値Icをサンプリングすることが可能となる。
図22は、第6実施形態におけるタイミング制御部120の第2動作例を示す波形図であり、先の図21と同じく、上から順番に、第1アナログ信号VC1(一点鎖線)及び第3ランプ信号VR3(実線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の第2動作例は、基本的に先の第1動作例(図21)と同様である。ただし、タイミング制御部120は、第3ランプ信号VR3がピーク値VR3Hを取るピークタイミング(=第1クロック信号CLK1がローレベルからハイレベルに立ち上がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する点で異なる。
なお、本図で示したように、第3ランプ信号VR3のピークタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
<第7実施形態>
図23は、DC/DCコンバータの第7実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第1実施形態(図1)をベースとしつつ、PWMコンパレータ160とORゲート170が別途新たに追加されており、第1ランプ信号VR1とこれを極性反転させた反転第1ランプ信号VR1Bを用いてPWM制御を行うとともに、それぞれのリセットタイミングを検出してタイミング制御信号STを生成する点に特徴を有する。そこで、第1実施形態と同様の構成要素については、図1と同一の符号を付すことで重複した説明を割愛し、以下では、第7実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1において、オシレータ70は、互いに逆極性を持ちながら共通のスイッチング周期Tで上昇または低下とリセットを繰り返す鋸波形の第1ランプ信号VR1及び反転第1ランプ信号VR1Bを生成してPWMコンパレータ80及び160それぞれの反転入力端(-)に供給する。また、オシレータ70は、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミングでワンショットパルスが生成される第2クロック信号CLK2を生成してタイミング制御部120に供給する。
PWMコンパレータ80は、先にも述べたように、非反転入力端(+)に入力される第1アナログ信号VC1と反転入力端(-)に入力される第1ランプ信号VR1とを比較して第1比較信号CMP1を生成する。第1比較信号CMP1は、第1アナログ信号VC1が第1ランプ信号VR1よりも高いときにハイレベルとなり、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときにローレベルとなる。
一方、PWMコンパレータ160は、非反転入力端(+)に入力される第1アナログ信号VC1と反転入力端(-)に入力される反転第1ランプ信号VR1Bとを比較して第2比較信号CMP2を生成する。第2比較信号CMP2は、第1アナログ信号VC1が反転第1ランプ信号VR1Bよりも高いときにハイレベルとなり、第1アナログ信号VC1が反転第1ランプ信号VR1Bよりも低いときにローレベルとなる。
ORゲート170は、第1比較信号CMP1と第2比較信号CMP2との論理和信号SX(=スイッチ出力段10の制御信号に相当)を生成してドライバ90に出力する。論理和信号SXは、第1比較信号CMP1と第2比較信号CMP2の少なくとも一方がハイレベルであるときにハイレベルとなり、第1比較信号CMP1と第2比較信号CMP2の双方がローレベルであるときにローレベルとなる。
図24は、第7実施形態におけるオシレータ70の一構成例を示す回路図である。本構成例のオシレータ70は、電流源71cと、スイッチ72c及び72dと、キャパシタ73b及び73cと、コンパレータ74bと、遅延部77と、を含む。
電流源71cの第1端は、電源電圧VDDの印加端に接続されている。電流源71cの第2端、スイッチ73bの第1端、キャパシタ73bの第1端、及び、コンパレータ74bの非反転入力端(+)は、いずれも第1ランプ信号VR1の出力端に接続されている。スイッチ72cの第2端とキャパシタ73bの第2端は、第1電圧VR1L(=第1ランプ信号VR1及び反転第1ランプ信号VR1Bそれぞれのボトム値VR1Lに相当)の印加端(例えば接地端)に接続されている。コンパレータ74bの反転入力端(-)は、第2電圧VR1H(=第1ランプ信号VR1及び反転第1ランプ信号VR1Bのピーク値VR1Hに相当)の印加端に接続されている。コンパレータ74bの出力端は、遅延部77の入力端に接続されている。
スイッチ72dの第1端とキャパシタ73cの第1端は、いずれも第2電圧VR1Hの印加端に接続されている。スイッチ72dの第2端、キャパシタ73cの第2端、及び、電流源71dの第1端は、いずれも反転第1ランプ信号VR1Bの出力端に接続されている。電流源71dの第2端は、第1電圧VR1Lの印加端に接続されている。スイッチ72c及び72dそれぞれの制御端は、いずれも遅延部77の出力端(=第2クロック信号CLK2の出力端)に接続されている。
上記構成から成るオシレータ70において、電流源71cは、キャパシタ73bを充電するための充電電流I71cを生成し、電流源71dは、キャパシタ73cを充電するための充電電流I71dを生成する。なお、充電電流I71c及びI71dは、互いに等しい電流値に設定されている。
また、スイッチ72c及び72dは、いずれも、第2クロック信号CLK2に応じてキャパシタ73b及び73cを放電するようにオン/オフされる。より具体的に述べると、第2クロック信号CLK2がローレベルであるときには、スイッチ72c及び72dがいずれもオフすることにより、キャパシタ73b及び73cをそれぞれ充電電流I71c及びI71dによって充電する状態となる。従って、第1ランプ信号VR1は、ボトム値VR1Lからピーク値VR1Hに向けて、所定の上りスルーレートで単調に上昇していき、反転第1ランプ信号VR1Bは、ピーク値VR1Hからボトム値VR1Lに向けて、上りスルーレートと等しい下りスルーレート(極性は逆)で単調に低下していく(図25の時刻t11~t12を参照)。
一方、第2クロック信号CLK2がハイレベルであるときには、スイッチ72c及び72dがいずれもオンすることにより、キャパシタ73b及び73cそれぞれを遅滞なく放電する状態(=それぞれの両端間をショートした状態)となる。その結果、第1ランプ信号VR1がボトム値VR1Lにリセットされ、反転第1ランプ信号VR1Bがピーク値VR1Hにリセットされる(図25の時刻t12~t13を参照)。
コンパレータ74bは、第1ランプ信号VR1と第2電圧VR1H(=ピーク値VR1Hに相当)とを比較して比較信号S74bを生成する。なお、比較信号S74bは、第1ランプ信号VR1がピーク値VR1Hよりも低いときにローレベルとなり、第1ランプ信号VR1がピーク値VR1Hよりも高いときにハイレベルとなる。
遅延部77は、比較信号S74bに遅延処理を施して第2クロック信号CLK2を生成する。より具体的に述べると、遅延部77は、比較信号S74bがハイレベルに立ち上がったときには、遅滞なく第2クロック信号CLK2をハイレベルに立ち上げる一方(図25の時刻t12を参照)、比較信号S74bがローレベルに立ち下がったときには、所定の遅延時間が経過してから第2クロック信号CLK2をローレベルに立ち下げる(図25の時刻t12~t13を参照)。このような構成とすることにより、キャパシタ73b及び73cを確実に放電することが可能となる。
このように、コンパレータ74b及び遅延部77は、第1ランプ信号VR1と第2電圧VR3H(=ピーク値VR1Hに相当)とを比較して第2クロック信号CLK2を生成するクロック信号生成部として機能する。
タイミング制御部120は、上記した第2クロック信号CLK2の入力を受け付けており、その論理レベルが切り替わるタイミング(=第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミング)でコイル電流ILのサンプリングが行われるように、タイミング制御信号STを生成する。以下では、タイミング制御部120の具体的な動作例について詳述する。
図26は、第7実施形態におけるタイミング制御部120の一動作例を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)並びに第1ランプ信号VR1(実線)及び反転第1ランプ信号VR1B(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
先出の図25でも示したように、第1ランプ信号VR1と反転第1ランプ信号VR1Bは、ピーク値VR1Hとボトム値VR1Lとの間において、互いに逆極性を持ちながら共通のスイッチング周期Tで上昇または低下とリセットを繰り返す。一方、第1アナログ信号VC1は、VR1L<VC1<(VR1H+VR1L)/2の電圧範囲で変動する。
なお、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの少なくとも一方よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの双方よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミング(=第2クロック信号CLK2がハイレベルに立ち上がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
<第8実施形態>
図27は、DC/DCコンバータの第8実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第7実施形態(図23)をベースとしつつ、ORゲート170に代えてANDゲート180を用いた点に特徴を有する。そこで、第7実施形態と同様の構成要素については、図23と同一の符号を付すことで重複した説明を割愛し、以下では、第8実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1において、ANDゲート180は、第1比較信号CMP1と第2比較信号CMP2との論理積信号SY(=スイッチ出力段10の制御信号に相当)を生成してドライバ90に出力する。論理積信号SYは、第1比較信号CMP1と第2比較信号CMP2の双方がハイレベルであるときにハイレベルとなり、第1比較信号CMP1と第2比較信号CMP2の少なくとも一方がローレベルであるときにローレベルとなる。
図28は、第8実施形態におけるタイミング制御部120の一動作例を示す波形図であり、先の図26と同じく、上から順に、第1アナログ信号VC1(一点鎖線)並びに第1ランプ信号VR1(実線)及び反転第1ランプ信号VR1B(破線)と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の動作例においても、第1ランプ信号VR1と反転第1ランプ信号VR1Bは、ピーク値VR1Hとボトム値VR1Lとの間において、互いに逆極性を持ちながら共通のスイッチング周期Tで上昇または低下とリセットを繰り返す。一方、第1アナログ信号VC1は、(VR1H+VR1L)/2<VC1<VR1Hの電圧範囲で変動する。
なお、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの双方よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの少なくとも一方よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミング(=第2クロック信号CLK2がハイレベルに立ち上がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
<第9実施形態>
図29は、DC/DCコンバータの第9実施形態を示す図である。本実施形態のDC/DCコンバータ1は、第7実施形態(図23)及び第8実施形態(図27)をベースとしつつ、スイッチ出力段10を昇降圧型に変更し、PWMコンパレータ80及び160それぞれの入力極性を逆転させた上で、ORゲート170及びANDゲート180に代えて論理演算部190を用いた点に特徴を有する。そこで、第7実施形態及び第8実施形態と同様の構成要素については、図23及び図27と同一の符号を付すことで重複した説明を割愛し、以下では、第9実施形態の特徴部分について重点的な説明を行う。
本実施形態のDC/DCコンバータ1において、スイッチ出力段10は、降圧用の出力トランジスタ11と同期整流トランジスタ12に加えて、昇圧用の出力トランジスタ15(本図ではNMOSFET)と同期整流トランジスタ16(本図ではPMOSFET)を含み、入力電圧Vinを降圧ないしは昇圧して所望の出力電圧Voutを生成する。
出力トランジスタ11のソースは、入力電圧Viの印加端に接続されている。出力トランジスタ11のドレインと同期整流トランジスタ12のドレインは、コイル13の第1端に接続されている。同期整流トランジスタ12のソースは、接地端に接続されている。出力トランジスタ15のドレインと同期整流トランジスタ16のドレインは、コイル13の第2端に接続されている。出力トランジスタ15のソースは、接地端に接続されている。同期整流トランジスタ16のソースは、出力電圧Voの出力端とキャパシタ14の第1端に接続されている。キャパシタ14の第2端は、接地端に接続されている。
出力トランジスタ11は、降圧駆動信号D1がローレベルであるときにオンして、降圧駆動信号D1がハイレベルであるときにオフする。同期整流トランジスタ12は、降圧駆動信号D2がハイレベルであるときにオンして、降圧駆動信号D2がローレベルであるときにオフする。出力トランジスタ15は、昇圧駆動信号U1がハイレベルであるときにオンして、昇圧駆動信号U1がローレベルであるときにオフする。同期整流トランジスタ16は、昇圧駆動信号U2がローレベルであるときにオンして、昇圧駆動信号U2がハイレベルであるときにオフする。
また、本実施形態のDC/DCコンバータ1において、論理演算部190は、NANDゲート191とORゲート192を含み、第1比較信号CMP1と第2比較信号CMP2の入力を受けて、降圧制御信号D0及び昇圧制御信号U0を生成する。
NANDゲート191は、第1比較信号CMP1と第2比較信号CMP2の否定論理積演算により降圧制御信号D0を生成する。従って、降圧制御信号D0は、第1比較信号CMP1と第2比較信号CMP2の双方がハイレベルであるときにローレベルとなり、第1比較信号CMP1と第2比較信号CMP2の少なくとも一方がローレベルであるときにハイレベルとなる。
ORゲート192は、第1比較信号CMP1と第2比較信号CMP2の論理和演算により昇圧制御信号U0を生成する。従って、昇圧制御信号U0は、第1比較信号CMP1と第2比較信号CMP2の双方がローレベルであるときにローレベルとなり、第1比較信号CMP1と第2比較信号CMP2の少なくとも一方がハイレベルであるときにハイレベルとなる。
すなわち、論理演算部190は、第1比較信号CMP1と第2比較信号CMP2の入力を受け付けて、第1アナログ信号VC1が第1ランプ信号VR1と反転第1ランプ信号VR1Bのいずれよりも低い状態(CMP1=CMP2=H)と、その逆に、第1アナログ信号VC1が第1ランプ信号VR1と反転第1ランプ信号VR1Bのいずれよりも高い状態(CMP1=CMP2=L)とをそれぞれ抽出し、一方の抽出結果に基づいて降圧制御信号D0を生成し、他方の抽出結果に基づいて昇圧制御信号U0を生成する。
また、本実施形態のDC/DCコンバータ1において、ドライバ90は、降圧制御信号D0及び昇圧制御信号U0の入力を受けて、降圧駆動信号D1及びD2、並びに、昇圧駆動信号U1及びU2を生成し、これらを用いてスイッチ出力段10を駆動する。
図30は、降圧駆動信号D1及びD2の生成動作を示すタイミングチャートであり、降圧制御信号D0、並びに、降圧駆動信号D1及びD2が描写されている。
降圧駆動信号D1は、降圧制御信号D0の立上りエッジから遅延時間dだけ遅れてローレベルとなり、降圧制御信号D0の立下りエッジと同時にハイレベルとなる。これに対して、降圧駆動信号D2は、降圧制御信号D0の立上りエッジと同時にローレベルとなり、降圧制御信号D0の立下りエッジから遅延時間dだけ遅れてハイレベルとなる。
このように、降圧駆動信号D1及びD2は、基本的に、降圧制御信号D0の論理反転信号となる。従って、出力トランジスタ11と同期整流トランジスタ12は、それぞれが相補的にオン/オフされる。ただし、降圧駆動信号D1及びD2には、遅延時間dに亘って出力トランジスタ11と同期整流トランジスタ12の双方をオフする期間(いわゆるデッドタイム)が設けられている。従って、出力トランジスタ素子11と同期整流トランジスタ12の同時オンに起因する貫通電流の発生を防止することが可能となる。
図31は、昇圧駆動信号U1及びU2の生成動作を示すタイミングチャートであり、昇圧制御信号U0、並びに、昇圧駆動信号U1及びU2が描写されている。
昇圧駆動信号U1は、昇圧制御信号U0の立上りエッジと同時にローレベルとなり、昇圧制御信号U0の立下りエッジから遅延時間dだけ遅れてハイレベルとなる。これに対して、昇圧駆動信号U2は、昇圧制御信号U0の立上りエッジから遅延時間dだけ遅れてローレベルとなり、昇圧制御信号U0の立下りエッジと同時にハイレベルとなる。
このように、昇圧駆動信号U1及びU2は、基本的に、昇圧制御信号U0の論理反転信号となる。従って、出力トランジスタ15と同期整流トランジスタ16は、それぞれが相補的にオン/オフされる。ただし、昇圧駆動信号U1及びU2には、遅延時間dに亘って出力トランジスタ15と同期整流トランジスタ16の双方をオフする期間(いわゆるデッドタイム)が設けられている。従って、出力トランジスタ15と同期整流トランジスタ16の同時オンに起因する貫通電流の発生を防止することが可能となる。
図32は、第9実施形態におけるタイミング制御部120の第1動作例(降圧時)を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)並びに第1ランプ信号VR1(実線)及び反転第1ランプ信号VR1B(破線)と、第1比較信号CMP1及び第2比較信号CMP2と、降圧制御信号D0及び昇圧制御信号U0と、コイル電流ILと、タイミング制御信号STが描写されている。
先出の図25でも示したように、第1ランプ信号VR1と反転第1ランプ信号VR1Bは、ピーク値VR1Hとボトム値VR1Lとの間において、互いに逆極性を持ちながら共通のスイッチング周期Tで上昇または低下とリセットを繰り返す。
ここで、VR1L<VC1<(VR1H+VR1L)/2である場合には、昇圧制御信号U0が常にハイレベルとなるので、出力トランジスタ15が常にオフし、同期整流トランジスタ16が常にオンする。一方、降圧制御信号D0は、第1アナログ信号VC1に応じたオンデューティDon(=スイッチング周期Tに占めるオン期間tonの割合)でパルス駆動される状態となるので、出力トランジスタ11と同期整流トランジスタ12が相補的にオン/オフされる。
出力トランジスタ11がオンして同期整流トランジスタ12がオフしているときには、コイル13にエネルギが蓄積される。一方、出力トランジスタ11がオフして同期整流トランジスタ12がオンしているときには、コイル13に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Viを降圧した出力電圧Voが生成される。
なお、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの少なくとも一方よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの双方よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、本図の降圧動作時には、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミング(=第2クロック信号CLK2がハイレベルに立ち上がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミングは、オン期間tonの中心タイミング(=コイル電流ILが増大し始めてからton/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オン期間tonにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。このように、降圧動作時のサンプリングタイミングは、先出の図26と同様になる。
図33は、第9実施形態におけるタイミング制御部120の第2動作例(昇圧時)を示す波形図であり、上から順に、第1アナログ信号VC1(一点鎖線)並びに第1ランプ信号VR1(実線)及び反転第1ランプ信号VR1B(破線)と、第1比較信号CMP1及び第2比較信号CMP2と、降圧制御信号D0及び昇圧制御信号U0と、コイル電流ILと、タイミング制御信号STが描写されている。
本図の動作例においても、第1ランプ信号VR1と反転第1ランプ信号VR1Bは、ピーク値VR1Hとボトム値VR1Lとの間において、互いに逆極性を持ちながら共通のスイッチング周期Tで上昇または低下とリセットを繰り返す。
ここで、(VR1H+VR1L)/2<VC1<VR1Hである場合には、降圧制御信号D0が常にハイレベルとなるので、出力トランジスタ11が常にオンし、同期整流トランジスタ12が常にオフする。一方、昇圧制御信号U0は、第1アナログ信号VC1に応じたオンデューティDon(=スイッチング周期Tに占めるオン期間tonの割合)でパルス駆動される状態となるので、出力トランジスタ15と同期整流トランジスタ16が相補的にオン/オフされる。
出力トランジスタ15がオンして同期整流トランジスタ16がオフしているときには、コイル13にエネルギが蓄積される。一方、出力トランジスタ15がオフして同期整流トランジスタ16がオンしているときには、コイル13に蓄積されていたエネルギが放出される。このような、エネルギの蓄積と放出を繰り返すことにより、入力電圧Viを昇圧した出力電圧Voが生成される。
なお、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの双方よりも高いときには、スイッチ出力段10がオン期間tonとなり、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1及び反転第1ランプ信号VR1Bの少なくとも一方よりも低いときには、スイッチ出力段10がオフ期間toffとなり、コイル電流ILが減少する。
すなわち、本図の昇圧動作時には、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
ここで、タイミング制御部120は、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミング(=第2クロック信号CLK2がハイレベルに立ち上がるタイミングに相当)で、タイミング制御信号STにワンショットパルスを生成する。
なお、本図で示したように、第1ランプ信号VR1及び反転第1ランプ信号VR1Bのリセットタイミングは、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。
従って、電流検出部50は、タイミング制御信号STのワンショットパルスをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。このように、昇圧動作時のサンプリングタイミングは、先出の図28と同様になる。
<第10実施形態>
本実施形態のDC/DCコンバータ1は、基本的に第1実施形態(図1)と同様の構成であり、タイミング制御部120の回路構成に特徴を有する。そこで、DC/DCコンバータ1の全体構成については説明を割愛し、以下では、第10実施形態の特徴部分について重点的な説明を行う。
まず、タイミング制御部120の構成及び動作を説明するに先立ち、オシレータ70の構成及び動作について、図34を参照しながら補足的に説明する。
図34は、第10実施形態におけるオシレータ70の一構成例を示す回路図である。本構成例のオシレータ70では、第7実施形態(図24)をベースとしつつ、反転第1ランプ信号VR1Bの生成に関連する構成要素(電流源71d、スイッチ72d、及び、キャパシタ73c)が割愛されている。
また、本構成例のオシレータ70では、説明の理解を容易とすべく、基準電圧Vrefをピーク値として接地電圧GNDをボトム値とする第1ランプ信号VR1が生成されるものとする。より具体的に述べると、コンパレータ74bの反転入力端(-)には、基準電圧Vrefが入力されており、キャパシタ73bの第2端には、接地電圧GNDが印加されている。
さらに、本構成例のオシレータ70では、電流源71cを形成する回路要素として、Pチャネル型MOS電界効果トランジスタP1及びP2と、Nチャネル型MOS電界効果トランジスタN1と、オペアンプAMP1と、抵抗R1が具体的に描写されている。
トランジスタP1及びP2それぞれのソースは、いずれも電源電圧VDDの印加端に接続されている。トランジスタP1及びP2それぞれのゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタP1のドレインは、トランジスタN1のドレインに接続されている。トランジスタP2のドレインは、充電電流I71cの出力端として、キャパシタ73bの第1端に接続されている。
オペアンプAMP1の非反転入力端(+)は、定電圧V1の印加端に接続されている。オペアンプAMP1の反転入力端(-)は、トランジスタN1のソースと抵抗R1の第1端に接続されている。オペアンプAMP1の出力端は、トランジスタN1のゲートに接続されている。抵抗R1の第2端は、接地端に接続されている。
上記構成から成る電流源71cにおいて、オペアンプAMP1は、非反転入力端(+)と反転入力端(-)がイマジナリショートするように、トランジスタN1のゲート制御を行う。従って、抵抗R1の第1端には、定電圧V1が印加される状態となるので、トランジスタN1には、所定のドレイン電流(V1/R1)が流れる。
トランジスタP1及びP2は、カレンミラーを形成しており、上記のドレイン電流(V1/R1)をミラー比αでミラーすることにより、キャパシタ73bの充電電流I71c(=α×(V1/R1))を生成する。
なお、充電電流I71cの電流値をI0とし、キャパシタ73bの容量値をC0としたとき、所望のスイッチング周期Tで第1ランプ信号VR1と第2クロック信号CLK2を生成するためには、I0=Vref×C0×(1/T)が満たされるように、上記のミラー比α、定電圧V1の電圧値、及び、抵抗R1の抵抗値を適宜設定してやればよい。
図35は、第10実施形態におけるタイミング制御部120の一構成例を示す回路図である。本構成例のタイミング制御部120は、第1内部信号生成部121と、第2内部信号生成部122と、コンパレータ123と、を含む。
第1内部信号生成部121は、オン信号ONに同期してキャパシタC1の充放電を行うことにより、第1内部信号V11を生成する回路部であって、キャパシタC1と、電流源CS1~CS3と、スイッチSW1及びSW2と、pnp型バイポーラトランジスタQpと、npn型バイポーラトランジスタQnと、抵抗R11及びR12と、を含む。
電流源CS1~CS3それぞれの第1端は、いずれも電源端に接続されている。電流源CS1の第2端は、トランジスタQpのベースとスイッチSW1の第1端に接続されている。スイッチSW1の第2端は、キャパシタC1の第1端とスイッチSW2の第1端に接続されている。電流源CS2の第2端は、トランジスタQnのベースとトランジスタQpのエミッタに接続されている。電流源CS3の第2端は、コンパレータ123の非反転入力端(+)と、トランジスタQnのコレクタと、抵抗R12の第1端に接続されている。トランジスタQnのエミッタは、抵抗R11の第1端に接続されている。キャパシタC1の第2端、スイッチSW2の第2端、トランジスタQpのコレクタ、並びに、抵抗R11及びR12それぞれの第2端は、いずれも接地端に接続されている。スイッチSW1の制御端は、オン信号ONの印加端に接続されている。スイッチSW2の制御端は、リセット信号RSTの印加端に接続されている。
スイッチSW1は、スイッチ出力段10がオン期間ton(例えばON=H)であるときにオンし、スイッチ出力段10がオフ期間toff(例えばON=L)であるときにオフする。なお、オン信号ONは、スイッチ出力段10のオン/オフ制御に同期した論理信号であり、例えば、第1比較信号CMP1を流用することができる。
スイッチSW2は、例えば、リセット信号RSTがハイレベルであるときにオンし、リセット信号RSTがローレベルであるときにオフする。リセット信号RSTは、オン期間tonに先立ってキャパシタC1を放電するための信号であり、例えば、先出の第2クロック信号CLK2(図34を参照)を流用することができる。
第2内部信号生成部122は、オフ信号OFFに同期してキャパシタC2の充放電を行うことにより、第2内部信号V12を生成する回路部であって、キャパシタC2と、電流源CS4と、スイッチSW3と、を含む。
電流源CS4の第1端は、電源端に接続されている。電流源CS4の第2端は、コンパレータ123の反転入力端(-)と、キャパシタC2の第1端と、スイッチSW3の第1端に接続されている。キャパシタC2の第2端とスイッチSW3の第2端は、接地端に接続されている。スイッチSW3の制御端は、オフ信号OFFの印加端に接続されている。
スイッチSW3は、スイッチ出力段10がオン期間ton(例えばOFF=H)であるときにオンし、スイッチ出力段10がオフ期間toff(例えばOFF=L)であるときにオフする。なお、オフ信号OFFは、スイッチ出力段10のオン/オフ制御に同期した論理信号であり、例えば、第1比較信号CMP1を流用することができる。
コンパレータ123は、非反転入力端(+)に入力される第1内部信号V11と、反転入力端(-)に入力される第2内部信号V12とを比較してタイミング制御信号STを生成する。タイミング制御信号STは、第1内部信号V11が第2内部信号V12よりも高いときにハイレベルとなり、逆に、第1内部信号V11が第2内部信号V12よりも低いときにローレベルとなる。
このように、本実施形態におけるタイミング制御部120は、先の第4~第9実施形態(図8~図33)と異なり、スイッチ出力段10のオン/オフ制御に同期して自ら生成した第1内部信号V11と第2内部信号V12を用いて、スイッチ出力段10のオフ期間toffの中心タイミングでコイル電流ILのサンプリングが行われるようにタイミング制御信号STを生成する。以下では、タイミング制御部120の具体的な動作例について、本図と共に図36を参照しながら詳述する。
図36は、第10実施形態におけるタイミング制御部120の一動作例を示す波形図であり、上側から順番に、第1ランプ信号VR1(実線)及び第1アナログ信号VC1(一点鎖線)と、第1比較信号CMP1(=オン信号ON及びオフ信号OFF)と、コイル電流ILと、リセット信号RSTと、キャパシタC1の充電電圧V10と、第1内部信号V11(実線)及び第2内部信号V12(破線)と、タイミング制御信号STと、が描写されている。
まず、本図の上側3段(VR1/VC1、CMP1、及び、IL)を参照しながら、DC/DCコンバータ1の全体動作について再確認しておく。
第1アナログ信号VC1が第1ランプ信号VR1よりも高いときには、スイッチ出力段10がオン期間ton(=時刻t21~t22)となって、コイル電流ILが増大する。一方、第1アナログ信号VC1が第1ランプ信号VR1よりも低いときには、スイッチ出力段10がオフ期間toff(=時刻t22~t24)となって、コイル電流ILが減少する。すなわち、第1アナログ信号VC1が高いほど、スイッチ出力段10のオンデューティDon(=ton/T)が大きくなり、逆に、第1アナログ信号VC1が低いほど、スイッチ出力段10のオンデューティDonが小さくなる。
このように、DC/DCコンバータ1の全体動作については、第1実施形態(図1)のそれと何ら変わるところがない。
次に、本図の下側4段(RST、V10、V11/V12、及び、ST)を参照しながら、タイミング制御部120の動作について詳述する。
まず、第1内部信号生成部121に着目すると、時刻t21では、スイッチ出力段10のオン期間tonに先立ち、リセット信号RSTにワンショットパルスが生成される。その結果、スイッチSW2がオンしてキャパシタC1が放電されるので、充電電圧V10がゼロ値(=GND)にリセットされる。
その後、スイッチ出力段10のオン期間ton(=時刻t21~t22)には、スイッチSW1がオンして電流源CS1とキャパシタC1との間が導通される。その結果、キャパシタC1は、電流源CS1から供給される充電電流I1を用いて充電されるので、充電電圧V10が所定の傾き(=I1/C1)を持って時間tの経過とともに上昇していく。従って、I1=Vref×C1×(1/T)に設定しておけば、時刻t21から時間t経過後の充電電圧V10[t]は、V10[t]=Vref×(t/T)と表すことができる。すなわち、時刻t21(t=0)には、V10=GNDとなり、時刻t22(t=ton)には、V10=Vref×(ton/T)となる。
なお、充電電圧V10は、電流源CS2から駆動電流I2の供給を受けるトランジスタQp及びQnを介して、抵抗R11の第1端に印加される。従って、抵抗R11には、充電電圧V10に応じた下側電流I11(=V10/R11)が流れる。このように、電流源CS2、トランジスタQp及びQn、並びに、抵抗R11は、キャパシタC1の充電電圧V10を下側電流I11に変換する電圧/電流変換部として機能する。
また、抵抗R12には、電流源CS3で生成される上側電流I3から先述の下側電流I11を差し引いた差分電流I12(=I3-I11)が流れる。従って、抵抗R12の第1端から引き出される第1内部信号V11は、V11=I12×R12と表すことができる。このように、抵抗R12は、上側電流I3と下側電流I11との差分電流I12を第1内部信号V11に変換する電流/電圧変換部として機能する。
ここで、I3=Vref/R11、かつ、R11=2×R12に設定しておけば、時刻t21から時間t経過後の第1内部信号V11[t]は、V11[t]=(1/2)×Vref×{1-(t/T)}と表すことができる。つまり、時刻t21(t=0)には、V11=(1/2)×Vrefとなり、時刻t22(t=ton)には、V11=(1/2)×Vref×(toff/T)となる。
一方、スイッチ出力段10のオフ期間toff(=時刻t22~t24)には、スイッチSW1がオフされる。従って、充電電圧V10の上昇が停止し、第1内部信号V11がオフ直前の電圧値(=(1/2)×Vref×(toff/T))に維持される。
このように、第1内部信号V11は、スイッチ出力段10のオン期間tonにおいて、基準電圧Vrefの半値(=(1/2)×Vref)から、これにスイッチ出力段10のオフデューティ(=toff/T、すなわち、スイッチング周期Tに占めるオフ期間toffの割合)を掛け合わせた値(=(1/2)×Vref×(toff/T))まで変化し、その後、スイッチ出力段10のオフ期間toffにおいて、当該値に保持される。
次に、第2内部信号生成部122に着目すると、スイッチ出力段10のオン期間ton(=時刻t21~t22)には、スイッチSW3がオンしてキャパシタC2の両端間がショートされるので、第2内部信号V12がゼロ値(=GND)に維持される。従って、スイッチ出力段10のオン期間tonには、第1内部信号V11が第2内部信号V12を常に上回った状態となるので、タイミング制御信号STがローレベルに維持される。
一方、スイッチ出力段10のオフ期間toff(=時刻t22~t24)には、スイッチSW3がオフされる。その結果、キャパシタC2は、電流源CS4から供給される充電電流I4を用いて充電されるので、第2内部信号V12が所定の傾き(=I4/C2)を持って時間tの経過とともに上昇していく。従って、I4=Vref×C2×(1/T)に設定しておけば、時刻t22から時間t経過後の第2内部信号V12[t]は、V12[t]=Vref×(t/T)と表すことができる。すなわち、時刻t22(t=0)には、V12=GNDとなり、時刻t24(t=toff)には、V12=Vref×(toff/T)となる。
このように、第2内部信号V12は、スイッチ出力段10のオン期間tonにおいて、ゼロ値(=GND)に保持され、その後、スイッチ出力段10のオフ期間toffにおいて、当該ゼロ値から基準電圧Vrefにオフデューティ(=toff/T)を掛け合わせた値(=Vref×(toff/T))まで変化する。
ここで、第1内部信号V11と第2内部信号V12が交差するタイミング(=時刻t23)は、オフ期間toffの中心タイミング(=コイル電流ILが減少し始めてからtoff/2が経過したタイミング)と一致する。すなわち、タイミング制御信号STは、時刻t23において、ローレベルからハイレベルに立ち上がる。
従って、電流検出部50は、タイミング制御信号STの立上りエッジをトリガとしてコイル電流ILのサンプリングを行うことにより、オフ期間toffにおけるコイル電流ILのセンター値Icに応じた電流センス信号ISNSを生成することができる。
<総括>
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。
本明細書中に開示されているDC/DCコンバータは、タイミング制御信号に応じたタイミングでスイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記スイッチ出力段のオン/オフ制御に同期して自ら生成した第1内部信号と第2内部信号を用いて前記スイッチ出力段のオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより入力電圧から所望の出力電圧を生成する構成(第1の構成)とされている。
なお、上記第1の構成から成るDC/DCコンバータにおいて、前記タイミング制御部は、前記オン期間に同期して前記第1内部信号を生成する第1内部信号生成部と、前記オフ期間に同期して前記第2内部信号を生成する第2内部信号生成部と、前記第1内部信号と前記第2内部信号とを比較して前記タイミング制御信号を生成するコンパレータと、を含む構成(第2の構成)にするとよい。
また、上記第2の構成から成るDC/DCコンバータにおいて、前記第1内部信号は、前記オン期間において、基準電圧の半値からこれに前記スイッチ出力段のオフデューティを掛け合わせた値まで変化し、その後、前記オフ期間において、当該値に保持され、前記第2内部信号は、前記オン期間において、ゼロ値に保持され、その後、前記オフ期間において、前記ゼロ値から前記基準電圧に前記オフデューティを掛け合わせた値まで変化する構成(第3の構成)にするとよい。
また、上記第3の構成から成るDC/DCコンバータにおいて、前記第1内部信号生成部は、第1キャパシタと、前記第1キャパシタの充電電流を生成する第1電流源と、前記オン期間において前記第1キャパシタを充電する第1スイッチと、前記オン期間に先立って前記第1キャパシタを放電する第2スイッチと、所定の上側電流を生成する第2電流源と、前記第1キャパシタの充電電圧を下側電流に変換する電圧/電流変換部と、前記上側電流と前記下側電流との差分電流を前記第1内部信号に変換する電流/電圧変換部と、を含む構成(第4の構成)にするとよい。
また、上記第3又は第4の構成から成るDC/DCコンバータにおいて、前記第2内部信号生成部は、第2キャパシタと、前記第2キャパシタの充電電流を生成する電流源と、前記オフ期間において前記第2キャパシタを充電するスイッチと、を含む構成(第5の構成)にするとよい。
また、上記第1~第5いずれかの構成から成るDC/DCコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、所定のスイッチング周期でランプ信号を生成するオシレータと、前記誤差信号と前記電流センス信号との差分に応じたアナログ信号を生成する差動アンプと、前記アナログ信号と前記ランプ信号とを比較して比較信号を生成するコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有する構成(第6の構成)にするとよい。
また、上記第6の構成から成るDC/DCコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成(第7の構成)にするとよい。
また、上記第6または第7の構成から成るDC/DCコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成(第8の構成)にするとよい。
また、本明細書中に開示されているDC/DCコンバータは、第1アナログ信号とランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第1アナログ信号の信号値と前記ランプ信号の始点値または終点値との単純平均値を持つ第2アナログ信号を生成する平均値生成部と、前記ランプ信号と前記第2アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第9の構成)とされている。
また、本明細書中に開示されているDC/DCコンバータは、第1アナログ信号と第1ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第1アナログ信号の信号値と前記第1ランプ信号の始点値または終点値との加重平均値を持つ第2アナログ信号を生成する平均値生成部と、前記第1ランプ信号とは異なるスルーレートを持つ第2ランプ信号と前記第2アナログ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部とを有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第10の構成)とされている。
また、上記した第10の構成から成るDC/DCコンバータにおいて、前記第2アナログ信号は、前記第1アナログ信号の信号値(重みm)と前記第1ランプ信号の始点値(重みn)との加重平均値(ただしm+n=1、0<m<1、0<n<1、m≠n)を持ち、前記第2ランプ信号は、前記第1ランプ信号の2m/(m+n)倍のスルーレートを持つ構成(第11の構成)にするとよい。
また、上記第9~第11いずれかの構成から成るDC/DCコンバータにおいて、前記第1ランプ信号と前記第2ランプ信号は、いずれも、共通のスイッチング周期で上昇または低下とリセットを繰り返す鋸波形である構成(第12の構成)にするとよい。
また、上記第9~第12いずれかの構成から成るDC/DCコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記第1アナログ信号を生成する差動アンプと、をさらに有する構成(第13の構成)にするとよい。
また、上記第13の構成から成るDC/DCコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成(第14の構成)にするとよい。
また、上記第13または第14の構成から成るDC/DCコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成(第15の構成)にするとよい。
また、本明細書中に開示されているDC/DCコンバータは、上り/下りのスルーレートが等しい三角波形のランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号がピーク値またはボトム値を取るタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第16の構成)とされている。
なお、上記第16の構成から成るDC/DCコンバータにおいて、前記オシレータは、前記ランプ信号の出力端と定電位端との間に接続されたキャパシタと、所定の充電電流を生成する第1電流源と、前記充電電流と等しい放電電流を生成する第2電流源と、クロック信号に応じて前記キャパシタを前記充電電流によって充電するか前記放電電流によって放電するかを切り替えるスイッチと、前記ランプ信号と前記ピーク値及び前記ボトム値とを比較して前記クロック信号を生成するクロック信号生成部と、を含む構成(第17の構成)にするとよい。
また、上記した第17の構成から成るDC/DCコンバータにおいて、前記タイミング制御部は、前記クロック信号を用いて前記タイミング制御信号を生成する構成(第18の構成)にするとよい。
また、本明細書中に開示されているDC/DCコンバータは、互いに逆極性を持ちながら共通のスイッチング周期で上昇または低下とリセットを繰り返す鋸波形のランプ信号及び反転ランプ信号を生成するオシレータと、アナログ信号と前記ランプ信号及び前記反転ランプ信号とをそれぞれ比較して第1比較信号及び第2比較信号を生成する第1コンパレータ及び第2コンパレータと、前記第1比較信号と前記第2比較信号を用いた論理演算によりスイッチ出力段の制御信号を生成する論理演算部と、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記ランプ信号及び前記反転ランプ信号のリセットタイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第19の構成)とされている。
なお、上記第19の構成から成るDC/DCコンバータにおいて、前記オシレータは、前記ランプ信号の出力端と第1電圧の印加端との間に接続された第1キャパシタと、前記第1電圧とは異なる第2電圧の印加端と前記反転ランプ信号の出力端との間に接続された第2キャパシタと、前記第1キャパシタ及び前記第2キャパシタそれぞれの充電電流を生成する第1電流源及び第2電流源と、クロック信号に応じて前記第1キャパシタ及び前記第2キャパシタをそれぞれ放電する第1スイッチ及び第2スイッチと、前記ランプ信号と前記第2電圧とを比較して前記クロック信号を生成するクロック信号生成部と、を含む構成(第20の構成)にするとよい。
また、上記した第20の構成から成るDC/DCコンバータにおいて、前記タイミング制御部は、前記クロック信号を用いて前記タイミング制御信号を生成する構成(第21の構成)にするとよい。
また、上記第19~第21いずれかの構成から成るDC/DCコンバータにおいて、前記スイッチ出力段は、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の少なくとも一方よりも高いときにオン期間となり、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の双方よりも低いときにオフ期間となる構成(第22の構成)にするとよい。
また、上記第19~第21いずれかの構成から成るDC/DCコンバータにおいて、前記スイッチ出力段は、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の双方よりも高いときにオン期間となり、前記アナログ信号が前記ランプ信号及び前記反転ランプ信号の少なくとも一方よりも低いときにオフ期間となる構成(第23の構成)にしてもよい。
また、上記第16~第23いずれかの構成から成るDC/DCコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記アナログ信号を生成する差動アンプと、をさらに有する構成(第24の構成)にするとよい。
また、上記第24の構成から成るDC/DCコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成(第25の構成)にするとよい。
また、上記第24または第25の構成から成るDC/DCコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成(第26の構成)にするとよい。
また、本明細書中に開示されているDC/DCコンバータは、スイッチ出力段のオン期間またはオフ期間の中心タイミングで、前記スイッチ出力段のコイル電流をサンプリングし、そのサンプリング値に応じた電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第27の構成)とされている。
なお、上記第27の構成から成るDC/DCコンバータは、前記電流センス信号またはこれに所定の演算処理を施した信号と、前記出力電圧の誤差情報を持つ信号とをアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行う構成(第28の構成)にするとよい。
また、上記第27の構成から成るDC/DCコンバータは、前記電流センス信号と前記出力電圧の誤差情報を持つ信号を加算または減算してアンプまたはコンパレータに入力することにより、電流モード制御方式の出力帰還制御を行う構成(第29の構成)にしてもよい。
また、上記第27の構成から成るDC/DCコンバータは、前記電流センス信号をモニタし、これと所定の閾値との比較結果に応じて前記スイッチ出力段の動作可否を制御する構成(第30の構成)にしてもよい。
また、上記第28または第29の構成から成るDC/DCコンバータは、前記電流センス信号と加算または減算される信号、或いは、前記アンプまたは前記コンパレータで前記電流センス信号と差分または比較される信号をクランプすることにより、前記コイル電流の過電流保護または逆電流保護を行う構成(第31の構成)にするとよい。
また、上記第28または第29の構成から成るDC/DCコンバータは、前記電流センス信号と加算または減算される信号、或いは、前記アンプまたは前記コンパレータで前記電流センス信号と差分または比較される信号をモニタし、これと所定の閾値との比較結果に応じて前記スイッチ出力段の動作可否を制御する構成(第32の構成)にしてもよい。
また、上記第27~第32いずれかの構成から成るDC/DCコンバータは、タイミング制御信号に応じたタイミングで前記コイル電流をサンプリングすることにより前記電流センス信号を生成する電流検出部と、前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有する構成(第33の構成)にするとよい。
また、上記第33の構成から成るDC/DCコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、所定のスイッチング周期でランプ信号を生成するオシレータと、前記誤差信号と前記電流センス信号との差分に応じたアナログ信号を生成する差動アンプと、前記アナログ信号と前記ランプ信号とを比較して比較信号を生成するコンパレータと、前記比較信号に応じて前記スイッチ出力段の駆動信号を生成するドライバと、を有する構成(第34の構成)にするとよい。
また、上記第34の構成から成るDC/DCコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成(第35の構成)にするとよい。
また、上記第34または第35の構成から成るDC/DCコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成(第36の構成)にするとよい。
また、本明細書中に開示されているDC/DCコンバータは、アナログ信号と第1ランプ信号とを比較してスイッチ出力段の制御信号を生成するコンパレータと、タイミング制御信号に応じたタイミングで前記スイッチ出力段のコイル電流をサンプリングすることにより電流センス信号を生成する電流検出部と、前記第1ランプ信号の2倍のスルーレートを持つ第2ランプ信号を用いて前記スイッチ出力段のオン期間またはオフ期間の中心タイミングで前記コイル電流のサンプリングが行われるように前記タイミング制御信号を生成するタイミング制御部と、を有し、前記電流センス信号を用いて電流モード制御方式の出力帰還制御を行うことにより、入力電圧から所望の出力電圧を生成する構成(第37の構成)とされている。
なお、上記第37の構成から成るDC/DCコンバータにおいて、前記タイミング制御部は、前記アナログ信号と前記第2ランプ信号とを比較して前記タイミング制御信号を生成する構成(第38の構成)にするとよい。
また、上記第38の構成から成るDC/DCコンバータにおいて、前記第1ランプ信号と前記第2ランプ信号は、いずれも、共通のスイッチング周期で上昇とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第1ランプ信号よりも高いときにオン期間となり、前記アナログ信号が前記第1ランプ信号よりも低いときにオフ期間となる構成(第39の構成)にするとよい。
また、上記第38の構成から成るDC/DCコンバータにおいて、前記第1ランプ信号と前記第2ランプ信号は、いずれも、共通のスイッチング周期で上昇とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第1ランプ信号よりも高いときにオフ期間となり、前記アナログ信号が前記第1ランプ信号よりも低いときにオン期間となる構成(第40の構成)にしてもよい。
また、上記第38の構成から成るDC/DCコンバータにおいて、前記第1ランプ信号と前記第2ランプ信号は、いずれも、共通のスイッチング周期で低下とリセットを繰り返し、前記スイッチ出力段は、前記アナログ信号が前記第1ランプ信号よりも高いときにオン期間となり、前記アナログ信号が前記第1ランプ信号よりも低いときにオフ期間となる構成(第41の構成)にしてもよい。
また、上記第38の構成から成るDC/DCコンバータにおいて、前記第2ランプ信号は、前記第1ランプ信号の変化開始時点からスイッチング周期の1/2だけ遅れて変化し始める構成(第42の構成)にしてもよい。
また、上記第38~第42いずれかの構成から成るDC/DCコンバータにおいて、前記タイミング制御部は、前記アナログ信号に代えて、これと同等の情報を持つ等価アナログ信号を前記第2ランプ信号と比較する構成(第43の構成)にするとよい。
また、上記第37~第43いずれかの構成から成るDC/DCコンバータは、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差信号を生成するエラーアンプと、前記誤差信号と前記電流センス信号との差分に応じて前記アナログ信号を生成する差動アンプと、をさらに有する構成(第44の構成)にするとよい。
また、上記第44の構成から成るDC/DCコンバータは、前記誤差信号を所定の上限値以下または所定の下限値以上に制限するクランパをさらに有する構成(第45の構成)にするとよい。
また、上記第44または第45の構成から成るDC/DCコンバータは、前記誤差信号と所定の閾値とを比較して前記スイッチ出力段の動作可否を制御する軽負荷検出コンパレータをさらに有する構成(第46の構成)にするとよい。
<その他の変形例>
なお、上記の実施形態では、降圧型ないしは昇降圧型のDC/DCコンバータを例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の出力形式(昇圧型、反転型)を採用したDC/DCコンバータにも適用することが可能である。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとMOS電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。