KR100593521B1

KR100593521B1 - 스위치모드 파워서플라이를 컨트롤하기 위한 최적화된디지털 신호프로세서 아키텍쳐

Info

Publication number: KR100593521B1
Application number: KR1020047010234A
Authority: KR
Inventors: 알라인 차푸이스
Original assignee: 파워-원 인코포레이티드
Priority date: 2003-02-10
Filing date: 2004-02-04
Publication date: 2006-06-28
Also published as: WO2004073149A3; ATE511235T1; CN1705922A; CN100419611C; EP1593014A4; KR20040108644A; EP1593014A2; US6850046B2; EP1593014B1; US20040155637A1; WO2004073149A2

Abstract

본 발명의 스위치모드 파워서플라이는 파워서플라이의 입력과 출력 터미널 사이의 파워를 전달하도록 적응된 적어도 하나의 파워 스위치, 및 파워 서플라이의 출력 파라미터에 응답하는 적어도 하나의 파워스위치의 동작을 컨트롤하도록 적응된 디지털컨트롤러를 포함한다. 상기 디지털 컨트롤러는 출력측정과 기준값 사이의 차를 나타내는 디지털 에러신호를 제공하는 아날로그-디지털 컨버터; 현재와 이전의 에러신호 및 이전 컨트롤출력의 합에 기초하는 디지털 컨트롤출력을 제공하고, 상기 에러신호는 제1 수치 범위를 가지는 정수를 포함하고 상기 컨트롤출력은 제2 수치 범위를 가지는 정수를 포함하는 디지털필터; 및 컨트롤 신호를 디지털 컨트롤 출력에 대응하는 펄스폭을 가지는 파워스위치에 제공하는 디지털 펄스폭 변조기를 포함한다. 디지털 필터는 낮은 범위 정수와 높은 범위 정수가 조합되도록 적응되는 비대칭 계산 유니트를 더 포함한다.

파워서플라이, 디지털컨트롤러, 아날로그 디지털 컨버터, 디지털필터, 파워스위치

Description

스위치모드 파워서플라이를 컨트롤하기 위한 최적화된 디지털 신호프로세서 아키텍쳐{DIGITAL SIGNAL PROCESSOR ARCHITECTURE OPTIMIZED FOR CONTROLLING SWITCHED MODE POWER SUPPLY}

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[발명의 분야]

본 발명은 스위치모드 파워서플라이회로에 관한 것으로, 보다 상세하게는 스위치모드 파워서플라이를 컨트롤하기 위한 최적화된 디지털 신호 프로세서 아키텍쳐에 관한 것이다.

[관련기술의 설명]

스위치모드 파워서플라이는 이용가능한 직류(DC) 또는 교류(AC) 레벨 전압을 다른 직류(DC) 레벨 전압으로 변환하는 것으로 당해 기술분야에 널리 알려져 있다. 출력 인덕터에 선택적으로 에너지를 저장함에 의해 레귤레이트된 DC 출력전압을 로 드(load)에 공급하는 스위치모드 파워서플라이의 특별한 종류의 하나인 벅컨버터(buck converter)는 전류의 흐름을 출력컨덕터로 스위칭함에 의해 로드(load)에 결합된다. 벅컨버터는 MOSFET 트랜지스터에 의해 일반적으로 제공되는 두개의 파워스위치를 포함한다. 필터 캐패시터는 출력전류의 리플을 감소하는 로드와 병렬로 결합한다. 펄스폭변조(PWM) 컨트롤회로는 출력 인덕터 내의 전류의 흐름을 컨트롤하는 다른 방법으로 파워스위치의 게이팅(gating)을 컨트롤하는데 이용된다. 상기 PWM 컨트롤회로는 로드상태를 변화하는 응답에 따라 파워스위치에 인가되는 듀티사이클(duty cycle)을 조절하는 출력전압 및/또는 전류레벨을 반영하는 피드백루프를 통해 통신되는 신호를 이용한다.

종래의 PWM 컨트롤회로는 로직게이트와 플립플럽(flip-flops)과 같은 몇몇 디지털 회로소자 뿐만 아니라 연산증폭기, 비교기 및 피드백 루프보상을 위한 저항 및 캐패시터와 같은 수동소자 같은 아날로그 회로소자를 이용하여 형성된다. 그러나, 디지털회로는 작은공간, 저전력으로 구성되고 프로그램 특징 또는 적응컨트롤러술을 수행하는 것을 필요로 하기 때문에 아날로그 회로소자 대신에 전체적으로 디지털회로를 이용하는 것이 바람직하다. 종래의 디지털컨트롤회로는 컨트롤(예: 출력전압 V_O)되는 신호와 기준 사이의 차를 나타내는 에러신호를 n 비트를 갖는 디지털신호로 변환하는 아날로그-디지털 컨버터(이하, "ADC" 라함)를 포함한다. 디지털 에러 신호는 트랜스퍼 함수 G(z)을 가지는 디지털 컨트롤러에 제공되고 충분한 위상 한계를 가지고 파워서플라이 피드백 루프의 안정성을 보증하기 위해 개방 루 프 게인(open loop gain)을 형상화한다. 컨트롤러의 디지털 출력은 파워서플라이의 파워스위치를 컨트롤하기 위해 사용되는 비례 펄스폭 신호에 출력을 전환하는 디지털 위상 폭 변조기(DPWM)에 제공된다.

PWM 컨트롤회로 로우(control circuit low)의 복잡성(complexity)을 유지하기 위해, 디지털신호의 비트수를 작은수로 유지하는 것이 바람직하다. 그러나 동시에 디지털신호의 비트수가 출력값의 정확한 컨트롤을 유지하는데 충분한 양호한 레졸루션(resolution)을 제공하도록 충분히 높게 할 필요가 있다. 또한 ADC 는 로드상태의 변화에 따라 빠르게 동작하는 것이 필요하다. 현재 마이크로프로세서는 20A/㎲ 이상의 전류 슬루레이트를 제공하고 미래의 마이크로프로세서는 파워서플라이에 의해 매우 빠른 응답으로 350A/㎲ 이상의 슬루레이트에 도달할 것으로 기대된다. 디지털 신호의 비트 크기는 또한 트랜스퍼 함수 G(z)를 충족하는 디지털 회로의 복잡성에 영향을 준다. 회로 복잡성을 완화하기 위해 수학적 계산이 수의 정수 표면을 사용하여 바람직하게 행해지고 내부 스케일링 팩터(scaling factor)가 계산 정밀도를 향상하도록 한정될 수 있다.

그럼에도 불구하고, 높은 계산 정밀도를 제공하는 한 디지털 회로의 복잡성을 줄이기 위한 지속적인 요구가 있다. 그러므로, 이러한 종래기술의 결점들을 극복하는 스위치모드 파워서플라이를 디지털 방식으로 컨트롤하는 시스템 및 방법을 제공하는 장점을 제공한다. 보다 상세하게는, 스위치모드 파워서플라이를 컨트롤하는 최적화된 디지털 신호프로세서 아키텍쳐를 제공하는 장점이 있다.

본 발명은 디지털컨트롤시스템을 갖는 스위치모드 파워서플라이를 제공하는 것이다. 상기 파워서플라이는 파워서플라이의 입력과 출력 터미널 사이의 파워를 전달하도록 적응된 적어도 하나의 파워 스위치, 및 파워 서플라이의 출력 측정에 응답하는 적어도 하나의 파워스위치의 동작을 컨트롤하도록 적응된 디지털컨트롤러를 포함한다.

보다 상세하게는, 디지털 컨트롤러는 출력측정과 기준값 사이의 차를 나타내는 디지털 에러신호를 제공하는 아날로그-디지털 컨버터; 현재와 이전의 에러신호 및 이전 컨트롤출력의 합에 기초하는 디지털 컨트롤출력을 제공하고, 상기 에러신호는 제1 수치 범위를 가지는 정수를 포함하고 상기 컨트롤출력은 제2 수치 범위를 가지는 정수를 포함하는 디지털필터; 및 컨트롤 신호를 디지털 컨트롤 출력에 대응하는 펄스폭을 가지는 파워스위치에 제공하는 디지털 펄스폭 변조기를 포함한다. 디지털 필터는 낮은 범위 정수와 높은 범위 정수가 조합되도록 적응되는 비대칭 계산 유니트를 더 포함한다. 상기 디지털 필터는 다음의 전달함수 G(z)를 제공하는 무한 임펄스응답 필터를 부가하여 포함한다:

여기서, PWM(z)는 디지털컨트롤출력이고, VEd(z)는 에러신호이고, C₀ ... C₃ 는 입력측 계수이고, B₁ ... B₃은 출력측 계수이다. 무한 임펄스 응답 필터는 다 음의 시간이산형태 전달 함수를 제공한다:

여기서, K₁ 및 K₂ 는 스케일된 PWM'_k 신호가 0 내지 K₂-1 범위로 되도록 선택되는 스케일링 팩터이고 PWM'_k 는 디지털 컨트롤 출력이고, VEd_k 는 에러신호이고,

산술 유니트는 두 오퍼랜드를 곱하기 위해 적응된 멀티플라이어를 포함하고, 제1 오퍼렌드는 제1 비트 사이즈를 포함하고 제2 오퍼랜드는 실질적으로 더 큰 제1 비트 사이즈를 포함한다. 제1 멀티플렉서는 제1 오퍼랜드가 에러신호, 이전 에러신호중 하나, 및 다수의 제1 계수 중 하나를 포함하는 그룹에서 선택되는 그러한 제1 오퍼랜드를 제공하기 위해 멀티플라이어에 결합된다. 제2 멀티플렉서는 제2 오퍼랜드가 컨트롤출력, 이전 컨트롤출력 중 하나, 및 다수의 제2 계수 중 하나를 포함하는 그룹에서 선택되는 그러한 제2 오퍼랜드를 제공하기 위해 멀티플라이어에 결합된다.

애더(adder)는 제로와 이전 애더의 합을 포함하는 그룹에서 선택되는 제2 값으로 멀티플라이어의 프러덕트를 가하도록 적응된다. 디바이더는 스케일링 팩터 K₁ 에 의해 애더의 합을 분할하도록 적응된다.

본 발명의 다른 실시형태에서, 그 방법은 파워서플라이의 입력과 출력 터미널 사이의 파워를 전달하도록 적응된 적어도 하나의 파워스위치를 가지는 파워서플라이를 컨트롤하기 위해 제공된다. 본 발명의 방법은 파워서플라이의 출력 측정을 수신하는 단계, 출력측정과 기준값 사이의 차를 나타내는 디지털 에러신호를 제공하기 위해 출력측정을 샘플링하는 단계, 이전 에러신호와 이전 컨트롤출력의 합에 기초하여 디지털 컨트롤 출력을 제공하기 위해 디지털 에러신호를 필터링하는 단계로서 여기서 상기 에러신호는 제1 수치 범위를 가지는 정수를 포함하고 상기 컨트롤 출력은 제2 수치 범위를 가지는 정수를 포함하고, 그리고 컨트롤 신호를 적어도 하나의 파워스위치에 제공하는 단계로서 여기서 상기 컨트롤 신호는 디지털 컨트롤 출력에 대응하는 펄스폭을 가지는 그러한 단계를 포함한다. 필터링 단계는 로우(low) 범위 정수와 하이(high) 범위 정수를 비대칭으로 결합하는 단계를 더 포함한다. 필터링 단계는 앞에서 기술한 전달함수 G(z)를 가지는 무한 임펄스 응답을 사용하는 상기 디지털 에러 신호를 필터링하는 단계를 더 포함한다.

이하, 첨부된 도면을 참고하여 스위치모드 파워서플라이를 디지털방식으로 컨트롤하는 시스템 및 방법의 바람직한 실시형태를 상세히 설명한다. 후술하는 실시형태를 통해 당업자는 본 발명 또다른 장점과 목적을 알 수 있을 뿐만 아니라 본 발명을 보다 완전히 이해할 수 있을 것이다. 먼저 도면을 간단히 설명한다.

도 1은 디지털 컨트롤 회로를 갖는 스위치모드 파워서플라이를 도시한 것이 고,

도 2는 윈도우 플래시 아날로그-디지털 컨버터(ADC)를 포함하는 다른 디지털 컨트롤 회로를 도시한 것이고,

도 3은 무한대 임펄스 응답 필터를 가지는 디지털 컨트롤러를 도시한 것이고,

도 4는 디지털 필터를 충족하기 우해 최적화된 디지털 신호프로세서를 도시한 것이다.

본 발명은 스위치모드 파워서플라이를 디지털방식으로 컨트롤하기 위한 방법을 제공한다. 보다 상세하게는 본 발명은 스위치모드 파워서플라이를 컨트롤하기 위한 최적화된 디지털신호 프로세서 아키텍쳐를 제공한다. 다음의 설명에서, 같은 구성요소의 도면부호는 첨부된 도면에 도시된 같은 구성요소를 설명하는데 사용된다.

도 1은 본 발명의 일실시예에 따른 디지털컨트롤회로를 갖는 스위치모드 파워서플라이(10)를 도시한 것이다. 상기 파워서플라이(10)는 입력 DC 전압(V_in)을 저항 로드(resistive load)(20)(R_load)에 인가되는 출력 DC 전압(V_o )로 변환하는 벅컨버터 토폴로지(buck converter topology)를 포함한다. 상기 파워서플라이(10)는 MOSFET 장치에 의해 제공되는 한쌍의 파워스위치(12,14)를 포함한다. 하이(high)측 파워스위치(12)의 소스터미널은 입력전압( V_in )에 결합되고 로우측(low) 파워스 위치(14)의 소스터미널은 그라운드에 접속되고 파워스위치(12,14)의 드레인터미널은 위상노드를 한정하도록 서로 결합된다. 출력컨더터(16)는 출력전압(V_o)를 제공하는 위상노드와 터미널 사이에 직렬로 결합되고 캐패시터(18)는 저항 로드( R_load )와 병렬로 결합된다. 각각의 드라이버(22,24)는 파워스위치(12,14)의 게이트터미널을 선택적으로 드라이브한다. 디지털컨트롤회로(30)는 드라이버(22,24)의 동작을 컨트롤한다. 파워스위치(12,14)의 오프닝과 클로징은 위상 노드에 일반적으로 사각파형을 갖는 중간전압을 제공하고 출력컨덕터(16)와 캐패시터(18)에 의해 형성되는 필터는 사각파형을 실질적으로 DC 출력전압(V_o )으로 변환한다.

상기 디지털컨트롤회로(30)는 파워서플라이(10)의 출력부분으로부터 피드백신호를 수신한다. 도 1에 도시된 바와 같이 피드백신호는 출력전압(V_{o )}에 대응한다. 그러나 상기 피드백신호는 저항 로드(R_load)에 의한 감소된 출력전류에 대응하거나 디지털컨트롤회로(30)에 의해 컨트롤되는 파라미터를 나타내는 다른 신호에도 대응한다. 상기 피드백경로는 검출된 출력전압(V_o )가 전형적인 전압레벨로 감소하도록 전압분할기를 포함한다. 상기 디지털컨트롤회로(30)은 목표레벨에서 출력전압(V_o)(또는 출력전류)를 레귤레이트하는 컨트롤된 듀티사이클을 갖는 펄스폭 모듈레이트된 파형을 제공한다. 파워서플라이(10)가 벅컨버터 토폴로지(buck converter topology)를 구비하는 것으로 도시하였지만, 디지털 컨트롤회로(30)을 이용하는 파워서플라이(10)의 피드백루프 컨트롤의 이용이 분리 및 비분리된 구조의 부스트 (boost) 및 벅-부스트(buck-boost)와 같은 다른 알려진 파워서플라이 토폴로지에 동등하게 적용될 수 있는 것으로 이해될 수 있다.

보다 상세하게는, 상기 디지털컨트롤회로(30)는 컴패러터(comparator)(32), ADC(34), 디지털컨트롤러(36), 및 디지털 펄스 폭 변조기(DPWM)(38)를 포함한다. 컴패러터(32)는 피드백신호(즉 출력전압 V_o)와 전압기준(Ref)을 입력으로서 수신하고 아날로그 전압 에러신호(Ref-V_o)를 제공한다. 상기 ADC(34)는 전압 에러 신호(VEd_k)의 디지털표현을 생성한다. 상기 디지털컨트롤러(36)는 전압에러신호 (VEd_k)를 DPWM(38)으로 제공되는 디지털 출력으로 변환하는 전달함수 G(z)를 갖으며, 상기 DPWM(38)은 비례펄스폭를 갖는 파형으로 신호를 변환한다. 상술한 바와 같이, DPWM(38)으로 생산된 펄스-모듈레이트 파형은 각각의 드라이버(22,24)를 통해 파워스위치(12,14)의 게이트 터미널에 결합된다.

도 2는 윈도우 플래시 ADC(42), 디지털 컨트롤러(44), 및 DPWM(46)을 포함하는 또다른 디지털컨트롤회로(30)를 도시한 것이다. ADC(42)는 전압기준(Ref) 및 피드백 신호(즉, 출력전압(V_o))를 입력으로 수신하고, 전압에러신호(VEd_k)의 디지털 표현을 생성한다. 디지털 컨트롤러(44)와 DPWM(46)은 실질적으로 위에서 설명한 바와 같이 동작한다. 디지털 컨트롤러(44)는 전압에러신호(VEd_k)를 DPWM(46)에 제공하는 디지털 출력으로 변환하는 전달함수 G(z) 를 갖는다. DPWM(46)에 의해 생성된 펄스-변조 파형은 각 드라이버(22,24)를 통해 파워스위치(12,14)의 게이트 터미널 에 결합된다.

싱글 스테이지(즉, 플래시) ADC 토폴로지는 이들이 매우 낮은 래턴시(latency)(즉, 특정 샘플에 대한 출력과 입력 사이의 전체 지연)을 가지기 때문에 디지털 파워 서플라이 어플리케이션에 이용된다. 스탠더드 플래시 ADC 장치는 원하는 레졸루션(예, 5mV)으로 레귤레이터 출력전압의 전체 범위를 양자화하는데 사용되면, 그 장치는 원하지 않는 양의 파워를 방산하는 많은 컴패러터를 필요로 하게 된다. 정상 동작하에서, 레귤레이터의 출력 전압(V₀)은 작은 윈도우 내에 남아있고, 이것은 ADC가 전체 범위에 걸쳐 높은 레졸루션을 가질 필요가 없다는 것을 의미한다. 따라서, "윈도우된(windowed)" ADC 토폴로지는 기준전압(V_REF)에 의해 트랙되는 제1 전압범위를 넘는 높은 레졸루션을 허용하는 것이다. 양자화 윈도우는 기준전압 (V_REF)를 트랙하기 때문에 ADC 에 의해 생산된 신호는 전압에러신호가 될 것이다. 그러므로 윈도우된 ADC 는 ADC와 에러증폭기의 듀얼기능을 제공하고 그 결과로 소자의 감소와 파워낭비의 감소를 가져온다.

도 3은 디지털 필터를 포함하는 전술한 컨트롤회로(30 또는 40)에 사용하기 위한 디지털 컨트롤러를 도시하고 있다. 디지털 필터는 현재 및 이전 전압에러입력(VEd_k)와 이전 출력(PWM_k)의 조합으로부터 출력(PWM_k)을 생성하는 무한대 임펄스 응답(IIR) 필터를 더 포함한다. IIR 필터는 블럭다이어그램 형태로 도시되어 있고 다수의 제1 지연 레지스터(72, 74, ..., 76)(각각 라벨된 z^-1), 계수(71, 73, ..., 75)(라벨된 C0, C1, ..., Cn)를 갖는 다수의 제1 수학적 오퍼레이터(멀피플라이어), 다수의 제2 수학적 오퍼레이터(애더)(92, 94, 96), 다수의 제2 지연레지스터(82, 84, ..., 86(각 라벨된 z^-1), 및 계수(83, 85)(라벨 B1, ..., Bn)를 갖는 다수의 제3 수학적 오퍼레이터(멀티플라이어)를 포함한다. 각 제1 지연 레지스터(72, 74, 76)는 전압에러(VEd_k)의 이전샘플을 홀드하고, 상기 전압에러(VEd_k)는 계수(71,73,75) 중의 각각의 하나와 곱에 의해 가중치를 준다. 이와 마찬가지로, 각 제2 지연 레지스터(82, 84, 86)는 출력(PWM_k )의 이전샘플을 홀드하며, 상기 출력(PWM_k)은 계수(83, 85) 중 각각의 하나와 곱에 의해 가중된다. 상기 애더(92, 94, 96)는 가중된 입력과 출력샘플을 조합한다. 보다 많은 지연 레지스터와 계수는 디지털 필터 내에 포함되고, 제한된 수가 도 3에 도시되어 있다.

도 3에 도시된 디지털필터구조는 이하의 전달함수 G(z)를 갖는다:

전달함수 G(z)의 오더(order)와 필터 계수는 피드백 루프가 원하는 밴드폭과 위상 한계와 밀접하게 선택되게 한다.

디지털 필터 및 관련 전달함수 G(z)가 입력과 출력 스테이지에서 n 지연 스테이지를 반영하더라도, 본 발명에 따른 디지털 필터의 3차 오더 실행은 4개의 분자계수(C₀, C₁, C₂, C₃)와 3개의 분모 계수(B₁, B₂, B₃)를 이용하고, 다음의 변형된 전달 함수 G(z)를 얻는다:

본 발명은 3차 오더 시스템에 제한되는 것은 아니다. 변형된 전달함유 G(z)는 다음과 같은 시산이산형태로 표현될 수 있다:

PWM_k 의 값 범위는 0에서 1까지 이다. 디지털필터에서 정수 계산을 사용하기 위해 전체 필터에 대한 제 1 스케일링 팩터(K₁)과 PWM_k 신호에 대한 제 2 스케일링 팩터(K₂)가 규정된다. 그러므로 스케일된 PWM_k 신호는 0부터 K₂-1까지의 범위에 있게 된다. 시간이산형태 전달함수는 다음과 같이 다시 기록될 수 있다:

여기서,

전체 계산 정확도를 향상시키기 위해 필터방정식의 부분 스케일링같은 다른 스케일링 스킴도 가능하다. 상기 시간 이산 형태 전달함수로부터, 계수 C_i'는 계수 B_i' 보다 훨씬 더 크게되는 경향이 있다는 것을 알 수 있었다. 스케일링 팩터 K₁은 2³ 으로 될 수 있고 K₂ 는 2¹² 만큼 크게 될 수 있고, PWM 범위는 0 부터 4,095까지 주어질 수 있다. 다음의 설명으로부터 보다 더 잘 이해될 수 있는 바와 같이, 이러한 크기의 차이는 디지털 필터를 실행하는 디지털 신호프로세서 아키텍쳐를 최적화하는데 사용될 수 있다.

본 발명의 일 실시형태에서, 전달함수는 연속된 단계에서 계산될 수 있다. 이것은 에러전압(VEd_k)이 값 PWM'_k 으로 새로운 PWM 사이클의 시작을 가능한 밀접하게 샘플될 수 있다는 것을 확인한다. 전달함수 계산단계는 다음과 같다:

(1)

(2)

(3)

(4)

(5)

(6)

(7)

도 4는 전달함수 요소를 계산하기 위한 특정 오더에 따라 디지털 필터를 실행하도록 적응된 디지털 신호 프로세서 아키텍쳐를 도시하고 있다. 디지털 신호 프로세서는 멀티플라이어(110), 애더(106), 멀티플렉서(108, 116, 130), 디바이더 (112), 및 시퀀싱 컨트롤 유니트(102)를 구비하고 있는 계산 유니트를 포함한다. 시퀀싱 컨트롤 유니트(102)는 입력 클럭(CLK_n)에 응답하는 계산 유니트에 샘플과 계수를 피딩하는 타이밍을 컨트롤하고, 적절한 인에이블링 신호를 멀티플렉서(108, 116, 130), 시프트 레지스터(118), 및 레지스터(104)에 공급한다. 멀티플라이어(110)는 멀티플렉서(116 및 130)에서 수신한 입력을 곱한다. 애더(106)는 멀티플렉서(108)로부터 수신한 입력으로 멀티플라이어(110)의 프러덕트를 더하고, 그 합을 레지스터(104)와 디바이더(112)에 패스한다. 멀티플렉서(108)는 레지스터(104)의 콘텐츠(contents) 또는 제로(zero)를 패스한다. 디바이더(112)는 애더(106)로부터의 합을 스케일링 팩터(K₁)으로 디바이드하고, 그 결과를 레지스터(114)에 공급한다.

멀티플렉서(116)는 시프트 레지스터(118)와 레지스터(121, 123, 125)로부터 입력을 수신한다. 시프트 레지스터(118)는 스테이지(118₁, 118₂, 118₃, 118₄)를 더 포함한다. 전압에러신호(VEd_k)는 제1 시프트 레지스터 스테이지(118₁)에 제공되고, 연속된 스테이지가 전압 에러 신호(VEd_k)(즉, 각각 VEd_k-1, VEd_k-2, VEd _k-3)의 이전 샘플을 홀드하는 연속 스테이지(118₂, 118₃, 118₄)를 통해 각 클럭 사이클로 이동한다. 레지스터(121, 123, 125)는 각 계수(B₁, B₂, B₃)를 홀드한다. 멀티플렉서(130)는 시프트 레지스터(142)와 레지스터(132, 134, 136, 138)로부터 입력을 수신한다. 시프트 레지스터(142)는 스테이지(142₁, 142₂, 142₃)를 더 포함한다. 출력신호 (PWM'_k)는 레지스터(114)에 제공되고, 연속된 스테이지가 출력신호(PWM'_k)(즉, PWM'_k-1, PWM'_k-2, PWM'_k-3)의 이전 샘플을 홀드하는 연속 스테이지(142 ₁, 142₂, 142₃)를 통해 각 클럭 사이클로 이동한다. 레지스터(132, 134, 136, 138)는 각 계수(C₀, C₁, C₂, C₃)를 홀드한다.

전압 에러 신호(VEd_k)는 4비트 디지털값이다. 전압에러신호 샘플은 상대적으로 큰 팩터 K₁ 와의 스케일링으로 인하여 상대적으로 큰(즉, 12비트) 계수 C_i 와 곱해진다. 미리 계산된 출력신호 샘플(PWM'_k)( 12 비트 디지털값)은 18-비트 디지털 출력값을 생성하는 상대적으로 작은 계수 B_i 와 곱해진다. 그러므로, 상대적으로 작은 전압 에러 신호(VEd_k)와 계수 B_i, 및 상대적으로 큰 출력 신호(PWM'_k)와 계수 C_i 로 분류함으로서 장치 크기를 유지할 수 있다. 그러므로 멀티플라이어(110)는 통상적으로 12×12비트 멀티플라이어 보다 더 작은 비대칭인 4×12 비트 디자인으로 될 수 있고, 그 결과로서 장치 사이즈와 관련 파워 드로의 실질적인 감소를 초래한다.

디지털 신호 프로세서 아키텍쳐는 다음과 같은 전달함수를 계산하는데 사용된다. 제1 단계에서, PWM'_k ⁰ 가 계산된다. 멀티플렉서(116)는 계수 B₃ 를 레지스터(125)에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 PWM'_k-3 을 레지스터(142₃) 에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 제로를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ⁰ )은 레지스터(104)에 저장된다.

제2 단계에서, PWM'_k ¹ 가 계산된다. 멀티플렉서(116)는 계수 B₂ 를 레지스터(123)에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 PWM'_k-2 을 레지스터(142₂) 에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ⁰ )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ¹ )은 레지스터(104)에 저장된다.

제3 단계에서, PWM'_k ² 가 계산된다. 멀티플렉서(116)는 계수 B₁ 를 레지스터(121)에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 PWM'_k-1 을 레지스터(142₁) 에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ¹ )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해 진다. 합(즉, PWM'_k ² )은 레지스터(104)에 저장된다.

제4 단계에서, PWM'_k ³ 가 계산된다. 멀티플렉서(116)는 전압에러신호(VEd_k-3 ) 를 레지스터(118₄ )에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 계수 C₃ 을 레지스터(138)에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ² )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ³ )은 레지스터(104)에 저장된다.

제5 단계에서, PWM'_k ⁴ 가 계산된다. 멀티플렉서(116)는 전압에러신호(VEd_k-2 ) 를 레지스터(118₃ )에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 계수 C₂ 을 레지스터(136)에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ³ )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ⁴ )은 레지스터(104)에 저장된다.

제6 단계에서, PWM'_k ⁵ 가 계산된다. 멀티플렉서(116)는 전압에러신호(VEd_k-1 ) 를 레지스터(118₂ )에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 계수 C₁ 을 레지스터(134)에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ⁴ )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ⁵ )은 레지스터(104)에 저장된다.

끝으로, 제7 단계에서, PWM'_k ⁶ 가 계산된다. 멀티플렉서(116)는 전압에러신호(VEd_k ) 를 레지스터(118₁ )에서 멀티플라이어(110)로 패스하고, 멀티플렉서(130)는 계수 C₀ 을 레지스터(132)에서 멀티플라이어(110)로 패스한다. 멀티플라이어(110)는 두 값을 곱하고 프러덕트를 애더(106)의 한 입력으로 패스한다. 멀리플렉서(108)는 레지스터(104)의 컨텐츠(즉, PWM'_k ⁵ )를 애더(106)의 다른 입력으로 패스하고, 두 값은 함께 더해진다. 합(즉, PWM'_k ⁶ )은 디바이더(112)의 분자에 적용되고, 스케일링 팩터 K₁ 에 의해 디바이드된다. 최종 결과 PWM'_k 는 레지스터(114)에 로드되고(loaded) 또한 디지털 펄스폭 변조기에 출력으로 제공된다.

이상 설명한 스위치모드 파워서플라이를 디지털방식으로 컨트롤하는 시스템 및 방법의 바람직한 실시형태로부터 본 발명의 시스템의 다른 장점이 성취될 수 있 다는 것을 당업자는 자명하게 알 것이다. 또한 본 발명의 정신과 범위 내에서 다양한 변경, 적응, 변형, 변화가 이루어 질 수 있음은 자명한 것이다. 본 발명은 또한 다음의 청구범위에 의해 그 범위가 한정된다는 것을 알아야 한다.

Claims

파워서플라이의 입력과 출력 터미널 사이의 파워를 전달하도록 적응된 파워 스위치; 및

파워서플라이의 출력 파라미터에 응답하는 파워스위치의 동작을 컨트롤하도록 적응된 디지털 컨트롤러를 포함하고;

상기 디지털 컨트롤러는

출력 측정과 기준값 사이의 차를 나타내는 디지털 에러신호를 제공하는 아날로그-디지털 컨버터;

현재와 이전 에러신호 및 이전 컨트롤출력의 합에 기초하는 디지털 컨트롤출력을 제공하고, 상기 에러신호는 제1 수치 범위를 가지는 제1정수를 포함하고 상기 컨트롤출력은 제2 수치 범위를 가지는 제2정수를 포함하되, 상기 제1 수치 범위는 상기 제2 수치 범위 보다 작으며 상기 제1 정수와 상기 제2 정수가 조합되도록 적응되는 비대칭 계산 유니트를 더 포함하는 디지털필터; 및

컨트롤 신호를 상기 파워스위치에 제공하고, 상기 컨트롤신호는 상기 디지털 컨트롤 출력에 대응하는 펄스폭을 가지는 디지털 펄스폭 변조기를 포함하는 것을 특징으로 하는 파워 서플라이.
제1항에 있어서, 상기 아날로그-디지털 컨버터는 윈도우된 플래시(flash) 아날로그-디지털 컨버터를 더 포함하는 것을 특징으로 하는 파워서플라이.
제1항에 있어서, 상기 디지털 필터는 무한대 임펄스 응답필터를 부가하여 포함하는 것을 특징으로 하는 파워서플라이.
제3항에 있어서, 상기 무한대 임펄스 응답필터는 다음의 전달함수 G(z)를 제공하는 것을 특징으로 하는 파워서플라이:

여기서, PWM(z)는 디지털컨트롤출력이고, VEd(z)는 에러신호이고, C₀ ... C_n 는 입력측 계수이고, B₁ ... B_n은 출력측 계수임.
제3항에 있어서, 상기 무한대 임펄스 응답필터는 다음의 전달함수 G(z)를 가지는 3차 오더 필터를 포함하는 것을 특징으로 하는 파워서플라이:

여기서, PWM(z)는 디지털컨트롤출력이고, VEd(z)는 에러신호이고, C₀ ... C₃ 는 입력측 계수이고, B₁ ... B₃은 출력측 계수임.
제5항에 있어서, 상기 무한 임펄스 응답 필터는 다음의 시간 이산형태 전달 함수를 제공하는 것을 특징으로 하는 파워 서플라이:

여기서, K₁ 및 K₂ 는 스케일된 PWM'_k 신호가 0 내지 K₂-1 범위로 되도록 선택되는 스케일링 팩터이고 PWM'_k 는 디지털 컨트롤 출력이고, VEd_k 는 에러신호이고, C₀ ... C₃ 는 입력측 계수이고, B₁ ... B₃은 출력측 계수이고,

.
제1항에 있어서, 상기 계산 유니트는 두 오퍼랜드를 곱하기 위해 적응된 멀티플라이어를 포함하고, 여기서 제1 오퍼렌드는 제1 비트 사이즈를 포함하고 제2 오퍼랜드는 더 큰 제1 비트 사이즈를 포함하는 것을 특징으로 하는 파워 서플라이.
제7항에 있어서, 상기 제1 비트 사이즈는 4 임을 특징으로 하는 파워 서플라이.
제7항에 있어서, 상기 제2 비트 사이즈는 12 임을 특징으로 하는 파워 서플라이.
제7항에 있어서, 상기 계산 유니트는 상기 제1 오퍼랜드를 제공하기 위해 상기 멀티플라이어에 결합되는 제1 멀티플렉서를 더 포함하고, 상기 제1 오퍼랜드는 상기 에러신호, 상기 이전 에러신호중 하나, 및 다수의 제1 계수 중 하나를 포함하는 그룹에서 선택되는 것을 특징으로 하는 파워 서플라이.
제10항에 있어서, 상기 계산 유니트는 상기 제2 오퍼랜드를 제공하기 위해 상기 멀티플라이어에 결합되는 제2 멀티플렉서를 더 포함하고, 상기 제2 오퍼랜드는 상기 컨트롤출력, 상기 이전 컨트롤출력 중 하나, 및 다수의 제2 계수 중 하나를 포함하는 그룹에서 선택되는 것을 특징으로 하는 파워 서플라이.
제7항에 있어서, 상기 계산 유니트는 제로와 애더의 이전 합을 포함하는 그룹에서 선택되는 제2 값으로 멀티플라이어의 프러덕트를 더하도록 적응되는 애더를 더 포함하는 것을 특징으로 하는 파워 서플라이.
제12항에 있어서, 상기 계산 유니트는 스케일링 팩터에 의해 상기 애더의 합을 분할하도록 적응되는 디바이더를 더 포함하는 것을 특징으로 하는 파워 서플라이.
파워서플라이의 입력과 출력 터미널 사이의 파워를 전달하도록 적응된 파워스위치를 포함하는 스위치모드 파워서플라이를 컨트롤하는 방법에 있어서,

파워서플라이의 출력 측정을 수신하는 단계;

출력측정과 기준값 사이의 차를 나타내는 디지털 에러신호를 제공하기 위해 출력측정을 샘플링하는 단계;

이전 에러신호와 이전 컨트롤출력의 합에 기초하여 디지털 컨트롤 출력을 제공하기 위해 디지털 에러신호를 필터링하고, 여기서 상기 에러신호는 제1 수치 범위를 가지는 제1정수를 포함하고 상기 컨트롤 출력은 제2 수치 범위를 가지는 제2정수를 포함하되 상기 제1 수치 범위는 상기 제2 수치 범위 보다 작은 필터링 단계; 및

디지털 컨트롤 출력에 대응하는 펄스폭을 가지는 컨트롤 신호를 상기 파워스위치에 제공하는 단계를 포함함을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제14항에 있어서, 상기 필터링 단계는 제1 정수와 제2 정수를 비대칭으로 결합하는 단계를 더 포함함을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제14항에 있어서, 필터링 단계는 무한 임펄스 응답 필터를 사용하는 상기 디지털 에러 신호를 필터링하는 단계를 더 포함함을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제16항에 있어서, 상기 필터링 단계는 다음 전달함수 G(z)를 가지는 무한대 임펄스 응답을 사용하는 상기 디지털 에러 신호를 필터링하는 단계를 더 포함함을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법:

여기서, PWM(z)는 디지털컨트롤출력이고, VEd(z)는 에러신호이고, C₀ ... C_n 는 입력측 계수이고, B₁ ... B_n은 출력측 계수임.
제16항에 있어서, 상기 필터링 단계는 다음 전달함수 G(z)를 가지는 3차 오더 무한대 임펄스 응답을 사용하는 상기 디지털 에러 신호를 필터링하는 단계를 더 포함함을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법:

여기서, PWM(z)는 디지털컨트롤출력이고, VEd(z)는 에러신호이고, C₀ ... C₃ 는 입력측 계수이고, B₁ ... B₃은 출력측 계수임.
제18항에 있어서, 상기 무한 임펄스 응답 필터는 다음의 시간 이산형태 전달 함수를 제공하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법:

여기서, K₁ 및 K₂ 는 스케일된 PWM'_k 신호가 0 내지 K₂-1 범위로 되도록 선택되는 스케일링 팩터이고 PWM'_k 는 디지털 컨트롤 출력이고, VEd_k 는 에러신호이고, C₀ ... C₃ 는 입력측 계수이고, B₁ ... B₃은 출력측 계수이고,

임.
제14항에 있어서, 상기 필터링 단계는 두 오퍼랜드를 곱하는 단계를 더 포함하고, 여기서 제1 오퍼랜드는 제1 비트 사이즈를 포함하고 제2 오퍼랜드는 더 큰 제1 비트 사이즈를 포함하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 제1 비트 사이즈는 4 임을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 제2 비트 사이즈는 12 임을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 필터링 단계는 상기 에러신호, 상기 이전 에러신호중 하나, 및 다수의 제1 계수 중 하나를 포함하는 그룹에서 상기 제1 오퍼랜드를 선택하는 단계를 더 포함하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 필터링 단계는 상기 컨트롤출력, 상기 이전 컨트롤출력 중 하나, 및 다수의 제2 계수 중 하나를 포함하는 그룹에서 상기 제2 오퍼랜드를 선택하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 필터링 단계는 제로와 상기 애더의 이전 합을 포함하는 그룹에서 선택되는 제2 값으로 상기 곱하는 단계의 프러덕트를 더하는 단계를 더 포함하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.
제20항에 있어서, 상기 필터링 단계는 스케일링 팩터에 의해 상기 더하는 단계의 합을 나누는 단계를 더 포함하는 것을 특징으로 하는 스위치모드 파워서플라이를 컨트롤하는 방법.