JP3191275B2

JP3191275B2 - スイッチング電源装置

Info

Publication number: JP3191275B2
Application number: JP03182693A
Authority: JP
Inventors: 清春稲生; 均安井; 俊介林
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1993-02-22
Filing date: 1993-02-22
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: US5349523A; JPH06245505A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、設定された値の直流電
圧をトランスの２次側回路から出力する電源装置であっ
て、且つ２次側から１次側へ信号を絶縁してフィードバ
ックをかけるようなスイッチング電源装置に関するもの
である。

【０００２】

【従来の技術】図１は従来のスイッチング電源装置の構
成ブロック図である。図において、ＤＣ変換回路１０
は、直流源１から供給される直流電圧Ｖinを入力して、
安定な出力電圧Ｖoに変換するもので、入力側と出力側
を絶縁するためトランス３が設けられている。直流源１
は、例えば商用の交流電力を整流平滑化する回路であ
り、電力事情によってはこの電圧は、大きく変動した
り、またサージ電圧／電流が乗っていることもある。こ
のような過電圧、過電流が電源装置の出力端子に接続さ
れた負荷２５に直接加えられると、これを損傷する恐れ
がある。そこで、トランス３により、トランスの１次側
に接続された回路と、２次側に接続された回路とを絶縁
している。

【０００３】ＤＣ変換回路１０は、直流源１がトランス
３の一次巻線５の一端に接続され、スイッチング素子Ｑ
１がこの一次巻線５の他端に接続されている。トランス
３の２次巻線７には整流平滑回路９が接続されている
が、この整流平滑回路９は整流用のダイオードＤ１と、
平滑を行うチョークコイルＬ１と平滑用コンデンサＣ１
よりなるローパスフィルタを有し、フライホイールダイ
オードＤ２により、ダイオードＤ１がオフの区間におい
て、チョークコイルＬ１に連続的に電流が流れるように
している。

【０００４】このような装置では、スイッチング素子Ｑ
１がオンオフすると、直流源１の電圧がトランス３の１
次巻線５へ断続的に加えられることになる。その結果、
このトランス３の２次巻線７には誘起電圧が発生する。
２次巻線７に発生したこの電圧は、整流平滑回路９で整
流し平滑化されて直流出力電圧Ｖｏになり、出力端子１
１，１３に接続された負荷２５に供給される。

【０００５】誤差増幅器１５は、この直流出力電圧Ｖｏ
と設定電圧Ｖｒを比較し、（Ｖｒ−Ｖｏ）に応じた誤差
信号を出力する。この誤差信号は、フォトカプラ１９で
絶縁されて、制御回路２３に帰還される。制御回路２３
は、この誤差信号の値がゼロとなるようにスイッチ素子
Ｑ１のオンの期間と、オフの期間の割合を制御する、い
わゆるＰＷＭ（パルス幅変調）制御を行っている。すな
わち、オンの期間をＴ _ON、オフの期間をＴ_OFFとした場
合、Ｔ_ON／（Ｔ_ON＋Ｔ_OFF）の割合を大きくすると、ト
ランス３を介して２次巻線側に供給されるエネルギーが
多くなるので直流出力電圧Ｖｏは上昇する。また、上記
割合を小さくすると、逆に直流出力電圧Ｖｏは低下す
る。

【０００６】また、何らかの原因でスイッチング電源装
置の出力端子１１，１３から過電圧、過電流を出力する
こともある。そうすると負荷２５を損傷したり、電源装
置自身も破損する恐れがあるので、これを防ぐため過大
出力検出器１７を設け、出力状態を監視する。そして、
過大出力があった場合、過大出力検出器１７は、その旨
の信号を出力する。フォトカプラ２１は、この信号を絶
縁して制御回路２３に伝える。制御回路２３は、過大出
力があった場合、スイッチ素子Ｑ１のオン／オフの駆動
を停止する。すると、トランス３の１次巻線５には断続
的な電圧が加えられなくなるので、２次巻線７に誘起し
ていた電圧は消失し、直流出力電圧Ｖｏはゼロとなる。

【０００７】

【発明が解決しようとする課題】スイッチング電源装置
は、通常、温度変動が大きい環境に設置され、また、ト
ランス３の１次側に供給される直流源１の電圧も電源事
情により大きく変化する。このような使用状態におい
て、フォトカプラ等の絶縁素子を通して、誤差増幅器１
５から誤差信号をアナログ値として安定に１次側の制御
回路２３へ伝送することは、半導体素子の熱特性やアナ
ログ回路の耐ノイズ特性を考慮すれば、容易ではない。

【０００８】また、複数種類のアナログ信号を重畳して
伝送し、受信側でこの複数種類の信号を分けて取り出す
ことは容易ではない。従って、誤差信号を伝送する回路
と、過大出力の有無を示す信号を伝送する回路をそれぞ
れ分けて設けるようにしている。前述の装置では、誤差
信号と過大出力検出器の出力信号とが伝送すべきアナロ
グ信号であり、フォトカプラ１９，２１がそれぞれ独立
した伝送回路に対応している。

【０００９】ところで、近年のインテリジェント化の流
れの中で、スイッチング電源装置の２次側、１次側間で
受け渡す情報は誤差信号、過電流出力・過電圧出力の警
報情報などと数多く有り、またその情報量は増加する蓋
然性が高い。しかし、従来の方法では、情報を１つ増や
すたびに新たにフォトカプラが必要となり、コスト、消
費電力の点から好ましくない。また、制御回路２３の出
力の分解能を向上しようとすると、トランスや平滑回路
の実効周波数を下げてしまうことがあるという問題点が
あった。

【００１０】本発明の目的は、スイッチング電源装置の
２次側、１次側間で受け渡す情報量が増加してもフォト
カプラ等の絶縁素子を増設することなく伝送できるとと
もに、トランスや平滑回路の実効周波数を下げることな
くスイッチング素子をオンオフする制御回路の出力分解
能を向上させることができるスイッチング電源装置を提
供することにある。

【００１１】

【課題を解決するための手段】このような目的を達成す
る本発明は、トランスの一次巻線に印加される電圧をス
イッチング素子によりオンオフし、このトランスの二次
巻線に誘起されるスイッチング電流を整流平滑化して負
荷側に直流電圧を供給するＤＣ変換回路と、このＤＣ変
換回路の出力電圧に関する信号をディジタル化するＡ／
Ｄ変換器と、このＡ／Ｄ変換器の出力信号を含むビット
列信号をシリアルなパルス列信号へ変換するパラレル−
シリアル変換器と、このパルス列信号を絶縁して１次巻
線側へ伝える絶縁手段と、この絶縁手段を介して導入し
たパルス列信号をパラレル信号に復調するシリアル−パ
ラレル変換器と、このシリアル−パラレル変換器で受信
したＤＣ変換回路の出力電圧と予め定められた設定値と
を比較して制御演算を行い、制御出力を発生するディジ
タル演算器と、このディジタル演算器の制御出力を入力
してビット列信号を出力し、この出力信号により前記ス
イッチング素子をオンオフして出力電圧を安定化するデ
ィジタル変調器とを有するコントロール回路とを具備
し、前記ディジタル変調器は、サンプリングの基準時を
定めるクロック信号が与えられる毎に、後述する積分器
の出力と所定の基準レベルとを比較するコンパレータ
と、このコンパレータ出力信号に応じて二値信号を出力
するスイッチ回路と、前記制御出力とスイッチ回路の出
力信号の和をとる加減算器と、この加減算器の出力を前
記クロック信号毎に積分して、積分信号を前記コンパレ
ータにフィードバックする積分器とを有し、前記コンパ
レータの出力信号を前記スイッチング素子のオンオフ信
号として出力し、且つ当該出力信号の平均値が前記制御
出力と比例することを特徴とするスイッチング電源装置
である。

【００１２】

【作用】Ａ／Ｄ変換器は、ＤＣ変換回路の出力電圧を所
定のビット数のディジタル信号に変換する。パラレル−
シリアル変換器は、このディジタル信号の内容を、例え
ばビット配列順にシリアルなパルス列信号へ変換して送
信する。従って、この信号を絶縁して２次側から１次側
へ伝送するフォトカプラ等の絶縁素子は、１個で足り
る。ディジタル演算器は、シリアル−パラレル変換器で
受信したＤＣ変換回路の出力電圧と予め定められた設定
値とを比較して制御演算を行い、制御出力を発生する。
ディジタル変調器は、ディジタル演算器の制御出力を入
力してビット列信号を出力し、この出力信号によりスイ
ッチング素子をオンオフして出力電圧を安定化する。コ
ントロール回路のビット幅ｎを変えると、コントロール
回路の出力は任意の分解能に設定される。

【００１３】

【実施例】＜＜第１、第２実施例＞＞図２は本発明の一
実施例を示す構成ブロック図である。図において、ＤＣ
変換回路１０は図１の装置と同一なので、説明を省略す
る。コントロール回路３０は、フィードバック制御を行
い、ＤＣ変換回路１０の直流出力電圧Ｖｏを安定化する
ものである。より具体的に説明すると、コントロール回
路３０は、スイッチ素子Ｑ１のオンの期間Ｔ_ONとオフの
期間Ｔ_OFFの割合、即ちデューティー比Ｔ_ON／（Ｔ_ON＋
Ｔ_OFF）の割合を制御することで、直流出力電圧Ｖｏを
設定された値の電圧にしている。このようなコントロー
ル回路３０は、出力電圧安定化用のフィードバック演算
器３１と、過大出力保護を行う過大出力検出器４５とＷ
ＤＴ、ディジタル化を行うＡＤＣと、ディジタル処理で
の絶縁を行うＳ／Ｐ変換器３７、フォトカプラ５３、Ｐ
／Ｓ変換器５１を主たる構成要素としている。

【００１４】フィードバック演算器３１は、レジスタ３
５を介してディジタル信号を導入するとともに出力設定
値データＤ_Aも導入している。このディジタル信号は、
直流出力電圧Ｖｏの値を示すデータＤ_Bと、過大出力検
出の有無を示すフラグデータＤ_Fより構成される複数ビ
ットの信号である。そして直流出力電圧Ｖｏの値を示す
データＤ_Bに基づいて直流出力電圧Ｖｏが、データＤ_Aで
設定された値と等しくなるようにスイッチ素子Ｑ１のオ
ンの期間Ｔ_ONと、オフの期間Ｔ_OFFの割合を演算し、そ
の結果得られたパルス幅信号を出力する。

【００１５】図３はフィードバック演算器３１から出力
されるパルス幅信号の波形図で、（Ａ）は直流出力電圧
Ｖｏ＝６Ｖ、（Ｂ）は４Ｖ、（Ｃ）は2.5Ｖ、（Ｄ)は０
Ｖの場合を表している。、出力電圧Ｖｏ＝０となる。一
般に直流出力電圧Ｖｏが高いほどスイッチ素子Ｑ１のオ
ン期間Ｔ_ONの割合は大きくなる。

【００１６】再び図２に戻り、フィードバック演算器３
１の説明を続ける。フィードバック演算器３１は過大出
力の保護のため、導入したディジタル信号の内、過大出
力を示すフラグデータＤ_Fがアクティブ、例えば”１”
になると、直流出力電圧Ｖｏの値を示すデータＤ_Bの内
容に係わらず、強制的にスイッチ素子Ｑ１をオフとする
信号をドライバ３３に出力する。

【００１７】ドライバ３３は、フィードバック演算器３
１から加えられたパルス幅信号を増幅してスイッチ素子
Ｑ１に加え、これをオン／オフ駆動するものである。な
お、ＷＤＴ４３から、異常があった旨の信号を受ける
と、フィードバック演算器３１からの信号に係わらず、
強制的にスイッチ素子Ｑ１をオフとする。

【００１８】レジスタ３５は、シリアル／パラレル変換
器３７の内容を比較器41から加えられた信号のタイミン
グで定期的に取り込み、これをフィードバック演算器３
１に転送するものである。

【００１９】シリアル／パラレル変換器（以下、単にＳ
／Ｐ変換器と記す）３７は、記憶素子Ｇ１〜Ｇ７を備え
ている。そしてフォトカプラ５３から時系列的に加えら
れるシリアルなパルス列信号の１と０の状態を順にＧ１
〜Ｇ７へ取り込む。そして例えば、Ｇ１〜Ｇ５の内容を
並列信号としてレジスタ３５へ加えているので、導入し
たシリアルな信号Ｓ１をパラレルな信号へ変換できる。
なお、Ｇ６とＧ７のデータは、ブロック・チェック・コ
ード（ＢＣＣ）と呼ばれるもので、比較器４１に送られ
て、データ伝送の正当性を検証するのに用いる。

【００２０】ＢＣＣ算出部３９は、Ｓ／Ｐ変換器３７か
らスイッチ素子Ｑ１を駆動するためのデータを入力し、
このデータにパリティ演算やＣＲＣ（Cyclic redundanc
y code)演算を施して、データ伝送が正確に行われたか
検証しうる状態にしている。ここでは、記憶素子Ｇ１〜
Ｇ５のデータ、即ち直流出力電圧Ｖｏの値を示すデータ
Ｄ_Bと、過大出力検出の有無を示すフラグデータＤ_FがＢ
ＣＣ算出部３９に取り込まれている。

【００２１】比較器４１は、１次側の回路素子であるＢ
ＣＣ算出部３９から導入した演算値と、Ｓ／Ｐ変換器３
７のＧ６とＧ７を介して導入した２次側の回路素子であ
るＢＣＣ算出部４９における演算値を比較し、その結
果、得られた信号をレジスタ３５とＷＤＴ４３に加え
る。ここで、ＢＣＣ算出部３９，４９の演算値が等しけ
れば、２次側から１次側への送信にミスが無かったこと
を意味し、等しくなければ、送信ミスがあったことを意
味する。

【００２２】ウォッチドッグタイマ（以下、単にＷＤＴ
と記す）４３は、一定な時間内毎に正常を意味する信号
が加えられないと、異常があったとして、警報信号を出
力するものである。ここでは、この警報信号をドライバ
３３に加えている。

【００２３】過大出力検出器４５は、出力端子１１にお
ける直流出力電圧Ｖｏと出力電流Ioの大きさを監視する
ものである。そして、設定した値より大きな過大電圧、
及び又は設定した値より大きな過大電流が検出される
と、その旨を示すフラグデータＤ_Fを出力するものであ
る。このフラグデータＤ_Fは、ここでは、２ビットの信
号ｂ４，ｂ５で形成されており、例えば、通常は”０”
であるが、過大電圧が発生した場合、フラグ信号ｂ４
を”１”とし、過大電流が発生した場合、フラグ信号ｂ
５を”１”とする。なお１次側へ伝送する他の情報があ
れば、このビット数を増設すればよい。

【００２４】ＡＤ変換器４７は、直流出力電圧Ｖｏの値
をディジタル値に変換するもので、ここでは変換ビット
数を３ビット（ｂ１,ｂ２,ｂ３）として説明する。この
ＡＤ変換器４７が出力するデータＤ_Bは、直流出力電圧
Ｖｏの値を示すデータになっている。尚、この変換ビッ
ト数を定めるには後述の（３）式によるのが好ましい。

【００２５】ＢＣＣ算出部４９は、既述したＢＣＣ算出
部３９と同様な動作を行うものである。即ち、ＡＤ変換
器４７から直流出力電圧Ｖｏの値を示すデータＤ_Bを導
入するとともに、過大出力検出器４５から過大出力の有
無を示すフラグデータＤ_Fを導入し、この５ビット（ｂ
１〜ｂ５）のデータにパリティ演算等を施して、ＢＣＣ
信号を出力する。ここでは、ＢＣＣ算出部３９,４９の
出力を２ビットの信号で表したが、要するにデータ伝送
の正当性を検証できるビット数であればよい。

【００２６】パラレル／シリアル変換器（以下、単にＰ
／Ｓ変換器と記す）５１は、記憶素子Ｇ１〜Ｇ７を備え
ている。そしてＡＤ変換器４７から直流出力電圧Ｖｏの
値を示すデータＤ_Bと、過大出力検出器４５から過大出
力の有無を示すフラグデータＤ_Fと、ＢＣＣ算出部４９
からＢＣＣ信号を導入し、それぞれ記憶素子Ｇ１〜Ｇ７
に一旦記憶する。そして加えられたクロック信号のタイ
ミングにしたがって、記憶素子Ｇ１〜Ｇ７の内容を順に
押し出すように出力する。Ｐ／Ｓ変換器５１は、押し出
されたデータに対応させて出力信号Ｓ１のレベルを変化
させる。例えば、押し出されたデータが、”１”であれ
ば、例えば、信号Ｓ１＝highレベルとし、”０”であれ
ば、信号Ｓ１＝lowレベルとする。このようにして、記
憶素子Ｇ１〜Ｇ７に一旦格納されたパラレルのデータ
は、Ｐ／Ｓ変換器５１にて、シリアルなパルス列信号Ｓ
１へ変換される。

【００２７】絶縁素子５３は、例えばフォトカプラやト
ランスで構成される。この絶縁素子５３は、２次側回路
から信号を絶縁して１次側回路へ伝送するもので、Ｐ／
Ｓ変換器５１とＳ／Ｐ変換器３７との間に設けられてい
る。この実施例では、２次側から１次側へ伝送する情報
が増加しても、このフォトカプラ５３を増設する必要が
ない。

【００２８】このように構成された装置の動作を次に説
明する。図２において、スイッチング電源装置の出力端
子１１,１３から出力する直流出力電圧Ｖｏの値は、フ
ィードバック演算器３１に加えられる出力設定の信号Ｄ
_Aにより定められる。

【００２９】今、出力設定値Ｄ_Aとして、例えば6Vを意
味するＤ_A＝Ｄ_6V（ディジタル値…１１０）が設定され
ているとする。スイッチ素子Ｑ１は、フィードバック演
算器３１から出力されるパルス幅信号によりオン／オフ
される。その結果、トランス３の２次巻線７に電圧が誘
起され、その誘起電圧は、整流平滑回路９により直流出
力電圧Ｖｏとされる。そしてこの際の直流出力電圧Ｖｏ
＝5Vであると仮定する。この直流出力電圧Ｖｏの値は、
ＡＤ変換器４７にてＡＤ変換され、5Vを表すディジタル
データＤ_B（例えば、１０１）として出力される。この
ディジタルデータＤ_Bは、図１では例えば３ビットの信
号（ｂ１＝１，ｂ２＝０，ｂ３＝１）で表現している。
その結果、Ｐ／Ｓ変換器５１の記憶素子Ｇ１には１、G2
には０、G3には１が格納される。

【００３０】また、この際、出力端子１１，１３におい
て、何等過大な電圧・電流が発生していないと仮定する
と、過大出力検出器４５のフラグデータＤ_Fは、過大電
圧なしを意味するフラグ信号ｂ４＝０と、過大電流なし
を意味するフラグ信号ｂ５＝０を出力する。その結果、
Ｐ／Ｓ変換器５１の記憶素子Ｇ４には０、Ｇ５にも０が
格納される。

【００３１】ＢＣＣ算出部４９は、トランス３の１次側
に接続されたＢＣＣ算出部３９とペアで使用される。そ
して、この２つのＢＣＣ算出部で算出されたＢＣＣ値
（ブロックチェックコード値）を比較器４１で突き合わ
せることにより、送信されたデータがトランス３の２次
側から１次側へ正確に送信されたか否かをチェックする
ことができる。ＢＣＣ算出部４９の行う演算を具体例を
用いて説明する。ＢＣＣ算出部４９は、パリティ演算等
を行う関数ｆ(ｂ１,ｂ２,ｂ３,ｂ４,ｂ５）の演算機能
を有しており、これにＡＤ変換器４７と過大出力検出器
４５から導入したｂ１〜ｂ５のデータ値を代入すること
で、所定のＢＣＣ値を得る。ここでは、ｂ１＝１，ｂ２
＝０，ｂ３＝１，ｂ４＝０，ｂ５＝０を関数ｆに代入し
て演算した結果、次のＢＣＣ値が得られたとする。ｆ(ｂ１,ｂ２,ｂ３,ｂ４,ｂ５）＝０１（１）このＢＣＣ値は、ｂ１,ｂ２,ｂ３,ｂ４,ｂ５の各データ
によって決まる値で、このＢＣＣ値は、Ｐ／Ｓ変換器５
１の記憶素子Ｇ６とＧ７に格納される。

【００３２】図４はＰ／Ｓ変換器５１の記憶データと伝
送波形図を表したものである。上述したようにＤ_B＝１
０１，Ｄ_F＝００，ＢＣＣ値＝０１であるから、Ｐ／Ｓ
変換器５１の各記憶素子Ｇ１〜Ｇ７には、図示するよう
な（１０１０００１）のデータが格納されることにな
る。そしてＰ／Ｓ変換器５１には、クロック信号が加え
られ、このクロック信号が加えられる度に記憶素子Ｇ１
〜Ｇ７の内容が順に押し出される如く出力される。例え
ば、時刻Ｔ1にクロック信号が加えられると、記憶素子
Ｇ１の内容である”１”が出力されるので、Ｐ／Ｓ変換
器５１の出力信号Ｓ１は、highレベルの信号となる。時
刻Ｔ2になると記憶素子Ｇ2の内容である”０”が押し出
されるので、信号Ｓ１は、lowレベルの信号となる。以
下同様に、時刻Ｔ3，Ｔ4，Ｔ5，…にてクロック信号が
Ｐ／Ｓ変換器５１へ加えられる度に、記憶素子Ｇ3，Ｇ
4，Ｇ５，…の内容が順に出力されるので、信号Ｓ１
は、図示するようなシリアルなパルス列信号になる。つ
まり、記憶素子Ｇ１〜Ｇ７に一旦格納されたパラレルの
データは、Ｐ／Ｓ変換器５１にてシリアルな信号へ変換
される。

【００３３】図５はＰ／Ｓ変換器５１の通信フレーム形
成を説明する要部構成図である。通信フレームを形成す
るに当たり、先頭には２ビットのフレームヘッダＨ₁、
Ｈ₂が付され、末尾には２ビットのフレームフッタＦ₁、
Ｆ₂が前述のＰ／Ｓ変換器５１の各記憶素子Ｇ１〜Ｇ７
に付されている。

【００３４】図６はＳ／Ｐ変換器３７の通信フレーム抽
出を説明する要部構成図である。このＳ／Ｐ変換器３７
は、フォトカプラ５３から導入したパルス列信号Ｓ１の
内容を、導入順に記憶素子Ｇ７→Ｇ６→Ｇ５→…→Ｇ１
へと、あたかもシフトレジスタの如く転送する。例え
ば、図４に示す時刻Ｔ1にてＳ／Ｐ変換器３７に加えら
れた”１”の信号は、その後Ｔ2，Ｔ3，…のクロック信
号にてＳ／Ｐ変換器３７の記憶素子Ｇ６→Ｇ５→…と転
送され、時刻Ｔ7には記憶素子Ｇ１に格納される。即
ち、Ｓ／Ｐ変換器３７のＧ１〜Ｇ７には、２次側のＰ／
Ｓ変換器５１と同じビット内容のパラレル信号（即ち、
１０１０００１）が転送されたことになる。

【００３５】ここでは通信フレームが形成されているの
で、先頭には２ビットのフレームヘッダＨ₁、Ｈ₂が付さ
れ、末尾には２ビットのフレームフッタＦ₁、Ｆ₂が付さ
れている。フレーム検出器５５はＳ／Ｐ変換器３７のフ
レームヘッダに対応するビットと、通信の規則で予め定
められているフレームヘッダＨ₁、Ｈ₂となるべき基準信
号Ｈ₁、Ｈ₂を論理素子Ｇ_H1，Ｇ_H2に与えている。ここで
は、論理素子Ｇ_H1，Ｇ _H2は排他的論理和の演算結果に否
定演算を行うもので、Exclusive ＮＯＲと呼ばれてい
る。フレーム検出器５７はＳ／Ｐ変換器３７のフレーム
フッタに対応するビットと、通信の規則で予め定められ
ているフレームフッタＦ₁、Ｆ₂となるべき基準信号
Ｆ₁、Ｆ₂を論理素子Ｇ_F1，Ｇ_F2に与えている。論理素子
Ｇ_F1，Ｇ_F2はExclusive ＮＯＲになっている。

【００３６】比較回路４１の論理積素子Ｇ₄₁にフレーム
検出器５５とフレーム検出器５７の出力が与えられて、
通信フレームの認識が行われている。次に、ＢＣＣ算出
部３９は、既述したＢＣＣ算出部４９と同じ関数ｆ(ｂ
１,ｂ２,ｂ３,ｂ４,ｂ５）の演算機能を有しており、こ
れにＳ／Ｐ変換器３７から導入したＧ１〜Ｇ５のデータ
値を代入する。ここで２次側から１次側への情報の転送
にミスがなければ、ＢＣＣ算出部３９は、２次側のＢＣ
Ｃ算出部４９と同じＢＣＣ値となる。ここでは、論理素
子Ｇ_G6，Ｇ_G7はＢＣＣ算出部３９の演算したＢＣＣ値
（ｂ６,ｂ７）と、Ｓ／Ｐ変換器３７に格納されたＢＣ
Ｃ算出部４９の演算したＢＣＣ値（Ｇ６,Ｇ７）を比較
して、同一性を検証している。

【００３７】比較器４１の論理積素子Ｇ₄₁に、論理素子
Ｇ_G6，Ｇ_G7のExclusive ＮＯＲ演算結果が入力され、
両者とも同一であれば通信は正常に行われたことになる
ので、ワンショット回路Ｕ₄₁でパルス信号を発生させて
レジスタ３５とＷＤＴ４３へ加える。レジスタ３５
は、この比較器４１からの信号を受けて、Ｓ／Ｐ変換器
３７のＧ１〜Ｇ５のデータをフィードバック演算器３１
へ加える。比較器４１で通信の正常性を確認できない場
合は、ＷＤＴ４３がタイムアップして異常発生を知ら
せる。

【００３８】このようにして、直流出力電圧Ｖｏの値を
示すデータＤ_B＝１０１（5V）がフィードバック演算器
３１に帰還される。他方、出力設定値Ｄ_A＝１１０（6
V）であるから、フィードバック演算器３１は、例えば
次のような誤差電圧を求める演算を行う。 △Ｄ＝Ｄ_A−Ｄ_B （２）そして、この△Ｄが０となるような、スイッチ素子Ｑ１
のオン期間Ｔ_ONと、オフ期間Ｔ_OFFの割合をＰＩＤ演算
し、その結果得られたパルス幅信号をドライバ３３へ加
える。この場合、実際の直流出力電圧Ｖｏ（＝5V）の値
がまだ、設定値（6V）より低いので、現在のＴ_ONの割合
より、更にＴ_ONの割合を増加させたパルス幅信号を出力
することになる。そして、出力電圧安定化用の帰還ルー
プと、フィードバック演算器３１の制御により、ついに
はレジスタ３５を介して帰還された直流出力電圧Ｖｏの
値を示すデータＤ_B＝１１０（6V）となる。つまり、直
流出力電圧Ｖｏと出力設定値Ｄ_A＝１１０（6V）とが一
致し、制御系は安定する。

【００３９】ここで何等かの原因で出力端子１１におけ
る直流出力電圧Ｖｏまたは出力電流Ioが異常に上昇し、
過大出力検出器４５が備える上限電圧値・電流値を越え
ると、過大出力検出器４５は、フラグデータＤ_Fのどち
らか一方又は両方に”１”を立てる。このフラグデータ
Ｄ_Fは、既述した経路を通ってフィードバック演算器３
１に加えられる。フィードバック演算器３１は、このフ
ラグデータＤ_Fのどちらか一方又は両方に”１”が立つ
と、過大出力があったことを認識し、直ちにスイッチ素
子Ｑ１をオフする信号を出力する。その結果、スイッチ
ング電源装置の直流出力電圧Ｖｏは、0Vに向かい、負荷
２５の損壊を防ぐことができる。

【００４０】また、フォトカプラ５３を介して２次側回
路のＰ／Ｓ変換器５１から送信したデータ（情報）が、
何等かの原因で受信側のＳ／Ｐ変換器３７へ正確に転送
されなかった場合、送信側のＢＣＣ算出部４９のＢＣＣ
値と、受信側のＢＣＣ算出部３９のＢＣＣ値とは相違す
る。比較器４１は、これを検出し、送信が正常である旨
を示す信号の出力をストップする。その結果、ＷＤＴ
４３は、送信が正常である旨を示す信号が加えられない
ので、ドライバ３３に警報信号を出力し、スイッチ素子
Ｑ１を強制的にオフとする。これにより、送信ミスがあ
ったデータに基づいてスイッチング電源を制御した場合
に、直流出力電圧Ｖｏが異常値になるという事態を防止
している。

【００４１】図７は本発明の第２実施例の構成図であ
る。図２との相違は、誤差アンプ５９とフィードバック
演算器６１にある。誤差アンプ５９は、直流出力電圧Ｖ
ｏを出力設定電圧Ｖrefと比較して、誤差電圧を取り出
す。ＡＤ変換器４７は、この誤差アンプ４７の出力する
誤差電圧をディジタルデータＤ_Bへ変換し、Ｐ／Ｓ変換
器５１、フォトカプラ５３、Ｓ／Ｐ変換器３７並びにレ
ジスタ３５を介してフィードバック演算器６１に加えら
れる。フィードバック演算器６１では、実質的に誤差ア
ンプ５９が同一の動作を行うので、フィードバック演算
器３１で必要だった出力設定値Ｄ_Aが不要になってい
る。そして、フィードバック演算器６１は、帰還された
ディジタルデータＤ_Bの値が、０となるようなパルス幅
信号を出力するように動作する。

【００４２】＜＜第３、第４実施例＞＞次に、フィード
バック演算器３１の具体的な内部構成を説明する。図８
はＰＷＭ制御装置にアナログ電圧を入力する従来形を用
いたものの構成ブロック図で、前述の図２の回路のうち
この説明に関連する主要部のみを示し他を省略してあ
る。ここではフィードバック演算器３１が、演算回路６
３、Ｄ／Ａ変換器６５並びにパルス幅変調回路６７によ
り構成されている。ディジタル信号を取り扱う回路は、
Ａ／Ｄ変換器４７、Ｐ／Ｓ変換器５１、フォトカプラ５
３、Ｓ／Ｐ変換器３７、演算回路６３並びにＤ／Ａ変換
器６５である。ここでは、演算回路６３に例えばμプロ
セッサ等を用いて、ディジタル演算処理を行っている。
そこで、Ａ／Ｄ変換器４７により出力電圧Ｖｏをディジ
タル化して送信し、演算回路６３により出力電圧Ｖｏの
帰還信号と設定値Ｄ_Aとを比較してＰＩＤ制御演算を行
わせ、この制御出力をＤ／Ａ変換器６５によりアナログ
化して出力信号をパルス幅変調回路６７に送っている。

【００４３】ところで、図８の回路でパルス幅変調回路
６７にディジタル回路を採用できない理由を説明する。
図９はスイッチング制御信号の波形図である。一般にス
イッチング周波数が高くなると、トランスや平滑回路の
小型化が達成できるので、ＰＷＭのスイッチング基本周
波数は数百ｋＨｚになっている。他方ＰＷＭを用いて出
力電圧を高い精度で安定化するには高い時間分解能が必
要になる。例えば、スイッチング周波数を５００ｋＨｚ
とし、出力分解能を１％とすると、時間分解能としては
５０ＭＨｚ（２０ｎＳ）相当の時間分解能がＰＷＭ制御
に必要になる。すると、ＰＷＭ制御回路が高価になり、
電源のように安価に製造すべき製品の場合には事実上採
用できず、従来のアナログ回路を採用するしかなかっ
た。

【００４４】しかし、ＰＷＭ制御回路にアナログ回路を
採用すると、Ｄ／Ａ変換器６５を演算回路６３とパルス
幅変調回路６７との間に挿入する必要が生じて、部品コ
ストが増大すると共に、パルス幅変調回路６７は元来デ
ィジタル信号を用いるから、Ｄ／Ａ変換器６５によりア
ナログ化することは徒らに信号処理を冗長にするという
課題があった。この実施例では、高い時間分解能を必要
とすることなく高い出力分解能の得られるディジタル処
理に適したパルス幅制御方式のスイッチング電源装置を
提供すること目的としている。

【００４５】図１０は本発明の第３実施例を示す構成ブ
ロック図である。尚、図１０において前記図８と同一作
用をするものには同一符号を付して説明を省略する。図
において、コントロール回路３０は、Ａ／Ｄ変換器４
７、Ｐ／Ｓ変換器５１、フォトカプラ５３、Ｓ／Ｐ変換
器３７、ディジタル演算器６３並びにディジタル変調器
６９を有している。Ａ／Ｄ変換器４７は、ＤＣ変換回路
１０の出力電圧Ｖoutをディジタル化するもので、ここ
ではｎビットデータとしている。ここで、コントロール
回路３０内部でのビット幅ｎは要求される出力分解能よ
り一義に定まるものである。例えば出力分解能を１％と
すると、次式よりｎを７以上の自然数とすればよい。１／２ⁿ＜１／１００（３）

【００４６】Ｐ／Ｓ変換器５１、フォトカプラ５３並び
にＳ／Ｐ変換器３７では、このｎビットデータに加え
て、図２の装置で説明した過大出力検出フラグ等のステ
ータス信号及び通信の正確性を検証するＢＣＣ信号、通
信フレームを形成するフレームヘッダとフレームフッタ
を付すとよい。ディジタル演算器６３は、Ａ／Ｄ変換器
４７の出力するデータ（出力読み返し値）と予め定めら
れた設定値とを比較して、ＰＩＤ（比例・積分・微分）
制御演算やファジー制御演算を行ってｎビットの制御出
力を出力する。ディジタル変調器６９は、この制御出力
を入力して１ビットのビット列信号を出力し、スイッチ
ング素子Ｑをオンオフするもので、例えばΔΣ変換器が
用いられる。

【００４７】図１１はΔΣ変換器の一例を示す構成ブロ
ック図である。このようなΔΣ変換器は、例えば本出願
人の提案にかかる特願平４−７６８９６号明細書に開示
されている。図において、コンパレータ６９１は外部よ
り与えられるクロック信号によりサンプリングの基準時
が定められ、このクロック毎に比較動作を行うもので、
プラス端子には積分器６９３の出力信号Ｃが印加され、
マイナス端子はコモンに接続されていて、出力端子Ｄか
ら１ビット列のスイッチング制御信号が出力される。ス
イッチ回路６９４はコンパレータ６９１の出力信号Ｄに
応じて二値信号Ｅを出力するもので、この二値は＋ＦＳ
（１）と−ＦＳ（０）になっている。加減算器６９２
は、制御出力（Ａ）をプラス端子に入力し、スイッチ回
路６９４の出力信号Ｄをマイナス端子に入力するもの
で、両者の和（Σ）をとって出力信号Ｂを積分器６９３
に送っている。積分器６９３は前回のクロック周期で得
た結果に今回のクロック周期で加減算器６９２から送ら
れた信号Ｃを加算している。

【００４８】このようなΔΣ変換器の伝達関数は、入力
信号をＸ(z)、出力信号をＹ(z)で表したとき次式で与え
られる。Ｙ(z)＝Ｘ(z)＋（１−ｚ^-1)ⁿＱ(z) （４）ここで、Ｑ(z)は非線形要素であるコンパレータ６９１
の特性を、信号の量子化により発生する雑音として導入
したものである。ｎは積分器６９２の次数で、１以上の
自然数になっている。

【００４９】このように構成された装置の動作を次に説
明する。図１２は上記図１１の回路の動作説明図で、第
１欄はクロック周期ｔ₁〜ｔ₁₀、第２欄は信号Ａである
出力設定値ｘ、第３欄は信号Ｂで信号Ａから直前の信号
Ｄを控除した値であり、第４欄は信号Ｃで信号Ｂに直前
の信号Ｃを加算したものであり、第５欄は信号Ｄで信号
Ｃの符号になっている。

【００５０】まずクロック周期ｔ₁は最初の周期なの
で、制御出力（ここでは３／５）が信号Ａとして加減算
器６９２に送られるので、信号Ｂは３／５となる。そし
て、これを積分器６９３で加算すると信号Ｃは３／５と
なる。これに対応してコンパレータ６９１の比較結果信
号Ｄは１となる。

【００５１】次のクロック周期ｔ₂では、制御出力（こ
こでは３／５）が信号Ａとして加減算器６９２に送ら
れ、加減算器６９２に帰還されたクロック周期ｔ₁の信
号Ｄと演算されて、信号Ｂは−２／５となる。そして、
これを積分器６９３で加算すると、従前の３／５に信号
Ｂが加算されて信号Ｃは１／５となる。これに対応して
コンパレータ６９１の比較結果信号Ｄは１となる。以
下、このような動作をクロック周期ｔ₃〜ｔ₅の間継続す
ると、５クロック周期での信号Ｄの平均値は制御出力値
に等しくなっている。クロック周期ｔ₆では、最初のク
ロック周期ｔ₁と同一の状態に戻る。

【００５２】図１３は図１０の装置の動作を説明する波
形図で、（Ａ）は出力分解能１／８で出力としてデュー
ティ比３／８を出力する場合を示し、（Ｂ）は図８の従
来装置の場合を比較のため設けている。図１４は図１０
の装置の動作を説明する他の波形図で、（Ａ）は出力分
解能１／１６で出力としてデューティ比７／１６を出力
する場合を示し、（Ｂ）は図８の従来装置の場合を比較
のため設けている。

【００５３】ディジタル変調器６９にΔΣ変調方式を用
いると、分解能を２倍にしたにもかかわらず、変調器の
出力信号の周波数成文に大きな変化はなく、クロック信
号に応じたものになっている。言い換えると、制御部２
０のビット幅ｎを変えることで任意の出力分解能を、ト
ランスや出力平滑回路の実効周波数を下げることなく実
現できるという効果がある。此れに対して、ＰＷＭ変調
器を採用した従来装置では、変調器出力は基本周期が８
から１６に伸びたことで、周波数成分もほぼ１／２に低
下している。すると、トランスや出力平滑回路の実効周
波数を下げず、小型化の利益を享受するためには、同時
にＰＷＭ変調器の動作クロックを２倍にする必要があ
る。

【００５４】図１５は本発明の変形実施例を示す構成ブ
ロック図である。ここでは、ディジタル演算器６３とデ
ィジタル変調器６９の間に、Ｐ／Ｓ変換器５１、フォト
カプラ５３及びＳ／Ｐ変換器３７を設けている。ここで
は、Ｐ／Ｓ変換器５１は、ディジタル演算器６３の出力
するｎビットの制御出力をシリアルデータに変換すると
共に、適当な通信フレームを形成してシリアル送信す
る。Ｓ／Ｐ変換器３７は送られたシリアルの通信フレー
ムを従前のｎビット幅に復元してディジタル変調器６９
に与えるものである。フォトカプラ５３は、Ｐ／Ｓ変換
器５１とＳ／Ｐ変換器３７の間に設けられて、両者の電
気的絶縁を取りながら情報の伝達を行うもので、トラン
スでも差し支えない。

【００５５】＜＜第５の実施例＞＞

【００５６】次にこのようなスイッチング電源装置を、
工業用の制御装置に組み込む場合を説明する。図１６は
従来の工業用の制御装置の構成図である。図において、
電源回路１０はフィールド側全体へ給電している。ま
た、センサからの信号をディジタル化するＡ／Ｄ変換器
７１と、これをアナログ通信回線用にアナログ化するＤ
／Ａ変換器７３を有しており、演算回路７５にはμプロ
セッサを用いている。そして、μプロセッサの動作状態
を監視するため、ＷＤＴ７７を用いている。出力部２５
は、電源装置１０にとっては負荷になっており、フィー
ルド側に４−２０ｍＡ等のいわゆる計装用信号を出力し
ている。

【００５７】一般に、フィールドには、流量計や圧力計
等の検出端７９が設置されていると共に、弁等の操作端
８１が設けられている。システムには、各検出端７９で
検出した信号を読みだし、或いは各操作端８１の動作状
態を表示してプラント全体の運転状態を監視する中央制
御装置８３が設けられている。制御装置はフィールドと
システムの間に介在するもので、システム側からの具体
的な命令に従って担当するフィールド機器を制御してい
る。このような用途では石油等の危険物を取り扱う関係
で、信号線には絶縁が施されている。

【００５８】ところで、制御装置では故障発生時や通電
開始時における外部に対する影響を最小限に抑える、い
わゆるフェールセーフ設計を採用する必要がある。具体
的には、通電時の内部不確定状態でのマスク機能、制御
機器を構成する電子回路のどこで故障が発生しても出力
に接続されたフィールド機器７９，８１に異常な制御出
力を行わず、またシステム側のバスを閉塞せず故障を局
所化すること、並びにフィールド機器７９，８１の故障
がシステム全体へ損傷を与えないこと等がある。

【００５９】そこで、図１６の装置ではＷＤＴ等により
μプロセッサの異常検出を行い、異常検出をしたときは
μプロセッサと制御出力やシステムとの接続を遮断す
る。また通電時の内部の不確定状態をフィールドやシス
テムに出さないため、トランジェント特性を重視した設
計を行う。またフィールド機器側とシステム側の間は絶
縁機能を持たせることで、フィールド機器のリーク故障
等のシステム全体への波及を防止している。

【００６０】しかし、出力部２５の内部に設けられた制
御出力を担当する出力段トランジスタの故障検出を出力
電圧を監視して行う場合には、トランジスタが導通状態
で故障してしまうと、出力の遮断を行うことが出来なく
なるという課題があった。またトランジェント特性を重
視した設計は、各論理素子の論理状態を把握する必要が
あるため、煩雑になるという課題があった。第５の実施
例では、本発明にかかるディジタル帰還信号を用いた電
源により、制御部２５が故障しても確実に出力の遮断を
行うと共に、トランジェント特性に対する設計が簡易に
行える制御装置に対する設計例を取り上げる。

【００６１】以下図面を用いて、本発明の第５の実施例
を説明する。図１７は本発明の一実施例を示す構成ブロ
ック図、図１８は監視部８７の詳細を説明する構成ブロ
ック図である。図において、出力部２５はフィールド側
に電圧信号若しくは電流信号を出力するもので、４〜２
０ｍＡや１〜５Ｖ等のアナログ計装信号が用いられてい
る。電源回路１０は出力部２５に動作用電力を供給する
もので、電源動作指令フラグ８７３からの信号によりオ
ンオフされる。内部電源１０Ａは演算回路７５等に給電
するもので、電源動作指令フラグ８７３によらず給電し
て、制御装置自体の動作を継続可能にしている。ここで
は、電源回路１０と内部電源１０Ａに、前述の図２の電
源装置を用いると、電源動作指令フラグ８７３との結合
が容易に行える。

【００６２】演算回路７５は一般的なμプロセッサとＲ
ＯＭ、ＲＡＭ等を有するものである。Ａ／Ｄ変換器７１
は、出力部２５の出力信号をディジタル信号に変換して
演算回路に入力する。Ｄ／Ａ変換器７３は、演算回路７
５の出力指令値をアナログ信号に変換して出力部２５に
送る。演算回路７５では、この出力指令値をシステム側
から送られた指令値若しくは予め定められた制御規範
（プログラム）に従って算出している。出力正常フラグ
７５１は、出力設定値と出力部２５の出力信号とが一致
しているか表示するもので、これにより出力部２５のト
ランジスタの故障やフィールド機器の短絡故障等を検出
している。演算正常フラグ７５２は、予め定められた自
己診断用の演算を行って演算回路７５自体が正常に演算
を行っているかの判断結果を表示し、これにより演算回
路７５自体の故障を検知する。ステータス通信部７５３
は、出力正常フラグ７５１と演算正常フラグ７５２のデ
ータを含む通信フレームを送信するもので、併せてエラ
ーチェックコードをふすことで相手側に通信フレームが
正確に送られたか検証する機会を与えている。また、こ
のステータス通信部７５３は定周期で動作を行い、随時
故障を発見する態勢にある。

【００６３】監視部８７は、演算回路７５からのステー
タス通信に基づいて制御装置全体に故障がないか識別
し、故障が発生したときはその影響を局所化する対策を
とる。レジスタ８７１は、ステータス通信部７５３から
のステータス通信により送信されたデータを格納する。
判別器８７２は、レジスタ８７１に格納される通信フレ
ームに過誤があるか検証するもので、具体的にはエラー
チェックコードにより行う。電源動作指令フラグ８７３
は、判別器８７２が通信フレームの正当性を認めると共
に送信された出力正常フラグ７５１と演算正常フラグ７
５２のデータがいずれも正常を表示しているとき電源回
路１０の出力部２５に対する給電を許可する。インター
フェイス（Ｉ／Ｆ）接続フラグ８７４は、判別器８７２
が通信フレームの正当性を認めると共に送信された演算
正常フラグ７５２のデータが正常を表示しているときセ
ットされる。ウォッチドッグタイマ８７５は、判別器８
７２が通信フレームの正当性を認めるときリセット動作
を行うと共に、所定時間以上リセット動作が行われない
ときは電源動作指令フラグ８７３並びにインターフェイ
ス接続フラグ８７４をリセットする。

【００６４】システムインターフェイス部８５は、演算
部７５とシステムとを接続するもので、システム側で使
用されるものがシリアルバス、パラレルバス等のディジ
タル信号や４〜２０ｍＡや１〜５Ｖ等のアナログ計装信
号かに応じて定められる。システムインターフェイス部
８５は、インターフェイス接続フラグ８７４がセットさ
れていることを停止条件として、演算部７５からシステ
ム側への通信要求を認可している。尚、電源回路１０と
内部電源１０Ａはフィールド側とシステム側を絶縁する
機能を有している。

【００６５】このように構成された装置の動作を次に説
明する。図１９は、正常時の動作を説明する波形図で、
（Ａ）はアナログ計装信号の出力信号、（Ｂ）は出力部
２５に対する電源回路１０からの給電、（Ｃ）は演算回
路７５、（Ｄ）はステータス通信の内容で出力正常フラ
グＤ１と演算正常フラグＤ２を含んでいる。（Ｅ）はシ
ステム通信、（Ｆ）は電源動作指令フラグ８７３、
（Ｇ）はインターフェイス接続フラグ８７４、（Ｈ）は
監視部８７、（Ｉ）は内部電源１０Ａ、（Ｊ）は電源回
路１０、（Ｋ）はシステムインターフェイス部８５、
（Ｌ）はシステムバスを表している。

【００６６】まず制御装置が通電状態になると、内部電
源１０ＡによりＡ／Ｄ変換器７１、Ｄ／Ａ変換器７３並
びに演算回路７５に給電が開始されるので、演算回路７
５では自己診断動作を開始する。この間、監視部８７は
電源回路１０とシステムインターフェイス部８５の動作
を電源動作指令フラグ８７３とインターフェイス接続フ
ラグを用いて停止している。従って、フィールド側とシ
ステム側に不要な外乱は生じない。尚、システム通信で
のジャムとは、演算回路７５の自己診断動作中はシステ
ム側からのアクセスも抑止されることを表している。

【００６７】演算回路７５は自己診断動作の結果を演算
正常フラグ７５２に記録すると共に、ステータス通信部
７５３を起動して監視部８７に送る。監視部８７はステ
ータス通信を受信して、判別部８７２の診断結果並びに
出力正常フラグ７５１と演算正常フラグ７５２の内容を
参酌して、電源動作指令フラグ８７３とインターフェイ
ス接続フラグ８７４をセットする。これに応動して電源
回路１０が給電を開始して出力部２５からのフィールド
に対する出力が開始され、またシステムインターフェイ
ス部８５の動作が開始してシステム側とのデータや命令
の授受が行われる。このような演算回路７５の自己診断
は定期に行われ、その度にこの動作を継続する。

【００６８】図２０は通電時に出力部２５の異常が検出
された場合の動作を説明する波形図で、（Ａ）〜（Ｌ）
は図１９と同一の項目になっている。自己診断動作の開
始までは図１９と同一であるが、出力正常フラグ７５１
は異常状態を表示している。そこで、監視部８７はステ
ータス通信を受信して、判別部８７２の診断結果並びに
出力正常フラグ７５１と演算正常フラグ７５２の内容を
参酌して、電源動作指令フラグ８７３をリセット状態を
維持し、インターフェイス接続フラグ８７４はセットす
る。これに応動して電源回路１０は停止状態のままで、
出力部２５からのフィールドに対する出力は行われな
い。他方、システムインターフェイス部８５の動作が開
始してシステム側に出力部２５の異常を通知する。

【００６９】図２１は通電時に演算回路７５の演算機能
に異常を検知した場合の波形図で、（Ａ）〜（Ｌ）は図
１９と同一の項目になっている。なお、正常なステータ
ス通信やシステム通信が行えない状態のときも同様な動
作を行うことになる。まず、自己診断動作の開始までは
図１９と同一であるが、演算正常フラグ７５２は異常状
態を表示している。そこで、監視部８７はステータス通
信を受信して、判別部８７２の診断結果並びに出力正常
フラグ７５１と演算正常フラグ７５２の内容を参酌し
て、電源動作指令フラグ８７３とインターフェイス接続
フラグ８７４をリセット状態に維持する。これに応動し
て電源回路１０は停止状態のままで、出力部２５からの
フィールドに対する出力は行われず、またシステムイン
ターフェイス部８５も遮断状態のままでシステム側との
通信はできない。演算回路７５は自己診断動作を継続し
て、異常を検出しなくなるまでこの状態を継続すること
で、フィールド側とシステム側に不要な外乱が生じるこ
とを防止している。

【００７０】以上説明したように本発明によれば、パラ
レル−シリアル変換器、フォトカプラ及びシリアル−パ
ラレル変換器を用いて信号を伝送しているので、２次側
と１次側の間で受け渡す情報量が増加しても、１個のフ
ォトカプラ（絶縁素子）で絶縁を取りながら送信するこ
とができ、フォトカプラを増設する必要がなく、スイッ
チング電源の部品コストが低下すると共に、実装するた
めの設計が容易にできるという効果がある。これに加え
て、コントロール回路にディジタル変調器を設けたた
め、コントロール回路に高い出力分解能を必要とする場
合にもコントロール回路のビット幅ｎを変えるだけで任
意の出力分解能にすることができる。これによって、ト
ランスや平滑回路の実効周波数を下げることなくコント
ロール回路の出力分解能を向上させることができる。ま
た、ディジタル演算器の制御出力を従来必要であったＤ
／Ａ変換器を介在させることなくディジタル変調器に伝
送することができ、安価で簡単な構成の電源が得られる
という効果もある。

【００７１】

【００７２】

【００７３】

【図面の簡単な説明】

【図１】従来のスイッチング電源装置を説明する回路図
である。

【図２】本発明の一実施例を示す構成ブロック図であ
る。

【図３】フィードバック演算器３１から出力されるパル
ス幅信号の波形図である。

【図４】Ｐ／Ｓ変換器５１の記憶データと伝送波形図を
表したものである。

【図５】Ｐ／Ｓ変換器５１の通信フレーム形成を説明す
る要部構成図である。

【図６】Ｓ／Ｐ変換器３７の通信フレーム抽出を説明す
る要部構成図である。

【図７】本発明の第２実施例の構成図である。

【図８】ＰＷＭ制御装置にアナログ電圧を入力する従来
形を用いたものの構成ブロック図である。

【図９】スイッチング制御信号の波形図である。

【図１０】本発明の第３実施例を示す構成ブロック図で
ある。

【図１１】ΔΣ変換器の一例を示す構成ブロック図であ
る。

【図１２】図１１の回路の動作説明図である。

【図１３】図１０の装置の動作を説明する波形図であ
る。

【図１４】図１０の装置の動作を説明する他の波形図で
ある。

【図１５】本発明の第４実施例を示す構成ブロック図で
ある。

【図１６】従来の工業用の制御装置の構成図である。

【図１７】本発明の第５の実施例を示す構成ブロック図
である。

【図１８】監視部８７の詳細を説明する構成ブロック図
である。

【図１９】正常時の動作を説明する波形図である。

【図２０】通電時に出力部２５の異常が検出された場合
の動作を説明する波形図である。

【図２１】通電時に演算回路７５の演算機能に異常を検
知した場合の波形図である。

【符号の説明】

３トランス３０コントロール回路３１フィードバック演算器３５レジスタ３７Ｓ／Ｐ変換器４５過大出力検出器４７ＡＤ変換器５１Ｐ／Ｓ変換器５３フォトカプラ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−167632（ＪＰ，Ａ) 特開平２−266866（ＪＰ，Ａ) 特開平５−219733（ＪＰ，Ａ) 実開平３−111180（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H02M 1/00

Claims

(57)【特許請求の範囲】

【請求項１】トランスの一次巻線に印加される電圧をス
イッチング素子によりオンオフし、このトランスの二次
巻線に誘起されるスイッチング電流を整流平滑化して負
荷側に直流電圧を供給するＤＣ変換回路と、このＤＣ変換回路の出力電圧に関する信号をディジタル
化するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力信号を含むビット列信号をシリ
アルなパルス列信号へ変換するパラレル−シリアル変換
器と、このパルス列信号を絶縁して１次巻線側へ伝える絶縁手
段と、この絶縁手段を介して導入したパルス列信号をパラレル
信号に復調するシリアル−パラレル変換器と、このシリアル−パラレル変換器で受信したＤＣ変換回路
の出力電圧と予め定められた設定値とを比較して制御演
算を行い、制御出力を発生するディジタル演算器と、こ
のディジタル演算器の制御出力を入力してビット列信号
を出力し、この出力信号により前記スイッチング素子を
オンオフして出力電圧を安定化するディジタル変調器と
を有するコントロール回路とを具備し、前記ディジタル変調器は、サンプリングの基準時を定め
るクロック信号が与えられる毎に、後述する積分器の出
力と所定の基準レベルとを比較するコンパレータと、こ
のコンパレータ出力信号に応じて二値信号を出力するス
イッチ回路と、前記制御出力とスイッチ回路の出力信号
の和をとる加減算器と、この加減算器の出力を前記クロ
ック信号毎に積分して、積分信号を前記コンパレータに
フィードバックする積分器とを有し、前記コンパレータ
の出力信号を前記スイッチング素子のオンオフ信号とし
て出力し、且つ当該出力信号の平均値が前記制御出力と
比例することを特徴とするスイッチング電源装置。