JP2012253897A - ゲート駆動回路 - Google Patents

Abstract

【課題】 リカバリー電流を低減させつつ、出力ＭＯＳトランジスタのスイッチング応答性を高くすることができるゲート駆動回路を提供する。
【解決手段】 制御信号Ｓｃｄの信号レベルが所定の第１レベルＬから第２レベルＨへ遷移する第１遷移を契機として出力ＭＯＳトランジスタ２のゲートへ充電を開始する第１チャージ回路６と、制御信号Ｓｃｄの第１遷移または第１期間Ｔｐ１の経過を契機として出力ＭＯＳトランジスタ２のゲートへの充電を開始する第２チャージ回路７と、制御信号Ｓｃｄの第１遷移から第１期間Ｔｐ１より長い所定の第２期間Ｔｐ２経過後に出力ＭＯＳトランジスタ２のゲートへ充電を開始する第３チャージ回路８とを備え、第２チャージ回路７の単位時間あたりの充電量は、第１チャージ回路６および第３チャージ回路８の単位時間あたりの充電量より少ない。
【選択図】 図１

Description

本発明は、制御信号に基づいてモータ等の負荷へ電力を供給するための出力ＭＯＳトランジスタを駆動するためのゲート駆動回路に関する。

近年、複数のＬＳＩを有するチップセットにおいて、ＬＳＩの低電圧化および微細化に伴ってチップセット内の一のＬＳＩで発生するノイズが他のＬＳＩの動作に影響を与える問題が増大している。このため、各国においてもチップセットに対するノイズ規格が設けられている。このように、チップセット開発においてノイズを低減することは必須の解決事項となっている。特に、モータ等の負荷へ電力を供給するためのパワーＭＯＳトランジスタ等の出力ＭＯＳトランジスタをＰＷＭ制御するための駆動装置（ゲート駆動装置）においては、ＰＷＭ制御におけるスイッチング時に過大なノイズが発生し易い。したがって、このような負荷の駆動装置として機能するＬＳＩを含むチップセットにおいて、ノイズを低減することが特に求められている。

このようなゲート駆動装置におけるスイッチング時のノイズの原因の１つは、パワーＭＯＳトランジスタがオフからオンに切り替わる際に突発的に発生するリカバリー電流（スパイク電流）の発生に起因するものと考えられている。したがって、ゲート駆動装置によってリカバリー電流を低減するための構成が従来から研究されている（例えば、特許文献１および２参照）。

図１９は従来のゲート駆動装置の構成例を示す回路図である。なお、図１９は特許文献１に示されているゲート駆動装置を示している。図１９に示すように、従来のゲート駆動装置は、電源電位ＶＭとグランド電位ＧＮＤとの間に直列に、上側パワーＭＯＳトランジスタ１０１と下側パワーＭＯＳトランジスタ１０２とが接続されており、その接続点には負荷としてインダクタンス成分を有するモータ１０３が接続されている。上側パワーＭＯＳトランジスタ１０１および下側パワーＭＯＳトランジスタ１０２には、それぞれ還流ダイオードＤ１，Ｄ２が接続されている。

上側パワーＭＯＳトランジスタ１０１のゲートには上側ゲート駆動回路１０４が接続され、上側制御信号Ｓｃｕに基づいて上側パワーＭＯＳトランジスタ１０１をオンまたはオフさせる。下側パワーＭＯＳトランジスタ１０２のゲートには下側ゲート駆動回路１０５が接続され、下側制御信号Ｓｃｄに基づいて下側パワーＭＯＳトランジスタ１０２をオンまたはオフさせる。ここで、下側ゲート駆動回路１０５は、インバータ１０８と、ＥＸＯＲ１０９と、ＮＡＮＤ１１０と、ＰＭＯＳトランジスタ１１３およびＮＭＯＳトランジスタ１１４を含むインバータ１１１と、ＰＭＯＳトランジスタ１１２とを備えている。このゲート駆動装置は、２つのＰＭＯＳトランジスタ１１２，１１３を下側パワーＭＯＳトランジスタ１０２のゲート電圧供給源として用い、各ＰＭＯＳトランジスタ１１２，１１３のスイッチングにより、パワーＭＯＳトランジスタのゲート電圧の上昇率（傾き）を調整するよう構成されている。

具体的に説明する。図２０は図１９に示すゲート駆動装置の各部における電圧波形を示すグラフである。図２０に示すように、時刻Ｔ１において、下側制御信号ＳｃｄがＬレベルより高いＨレベルとなると、インバータ１０８の出力がＬレベルとなる。このため、ＰＭＯＳトランジスタ１１３がオンしＮＭＯＳトランジスタ１１４がオフする。したがって、インバータ１１１のＰＭＯＳトランジスタ１１３を介して電源からの電流により下側パワーＭＯＳトランジスタ１０２が充電される。このとき、インバータ１０８の出力がＬレベルかつ下側パワーＭＯＳトランジスタ１０２のゲート電圧が低い状態（Ｌレベル）であることから、ＸＯＲ１０９の出力はＬレベルとなり、ＰＭＯＳトランジスタ１１２のゲート電圧を供給するＮＡＮＤ１１０の出力Ｖ１１０はＨレベルとなる。したがって、ＰＭＯＳトランジスタ１１２はオフとなり、ＰＭＯＳトランジスタ１１２から下側パワーＭＯＳトランジスタ０２への充電は行われない。すなわち、このときの下側パワーＭＯＳトランジスタ１０２のゲート電流Ｉｇは、ＰＭＯＳトランジスタ１１３による電流のみとなる。このとき、上側パワーＭＯＳトランジスタ１０１に接続されている還流ダイオードＤ１には、順方向に電流が流れるため、順方向電圧が発生している。

この後、時刻Ｔ２において、ＰＭＯＳトランジスタ１１３からの充電により下側パワーＭＯＳトランジスタ１０２のゲート電圧Ｖｇが上昇し、ターンオンすると、当該下側パワーＭＯＳトランジスタ１０２のゲート−ドレイン間の容量成分（以下、ミラー容量）への充電が開始される。これに応じてモータ１０３への出力電圧ＯＵＴも下がり始める。ＰＭＯＳトランジスタ１１３による単位時間あたりの充電量（電流能力）が少なければ、出力電圧ＯＵＴの下降率（傾き）が緩やかになる。ここで、下側パワーＭＯＳトランジスタ１０２がターンオンすることにより、上側パワーＭＯＳトランジスタ１０１に接続されている還流ダイオードＤ１は、順方向の電流が還流している状態から急激に逆方向の電圧が印加される状態となる。これにより、還流ダイオードＤ１における少数キャリアの移動によるリカバリー電流Ｉｒが発生する。このため、出力電圧ＯＵＴの下降率が大きいほどリカバリー電流Ｉｒが大きくなり、出力電圧ＯＵＴの下降率が小さいほどリカバリー電流Ｉｒが小さくなる。そのため、ＰＭＯＳトランジスタ１１３による単位時間あたりの充電量を少なくする（ＰＭＯＳトランジスタ１１３のオン抵抗を大きくする）ことにより、下側パワーＭＯＳトランジスタ１０２のターンオン時に発生するリカバリー電流Ｉｒを低減することができる。

さらにその後、ミラー容量への充電が終了すると、ＰＭＯＳトランジスタ１１３からの電力供給により再び下側パワーＭＯＳトランジスタ１０２のゲート電圧Ｖｇが上昇する。そして、ゲート電圧Ｖｇが所定のしきい値Ｖｔｈを超える（時刻Ｔ３）と、ＸＯＲ１０９の出力がＨレベルとなり、ＮＡＮＤ１１０の出力がＬレベルとなる。したがって、ＰＭＯＳトランジスタ１１２がＨレベルとなり、ＰＭＯＳトランジスタ１１２を介して電源からの電流により下側パワーＭＯＳトランジスタ１０２が充電される。すなわち、ＰＭＯＳトランジスタ１１３に加えてＰＭＯＳトランジスタ１１２により下側パワーＭＯＳトランジスタ１０２への充電が行われる。このときの下側パワーＭＯＳトランジスタ１０２のゲート電流Ｉｇは、ＰＭＯＳトランジスタ１１３による電流とＰＭＯＳトランジスタ１１２による電流との合計となる。したがって、ＰＭＯＳトランジスタ１１３のみにより充電している場合に比較して単位時間あたりの充電量（電流能力）が増加する。特に、ＰＭＯＳトランジスタ１１３による単位時間あたりの充電量をＰＭＯＳトランジスタ１１２に比較して大きくすることにより、リカバリー電流Ｉｒの発生時における単位時間あたりの充電量を小さくしてリカバリー電流Ｉｒを低減させつつ、その後の期間において単位時間あたりの充電量を大きくして下側パワーＭＯＳトランジスタ１０２におけるスイッチングの応答性を向上させている。

特許文献２におけるゲート駆動装置においても、回路構成自体は異なるものの、リカバリー電流の発生時期までは単位時間あたりの充電量を少なくして、その後の期間において単位時間あたりの充電量を大きくする点で同様の作用を奏している。

特開２００４−２２９４４５号公報 特開２００５−２１８０６８号公報

しかしながら、従来のゲート駆動回路では、リカバリー電流を最大限軽減するためにＰＭＯＳトランジスタ１１３の電流能力を下げると、下側パワーＭＯＳトランジスタ２のターンオンおよびミラー容量への充電が完了するまでの期間が非常に長くなるため、応答性が著しく悪化する課題がある。また、ミラー容量への充電が完了するまでの期間が長くなると出力電圧ＯＵＴの切り替わり、すなわちスルーレート（Slew Rate）が低くなるため発熱特性が悪化する課題がある。一方、応答性および発熱特性を改善するためにＰＭＯＳトランジスタ１１３の電流能力を上げると、ミラー容量への単位時間あたりの充電量が増大するため、リカバリー電流を低減させることができない。

本発明は、このような従来の課題を解決するものであり、リカバリー電流を低減させつつ、出力ＭＯＳトランジスタのスイッチング応答性を高くすることができるゲート駆動回路を提供することを目的とする。

本発明のある形態に係るゲート駆動回路は、制御信号に基づいて負荷へ電力を供給するための出力ＭＯＳトランジスタのゲート駆動回路であって、前記制御信号の信号レベルが所定の第１レベルから当該第１レベルとは異なる第２レベルへ遷移する第１遷移を契機として前記出力ＭＯＳトランジスタのゲートへ充電を開始し、所定の第１期間経過後に当該充電を終了する第１チャージ回路と、前記制御信号の前記第１遷移または前記第１期間の経過を契機として前記出力ＭＯＳトランジスタのゲートへの充電を開始し、前記制御信号の信号レベルが前記第２レベルから前記第１レベルへ遷移する第２遷移を契機として当該充電を終了する第２チャージ回路と、前記制御信号の前記第１遷移から前記第１期間より長い所定の第２期間経過後に前記出力ＭＯＳトランジスタのゲートへ充電を開始し、前記制御信号の前記第２遷移を契機として当該充電を終了する第３チャージ回路とを備え、前記第２チャージ回路の単位時間あたりの充電量は、前記第１チャージ回路および前記第３チャージ回路の単位時間あたりの充電量より少なくなるよう構成されている。

上記構成によれば、制御信号の信号レベルが出力ＭＯＳトランジスタのゲートへの充電を開始する第２レベルとなると、少なくとも第１チャージ回路による充電が開始される。そして、制御信号の信号レベルが第２レベルとなってから第１期間経過後、第２チャージ回路のみによる充電が開始される。そして、制御信号の信号レベルが第２レベルとなってから第１期間より長い第２期間が経過すると、第３チャージ回路による充電が開始される。ここで、第２チャージ回路の単位時間あたりの充電量は、第１チャージ回路および第３チャージ回路の単位時間あたりの充電量より少ないため、第１期間経過後から第２期間経過までの間は、それ以外の期間に比べて単位時間あたりの充電量が少なくなる。したがって、第１期間経過後から第２期間経過までの間の期間がリカバリー電流の発生時期となるように第１期間および第２期間を設定することにより、リカバリー電流発生時においては単位時間あたりの充電量を小さくしてリカバリー電流を低減させることができる。しかも、リカバリー電流の発生後の期間に加えてリカバリー電流の発生前の期間においても単位時間あたりの充電量を高くする（急速に充電する）ことができ、出力ＭＯＳトランジスタのスイッチング応答性を高くすることができる。

ゲート駆動回路は、前記出力ＭＯＳトランジスタのゲート電圧を検出するゲート電圧検出回路を備え、前記第１期間は、前記出力ＭＯＳトランジスタのゲート電圧に基づいて設定されるよう構成されていてもよい。これにより、第１期間が出力ＭＯＳトランジスタのゲート電圧に基づいて設定されるため、出力ＭＯＳトランジスタがオンすることによる出力電圧の低下に伴って生じるリカバリー電流の発生時期に基づいて第１チャージ回路による充電を終了する期間（第２チャージ回路のみで充電を行う期間の開始時期）を簡単かつ小面積な回路構成で高精度に設定することができる。

さらに、前記ゲート電圧検出回路は、前記出力ＭＯＳトランジスタのゲート電圧に所定のオフセット電圧が加算または減算された電圧がゲートに印加される第１ＭＯＳトランジスタを備え、前記第１期間は、前記制御信号の前記第１遷移が生じてから前記第１ＭＯＳトランジスタのゲート電圧の信号レベルが所定の第１レベルから当該第１レベルとは異なる第２レベルへ遷移するまでの間の期間に設定されるよう構成されていてもよい。これにより、オフセット電圧を調整することにより、第１期間の終了時の設定を出力ＭＯＳトランジスタがオンして出力電圧が下がり始める時期に基づいて容易かつ最適に調整することができる。したがって、リカバリー電流が発生する直前まで第１チャージ回路による充電を行いつつリカバリー電流が発生する時点では確実に第２チャージ回路のみによる充電を行うことができるため、出力トランジスタのスイッチング応答性を最適化しつつリカバリー電流を低減することができる。

ゲート駆動回路は、前記第２期間を設定する第２期間設定回路を備え、前記第２期間設定回路は、前記制御信号の前記第１遷移を遅延させて出力する遅延回路要素を備えていてもよい。これにより、簡単な回路構成で第２期間を設定することができる。

ゲート駆動回路は、前記負荷への出力電圧を検出する出力電圧検出回路を備え、前記第２期間は、前記出力電圧が所定の設定電圧に到達するまでの期間として設定されるよう構成されていてもよい。これにより、第２期間が出力電圧に基づいて設定されるため、出力電圧の低下によるリカバリー電流の発生時期に基づいて当該リカバリー電流の終息を正確に検出して第３チャージ回路による充電を開始する（第２チャージ回路のみで充電を行う期間を終了させる）ことができる。したがって、簡単な回路構成で、出力ＭＯＳトランジスタの確実かつスイッチング応答性の高い動作を実現することができる。

前記第１チャージ回路は、前記第１期間経過後に前記第３チャージ回路として動作するよう構成されていてもよい。これにより、第２期間経過後は再び第１チャージ回路によって出力ＭＯＳトランジスタが充電される。したがって、第３チャージ回路を別途設ける必要がなくなり、回路を小型化することができる。

ゲート駆動回路は、前記第１期間を設定する第１期間設定回路を備え、前記第１期間設定回路は、前記制御信号の前記第１遷移を遅延させて出力する遅延回路要素を備えていてもよい。これにより、簡単な回路構成で第１期間を高精度に設定することができる。

本発明は以上に説明したように構成され、リカバリー電流を低減させつつ、出力ＭＯＳトランジスタのスイッチング応答性を高くすることができるという効果を奏する。

図１は本発明の第１実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図２は図１に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図３は図１に示すゲート駆動回路のより具体的な構成例を示す回路図である。 図４は図２に示すグラフにおいてオフセット電圧を適用した場合の第１チャージ回路の充電電流Ｉ１とゲート電圧Ｖｇとの関係を示すグラフである。 図５は図３に示すゲート電圧検出回路に適用されるオフセット回路の変形例を示す回路図である。 図６は図３に示す下側ゲート駆動回路における第２期間設定回路の構成例を示す回路図である。 図７は図６に示す第２期間設定回路の各信号波形を示すグラフである。 図８は図３に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図９は本発明の第２実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図１０は図９に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図１１は本発明の第３実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図１２は図１１に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図１３は本発明の第４実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図１４は図１３に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図１５は本発明の第５実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図１６は図１５に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図１７は本発明の第６実施形態に係るゲート駆動回路の概略構成例を示す回路図である。 図１８は図１７に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。 図１９は従来のゲート駆動装置の構成例を示す回路図である。 図２０は図１９に示すゲート駆動装置の各部における電圧波形を示すグラフである。

以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一または相当する要素には同一の参照符号を付して、その重複する説明を省略する。

＜第１実施形態＞
まず、本発明の第１実施形態について説明する。図１は本発明の第１実施形態に係るゲート駆動回路の概略構成例を示す回路図である。図１においては、電源ＶＭとグランドＧＮＤとの間に、直列に上側出力ＭＯＳトランジスタ１と下側出力ＭＯＳトランジスタ２とが接続され、上側出力ＭＯＳトランジスタ１と下側出力ＭＯＳトランジスタ２との間に負荷としてモータ３が接続されている。なお、負荷はインダクタンス成分を有するものであればモータに限られない。本実施形態において、上側および下側出力ＭＯＳトランジスタ１，２は、ＮチャンネルのＤＭＯＳトランジスタによって構成されるパワーＭＯＳトランジスタである。

上側出力ＭＯＳトランジスタ１および下側出力ＭＯＳトランジスタ２には、それぞれ還流ダイオードＤ１，Ｄ２が接続されている。なお、還流ダイオードＤ１，Ｄ２は、出力ＭＯＳトランジスタ１，２に別途接続されるものであってもよいし、出力ＭＯＳトランジスタ１，２に構造上設けられているダイオードを用いることとしてもよい。

上側出力ＭＯＳトランジスタ１のゲートには上側ゲート駆動回路４が接続され、上側制御信号Ｓｃｕに基づいて上側出力ＭＯＳトランジスタ１をオンまたはオフさせる。下側出力ＭＯＳトランジスタ２のゲートには下側ゲート駆動回路５が接続され、下側制御信号Ｓｃｄに基づいて下側出力ＭＯＳトランジスタ２をオンまたはオフさせる。

以下、下側ゲート駆動回路５の構成について説明する。なお、本実施形態においては、本発明が下側ゲート駆動回路５に適用された構成について説明するが、上側ゲート駆動回路４にも適用可能である。

図１に示すように、下側ゲート駆動回路５は、下側出力ＭＯＳトランジスタ２（以下、単に出力トランジスタ２と略称する）のゲートに接続され、出力トランジスタ２を充電する第１チャージ回路６、第２チャージ回路７および第３チャージ回路８を備えている。第１チャージ回路６は、下側制御信号Ｓｃｄの信号レベルが所定の第１レベルＬから当該第１レベルＬとは異なる第２レベルＨへ遷移する第１遷移を契機として出力トランジスタ２のゲートへ充電を開始し、所定の第１期間Ｔｐ１経過後に当該充電を終了するよう構成されている。また、第２チャージ回路７は、下側制御信号Ｓｃｄの第１遷移を契機として出力トランジスタ２のゲートへの充電を開始し、下側制御信号Ｓｃｄの信号レベルが第２レベルＨから第１レベルＬへ遷移する第２遷移を契機として当該充電を終了するよう構成されている。また、第３チャージ回路８は、下側制御信号Ｓｃｄの第１遷移から第１期間Ｔｐ１より長い所定の第２期間Ｔｐ２経過後に出力トランジスタ２のゲートへ充電を開始し、制御信号Ｓｃｄの第２遷移を契機として当該充電を終了するよう構成されている。

ここで、第２チャージ回路７の単位時間あたりの充電量は、第１チャージ回路６および第３チャージ回路８の単位時間あたりの充電量より少なくなるように構成されている。図２は図１に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。

図２に示すように、時刻Ｔ１において、下側制御信号Ｓｃｄの信号レベルが出力トランジスタ２のゲートへの充電を開始する第２レベルＨとなると、第１チャージ回路６および第２チャージ回路７からそれぞれ充電電流Ｉ１，Ｉ２が流れ、充電電流Ｉ１，Ｉ２による充電が開始される。第１チャージ回路６および第２チャージ回路７による充電により出力トランジスタ２のゲートに印加されるゲート電圧Ｖｇは上昇を始める。このとき、出力トランジスタ２を流れるゲート電流ＩｇはＩｇ＝Ｉ１＋Ｉ２となる。

そして、下側制御信号Ｓｃｄの信号レベルが第２レベルＨとなってから第１期間Ｔｐ１経過後、時刻Ｔ２において、第１チャージ回路６による充電は終了し、第２チャージ回路７のみによる充電が開始される。このとき、出力トランジスタ２を流れるゲート電流ＩｇはＩｇ＝Ｉ２となる。

そして、時刻Ｔ４において、下側制御信号Ｓｃｄの信号レベルが第２レベルＨとなってから第１期間Ｔｐより長い第２期間Ｔｐ２が経過すると、第３チャージ回路８から充電電流Ｉ３が流れ、充電電流Ｉ３による充電が開始される。このとき、出力トランジスタ２を流れるゲート電流ＩｇはＩｇ＝Ｉ２＋Ｉ３となる。

ここで、第２チャージ回路７の単位時間あたりの充電量は、第１チャージ回路６および第３チャージ回路８の単位時間あたりの充電量より少ない（Ｉ２＜Ｉ１かつＩ２＜Ｉ３）ため、図２に示すように、第１期間Ｔｐ１経過後から第２期間Ｔｐ２経過までの間（時刻Ｔ２から時刻Ｔ３までの期間）は、それ以外の期間に比べて単位時間あたりの充電量が少なくなる。したがって、第１期間Ｔｐ１経過後から第２期間Ｔｐ２経過までの間の期間がリカバリー電流の発生時期となるように第１期間Ｔｐ１および第２期間Ｔｐ２を設定する。

第１チャージ回路６および第２チャージ回路７による充電により出力トランジスタ２のゲート電圧Ｖｇがしきい値Ｖｔを超えることにより、出力トランジスタ２がオフからオンへ切り替わる。この出力トランジスタ２がオンする時刻に基づいて第１期間Ｔｐ１の終了時が設定されている（図２においては出力トランジスタ２がオンする時刻＝第１期間Ｔｐ１の終了時＝時刻Ｔ２）。出力トランジスタ２がオンすることにより、出力トランジスタ２にはドレイン電流Ｉｄが流れ出す。その後、出力トランジスタ２のゲート電圧Ｖｇが所定の電圧まで上昇すると、時刻Ｔ３において、当該出力トランジスタ２のゲート−ドレイン間の容量成分（以下、ミラー容量）への充電が開始される。これに応じて、インダクタンス成分を有する負荷３への出力電圧ＯＵＴも下がり始める。

出力電圧ＯＵＴの下降に伴って、出力トランジスタ２にはリカバリー電流Ｉｒが流れる。ここで、前述したように、時刻Ｔ２から時刻Ｔ４までの期間は、他の期間に比べて単位時間あたりの充電量が少ない（Ｉ２＜Ｉ１＋Ｉ２、Ｉ２＜Ｉ２＋Ｉ３）ため、リカバリー電流Ｉｒを低減することができる。

さらに、第２期間Ｔｐ２の終了時は、リカバリー電流Ｉｒの発生後の時刻Ｔ４に基づいて設定されている。これにより、リカバリー電流Ｉｒの収束後は、第２チャージ回路７および第３チャージ回路８による充電が行われる。これにより、出力トランジスタ２のミラー容量への充電が急速に行われる。その後、ミラー容量への充電が終了し、出力電圧ＯＵＴが略グランド電位となると、再びゲート電圧Ｖｇが第２チャージ回路７および第３チャージ回路８の電源電圧Ｖｃｃに到達するまで上昇する。

以上のように、本実施形態の構成によれば、リカバリー電流Ｉｒの発生時においては単位時間あたりの充電量を小さくしてリカバリー電流Ｉｒを低減させることができる。しかも、リカバリー電流Ｉｒの発生後の期間（時刻Ｔ４以降）だけでなくリカバリー電流Ｉｒの発生前の期間（時刻Ｔ１から時刻Ｔ２までの期間）においても単位時間あたりの充電量を高くする（急速に充電する）ことができ、出力トランジスタ２のスイッチング応答性を高くすることができる。

具体的な構成を用いてより詳しく説明する。図３は図１に示すゲート駆動回路のより具体的な構成例を示す回路図である。

第１チャージ回路６は、下側制御信号Ｓｃｄが制御端子に入力され、下側制御信号Ｓｃｄの信号レベルが第１レベルＬから第２レベルＨとなった場合に、主端子間を導通させて出力トランジスタ２への充電を開始する第１スイッチ６１と、第１期間設定回路９の出力信号Ｓｃ１が制御端子に入力され、第１期間設定回路９の出力信号Ｓｃ１の信号レベルが第１レベルＬから第２レベルＨとなった場合に、主端子間の導通を遮断して出力トランジスタ２への充電を終了する第２スイッチ６２とを備えている。第１スイッチ６１および第２スイッチ６２は、電源電圧Ｖｃｃを付与する電圧源と出力トランジスタ２のゲートとの間に直列接続されている。

本実施形態において、第１スイッチ６１は、ＮＭＯＳトランジスタで構成されており、第２スイッチ６２はＰＭＯＳトランジスタで構成されている。第１スイッチ６１は、ソースが出力トランジスタ２のゲートに接続され、ドレインが第２スイッチ６２のドレインに接続され、ゲートに下側制御信号Ｓｃｄが入力される。第２スイッチ６２は、ソースが電源電圧Ｖｃｃの電圧源に接続され、ゲートに第１期間設定回路９の出力信号Ｓｃ１が入力される。

第２チャージ回路７は、下側制御信号Ｓｃｄが制御端子に入力され、下側制御信号Ｓｃｄの信号レベルが第１レベルＬから第２レベルＨとなった場合に、主端子間を導通させて出力トランジスタ２への充電を開始する第３スイッチ７１と、第３スイッチ７１に流す電流を生成する電流源回路７２とを備えている。電流源回路７２は、カレントミラー回路により構成されている。すなわち、電流源回路７２は、主端子の一方（ソース）に電源電圧Ｖｃｃの電圧源が接続され、制御端子（ゲート）と主端子の一方（ソース）とが接続された一次側ＭＯＳトランジスタ７３と、一次側ＭＯＳトランジスタ７３の主端子の他方（ドレイン）に接続された電流源７４と、一次側ＭＯＳトランジスタ７３と互いにゲートが接続され、主端子の一方（ソース）に電源電圧Ｖｃｃの電圧源が接続され、主端子の他方（ドレイン）に第３スイッチ７１の主端子の一方（ドレイン）が接続された二次側ＭＯＳトランジスタ７５とを備えている。一次側ＭＯＳトランジスタ７３および二次側ＭＯＳトランジスタ７５は、いずれもＰＭＯＳトランジスタで構成されている。

本実施形態において、第３スイッチ７１は、ＮＭＯＳトランジスタで構成されており、第３スイッチ７１のドレインが二次側ＭＯＳトランジスタ７５のドレインと接続されており、ソースが出力トランジスタ２のゲートと接続されており、ゲートに下側制御信号Ｓｃｄが入力される。

第３チャージ回路８は、第２期間設定回路１０の出力信号Ｓｃ３の信号レベルが第１レベルＬから第２レベルＨとなった場合に、主端子間を導通させて出力トランジスタ２への充電を開始する第４スイッチ８１を備えている。本実施形態において、第４スイッチ８１は、ＰＭＯＳトランジスタで構成されており、第４スイッチ８１のソースが電源電圧Ｖｃｃの電圧源に接続され、ドレインが出力トランジスタ２のゲートに接続されている。

第２チャージ回路７の二次側ＭＯＳトランジスタ７５は、第１チャージ回路６の第２スイッチ６２および第３チャージ回路８の第４スイッチ８１と比べて主端子を流れる単位時間あたりの電流値が小さいものとなっている。これにより、第２チャージ回路７が出力トランジスタ２を充電するための充電電流Ｉ２は、第１チャージ回路６が出力トランジスタ２を充電するための充電電流Ｉ１よりも小さく、第３チャージ回路８が出力トランジスタ２を充電するための充電電流Ｉ３よりも小さい。なお、本実施形態において、第１チャージ回路６の第２スイッチ６２と第３チャージ回路８の第４スイッチ８１とは同じ単位時間あたりの電流値を有しているが、いずれも第２チャージ回路７の二次側ＭＯＳトランジスタ７５より単位時間あたりの電流値が大きい限り、互いに異なっていてもよい。

なお、第２チャージ回路７から出力トランジスタ２へ供給される充電電流Ｉ２が第１チャージ回路６からの充電電流Ｉ１および第３チャージ回路８からの充電電流Ｉ３より小さければ、上記構成に限られない。例えば、二次側ＭＯＳトランジスタ７５の電流密度を小さくする代わりに、第２チャージ回路７の電流源７４を小さくしたり、電流源回路７２のミラー比（一次側ＭＯＳトランジスタ７３と二次側ＭＯＳトランジスタ７４との電流密度比）を調整することとしてもよい。

さらに、図３に示すように、第１期間設定回路９は、出力トランジスタ２のゲート電圧Ｖｇを検出するゲート電圧検出回路９０を備えている。すなわち、第１期間Ｔｐ１は、出力トランジスタ２のゲート電圧Ｖｇに基づいて設定される。

より詳しくは、ゲート電圧検出回路９０は、出力トランジスタ２のゲート電圧Ｖｇに基づく電圧がゲートに印加され、出力トランジスタ２と同じ種類の第１ＭＯＳトランジスタ９１と、第１ＭＯＳトランジスタ９１の主端子に直列接続された抵抗９２と、第１ＭＯＳトランジスタ９１と抵抗９２との間の電圧に応じた信号を反転させるインバータ９３とを備えている。なお、第１ＭＯＳトランジスタ９１は、単位時間あたりの電流値が出力トランジスタ２より少ないトランジスタで構成される。抵抗９２の一端には電源電圧Ｖｃｃの電圧源が接続され、抵抗９２の他端には第１ＭＯＳトランジスタ９１のドレインが接続されている。第１ＭＯＳトランジスタ９１のソースは、出力トランジスタ２のソースと同じグランド電位ＧＮＤとなっている。また、第１ＭＯＳトランジスタ９１の主端子間には、出力トランジスタ２と同様の還流ダイオードＤ３が接続されている。インバータ９３の出力信号が第１期間設定回路９の出力信号Ｓｃ１として出力される。

これにより、第１期間Ｔｐ１が出力トランジスタ２のゲート電圧Ｖｇに基づいて設定されるため、出力トランジスタ２がオンすることによる出力電圧ＯＵＴの低下に伴って生じるリカバリー電流Ｉｒの発生時期に基づいて第１チャージ回路６による充電を終了する期間（第２チャージ回路７のみで充電を行う期間の開始時期）を簡単かつ小面積な回路構成で高精度に設定することができる。

さらに、ゲート電圧検出回路９０は、第１ＭＯＳトランジスタ９１のゲートに、出力トランジスタ２のゲート電圧Ｖｇに所定のオフセット電圧Ｖｏｆｆが加算または減算された電圧を印加するオフセット回路９４を備えている。具体的には、オフセット回路９４は、出力トランジスタ２のゲートと第１ＭＯＳトランジスタ９１のゲートとの間に設けられた抵抗９５と、抵抗９５に電流を流す電流源９６とを備えている。電流源９６によって抵抗９５に流れる電流と抵抗９５の抵抗値とによりオフセット電圧Ｖｏｆｆが設定される。

図４は図２に示すグラフにおいてオフセット電圧を適用した場合の第１チャージ回路の充電電流Ｉ１とゲート電圧Ｖｇとの関係を示すグラフである。図４に示すように、本実施形態においては、第１期間Ｔｐ１_ｏｆｆは、出力トランジスタ２がオフからオンに切り替わるしきい値電圧Ｖｔにオフセット電圧Ｖｏｆｆが減算された電圧に到達したときに終了する（第１期間Ｔｐ１_ｏｆｆは、オフセット回路９４を設けない場合における第１期間Ｔｐ１_０に比べて短くなる）。すなわち、出力トランジスタ２がオンする前に第１チャージ回路６による充電が終了し、第２チャージ回路７のみによる充電が行われる。

オフセット回路９４においては、オフセット電圧Ｖｏｆｆを電流源９６の電流および／または抵抗９５の抵抗値を調整することにより変化させることができる。このため、第１期間Ｔｐ１の終了時の設定を出力トランジスタ２がオンして出力電圧ＯＵＴが下がり始める時期に基づいて容易かつ最適に調整することができる。したがって、リカバリー電流Ｉｒが発生する直前まで第１チャージ回路６による充電を行いつつリカバリー電流Ｉｒが発生する時点では確実に第２チャージ回路７のみによる充電を行うことができるため、出力トランジスタ２のスイッチング応答性を最適化しつつリカバリー電流Ｉｒを低減することができる。

なお、図３の構成例においては、ゲート電圧Ｖｇからオフセット電圧Ｖｏｆｆ分低い電圧に達したときに第１期間Ｔｐ１を終了するようなオフセット回路９４について説明したが、ゲート電圧Ｖｇからオフセット電圧Ｖｏｆｆ分高い電圧に達したときに第１期間Ｔｐ１を終了するようなオフセット回路を適用してもよい。図５は図３に示すゲート電圧検出回路に適用されるオフセット回路の変形例を示す回路図である。図５に示すオフセット回路９４Ｂは、図３に示すオフセット回路９４の電流源９６の代わりに、第１ＭＯＳトランジスタ９１のゲートとグランドとの間に接続されている電流源９６Ｂを備えている。これにより、第１ＭＯＳトランジスタ９１には、出力トランジスタ２のゲート電圧Ｖｇに電流源９６Ｂによって抵抗９５に流れる電流と抵抗９５の抵抗値とによって生じるオフセット電圧Ｖｏｆｆが加算された電圧が印加される。したがって、第１期間Ｔｐ１_ｏｆｆは、出力トランジスタ２がオフからオンに切り替わるしきい値電圧Ｖｔにオフセット電圧Ｖｏｆｆが加算された電圧に到達したときに終了する（第１期間Ｔｐ１_ｏｆｆは、オフセット回路９４Ｂを設けない場合における第１期間Ｔｐ１_０に比べて長くなる）。このようにオフセット回路９４，９４Ｂを用いることにより、第１期間Ｔｐ１を最適に設定することができる。

また、下側ゲート駆動回路５は、下側制御信号Ｓｃｄが第１レベルＬであるときに出力トランジスタ２をオフするための放電回路１１を備えている。放電回路１１は、下側制御信号Ｓｃｄを反転させるインバータ１２と、インバータ１２の出力信号が制御端子に入力される第５スイッチ１３とを備えている。第５スイッチ１３は、ＮＭＯＳトランジスタにより構成されている。第５スイッチ１３は、ドレインが出力トランジスタ２のゲートに接続され、ソースがグランドに接続されている。したがって、下側制御信号Ｓｃｄが第１レベルＬのときには、第５スイッチ１３はオンし、出力トランジスタ２のゲート電圧Ｖｇをグランド電位にするため、出力トランジスタ２がオフする。また、下側制御信号Ｓｃｄが第２レベルＨのときには、第５スイッチ１３はオフするため、各チャージ回路６〜８からの充電電流Ｉ１〜Ｉ３によって出力トランジスタ２のゲートに電流が流れ、出力トランジスタ２への充電が行われる。

次に、第２期間設定回路１０について説明する。図６は図３に示す下側ゲート駆動回路における第２期間設定回路の構成例を示す回路図である。図６に示すように、第２期間設定回路１０は、下側制御信号Ｓｃｄの第１遷移を遅延させて出力する遅延回路要素１４，１５を備えている。より詳しくは、第２期間設定回路１０は、複数（図６においては２つ）のＤフリップフロップ１４，１５を備えている。

１段目のＤフリップフロップ１４は、入力端子Ｄに下側制御信号Ｓｃｄが入力され、当該入力された下側制御信号Ｓｃｄが所定の周波数を有するクロック信号ＣＬＫに基づく遅延時間分遅れて出力端子Ｑから出力される。２段目のＤフリップフロップ１５は、入力端子Ｄが１段目のＤフリップフロップ１４の出力端子Ｑに接続されており、入力された１段目のＤフリップフロップ１４の出力信号がさらにクロック信号ＣＬＫに基づく遅延時間分送れて出力端子Ｑから出力される。

さらに、第２期間設定回路１０は、下側制御信号ＳｃｄとＤフリップフロップ１４，１５の出力信号が入力されるＮＡＮＤ回路１６を備えている。このＮＡＮＤ回路１６の出力が第３チャージ回路８の第４スイッチ８１をオンまたはオフする第２期間設定回路１０の出力信号Ｓｃ３となる。本実施形態においては、第４スイッチ８１はＰＭＯＳトランジスタで構成されるため、出力信号Ｓｃ３が第１レベルＬより高い第２レベルＨで第４スイッチ８１はオフし、第１レベルＬで第４スイッチ８１はオンする。

図７は図６に示す第２期間設定回路の各信号波形を示すグラフである。図７に示すように、本実施形態における第２期間設定回路１０によれば、下側制御信号Ｓｃｄが第１レベルＬの場合、ＮＡＮＤ回路１６の出力は、第２レベルＨとなり、第４スイッチ８１はオフしている。下側制御信号Ｓｃｄが第１遷移して第２レベルＨとなると、その直後は、各Ｄフリップフロップ１４，１５ともに第１レベルＬが保持されているため、ＮＡＮＤ回路１６の出力は第２レベルＨを保持する。その後、クロック信号ＣＬＫの立ち上がりパルスが到来するごとに順に１段目のＤフリップフロップ１４および２段目のＤフリップフロップ１５が第２レベルＨに遷移する。

これにより、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが２つ到来したときに、ＮＡＮＤ回路１６の３つの入力はいずれも第２レベルＨとなるため、ＮＡＮＤ回路１６の出力は第１レベルＬとなり、第４スイッチ８１はオンする。したがって、第３チャージ回路８は、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが２つ到来するまでの期間を経過した後に、出力トランジスタ２への充電を開始する。

一方、下側制御信号Ｓｃｄが第２遷移して第１レベルＬとなると、Ｄフリップフロップ１４，１５の出力にかかわらず、ＮＡＮＤ回路１６の出力が第２レベルＨへ遷移する。したがって、第３チャージ回路８は、下側制御信号Ｓｃｄが第２遷移するとすぐに出力トランジスタ２への充電を終了する。

遅延時間は、クロック信号ＣＬＫの周波数を変えたり、Ｄフリップフロップの数を増減することにより調整可能である。このように、簡単な回路構成で第２期間Ｔｐ２を容易に設定することができる。

以上のような構成を備えた下側ゲート駆動回路５において、上側出力ＭＯＳトランジスタ１がオフの状態において、下側出力ＭＯＳトランジスタ２をオフからオンへ切り替える場合の動作について説明する。図８は図３に示す下側ゲート駆動回路の各部における電流または電圧波形を示すグラフである。なお、図８および以下の説明においては、ゲート電圧検出回路９０のオフセット電圧Ｖｏｆｆはないもの（Ｖｏｆｆ＝０）として説明する。

まず、下側制御信号Ｓｃｄが第１レベルＬの場合、放電回路１１の第５スイッチ１３のゲート入力が第２レベルＨとなるため、第５スイッチ１３がオンする。これにより、出力トランジスタ２のゲート電圧Ｖｇがグランド電位ＧＮＤとなり、出力トランジスタ２はオフの状態となっている。このとき、第１チャージ回路６の第１スイッチ６１、第２チャージ回路７の第３スイッチ７１および第３チャージ回路８の第４スイッチ８１はいずれもオフしているため、いずれのチャージ回路６〜８からも充電電流が流れない。なお、このとき、インダクタンス成分を有する負荷３から上側出力ＭＯＳトランジスタ１の還流ダイオードＤ１へ回生電流が流れる。このときの出力電圧ＯＵＴは、電源電圧ＶＭに上側出力ＭＯＳトランジスタ１の還流ダイオードＤ１の電圧降下Ｖｄ１が加算された電圧値となる。

時刻Ｔ１において、下側制御信号Ｓｃｄが第２レベルＨに遷移すると、放電回路１１の第５スイッチ１３がオフし、第１チャージ回路６の第１スイッチ６１および第２チャージ回路７の第３スイッチ７１がそれぞれオンする。このとき、出力トランジスタ２がオフ状態であることにより、ゲート電圧検出回路９０の第１ＭＯＳトランジスタ９１もオフ状態であるため、第１ＭＯＳトランジスタ９１のゲート電圧（ドレイン電圧の反転信号）は第１レベルＬとなる。すなわち、ゲート電圧検出回路９０の出力信号Ｓｃ１は第１レベルＬとなり、ＰＭＯＳトランジスタで構成される第２第１チャージ回路６の第２スイッチ６２は、オン状態となる。したがって、第１チャージ回路６は全体でオンし、出力トランジスタ２へ充電電流Ｉ１が供給される。また、第２チャージ回路７の第３スイッチ７１がオンすることにより、電流源回路７２による充電電流Ｉ２が出力トランジスタ２へ供給される。

したがって、時刻Ｔ１から時刻Ｔ２までの第１期間Ｔｐ１においては、第１チャージ回路６および第２チャージ回路７によって出力トランジスタ２が充電される。ここで、第１チャージ回路６による充電電流Ｉ１は、単体で出力トランジスタ２を駆動するのに十分な電流を出力トランジスタ２に供給できる。したがって、第１期間Ｔｐ１においては、出力トランジスタ２は急速に充電される。

その後、第１チャージ回路６の充電電流Ｉ１および第２チャージ回路７の充電電流Ｉ２により出力トランジスタ２のゲート電圧Ｖｇが上昇し、時刻Ｔ２において、しきい値Ｖｔに達すると、出力トランジスタ２はオンし、ゲート電圧検出回路９０の第１ＭＯＳトランジスタ９１もオンする。これにより、第１ＭＯＳトランジスタ９１のゲート電圧検出回路９０の出力信号Ｓｃ１は、第１レベルＬから第２レベルＨへ遷移し、第１チャージ回路６の第２スイッチ６２をオフする。これにより、第１チャージ回路６による出力トランジスタ２への充電は終了する。一方、第２チャージ回路７による出力トランジスタ２への充電は継続されるため、結果として、第２チャージ回路７のみによって出力トランジスタ２は充電される。第２チャージ回路７の充電電流Ｉ２は、第１チャージ回路６による充電電流Ｉ１と比べて十分に低いため、充電速度が遅くなる。

出力トランジスタ２のゲート電圧Ｖｇがしきい値Ｖｔに達した後、時刻Ｔ３において、出力トランジスタ２のミラー容量への充電が開始される。このため、ゲート電圧Ｖｇは上昇しないが、ミラー容量への充電量の増大に伴って出力電圧ＯＵＴが低下する。出力電圧ＯＵＴが低下することにより、出力電圧ＯＵＴを保持しようとするリカバリー電流Ｉｒが発生する。前述したようにリカバリー電流Ｉｒの大きさは出力電圧ＯＵＴの低下の傾きに依存する。したがって、この期間における充電電流を第１チャージ回路６による充電電流Ｉ１と比べて十分に低い第２チャージ回路７による充電電流Ｉ２のみとすることにより、出力電圧ＯＵＴの低下の傾きを緩やかにすることができ、発生するリカバリー電流Ｉｒを十分に低減させることができる。しかも、下側制御信号Ｓｃｄが第１遷移してから出力トランジスタ２がオンするまでは、第１チャージ回路６および第２チャージ回路７によって出力トランジスタ２が急速に充電されるため、下側制御信号Ｓｃｄが第１遷移してから出力トランジスタ２がオンするまでの応答時間をより短くすることができる。

リカバリー電流Ｉｒの発生後、第２期間Ｔｐ２が終了する時刻Ｔ４において、第２期間設定回路１０の出力信号Ｓｃ３が第２レベルＨから第１レベルＬに遷移するため、第３チャージ回路８のＰＭＯＳトランジスタである第４スイッチ８１がオンする。これにより、第３チャージ回路８による充電電流Ｉ３が出力トランジスタ２へ供給される。第２チャージ回路７による充電は継続されるため、時刻Ｔ４以降は、第２チャージ回路７および第３チャージ回路８によって出力トランジスタ２が充電される。

ここで、第３チャージ回路８による充電電流Ｉ３は、単体で出力トランジスタ２を駆動するのに十分な電流を出力トランジスタ２に供給できる。したがって、時刻Ｔ４以降においては、出力トランジスタ２は急速に充電される。これにより、ミラー容量への充電期間を短くすることができ、スイッチング応答性が向上する。また、ミラー容量への充電期間が短いことにより、スルーレート（Slew Rate）が高くなるため、発熱特性をも改善することができる。

なお、下側制御信号Ｓｃｄが第２レベルＨから第１レベルＬへ第２遷移すると、第１チャージ回路６の第１スイッチ６１がオフし、第２チャージ回路７の第３スイッチ７１がオフする。このため、第１チャージ回路６および第２チャージ回路７の出力トランジスタ２への充電は終了する。さらに、第３チャージ回路８も、前述のとおり、第２期間設定回路１０の出力信号Ｓｃ３の信号レベルが第２レベルＨへ遷移するため、第４スイッチ８１がオフする。したがって、第３チャージ回路８の出力トランジスタ２への充電も終了する。

＜第２実施形態＞
次に、本発明の第２実施形態について説明する。図９は本発明の第２実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図１０は図９に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第１実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路５Ｂが第１実施形態と異なる点は、第２チャージ回路７Ｂが第１期間Ｔｐ１の経過を契機として出力トランジスタ２のゲートへの充電を開始することである。具体的には、第２チャージ回路７Ｂは、ゲート電圧検出回路９０の出力信号Ｓｃ１に基づいて充電電流Ｉ２を出力トランジスタ２のゲートへ供給する。このための構成として、第２チャージ回路７Ｂは、下側制御信号Ｓｃｄとゲート電圧検出回路９０の出力信号Ｓｃ１とが入力されるＡＮＤ回路７６を備えている。ＡＮＤ回路７６の出力端子は、第３スイッチ７１のゲートに接続されている。

上記構成によれば、図１０に示すように、時刻Ｔ１において下側制御信号Ｓｃｄが第１遷移した場合、第１チャージ回路６については第１実施形態と同様に第１スイッチ６１がオンすることにより充電電流Ｉ１が出力トランジスタ２のゲートへ供給される。しかし、時刻Ｔ１においてゲート電圧検出回路９０の出力信号Ｓｃ１は第１レベルＬであるため、ＡＮＤ回路７６の出力信号は第１レベルＬを保持する。したがって、第２チャージ回路７Ｂの第３スイッチ７１はオフ状態を保持するため、第２チャージ回路７Ｂによる充電は開始されない。すなわち、時刻Ｔ１から時刻Ｔ２までの第１期間Ｔｐ１においては、第１チャージ回路６によって出力トランジスタ２が充電される。第１実施形態において説明したように、第１チャージ回路６による充電電流Ｉ１は、単体で出力トランジスタ２を駆動するのに十分な電流を出力トランジスタ２に供給できる。したがって、第１期間Ｔｐ１においては、出力トランジスタ２は急速に充電される。

その後、時刻Ｔ２において、ゲート電圧検出回路９０の出力信号Ｓｃ１は第１レベルＬから第２レベルＨへ遷移する。したがって、ＡＮＤ回路７６に入力される２つの信号はいずれも第２レベルＨとなるため、ＡＮＤ回路７６から出力される信号の信号レベルは第２レベルＨとなる。これにより、第２チャージ回路７Ｂの第３スイッチ７１はオンし、充電電流Ｉ２が出力トランジスタ２のゲートへ供給される。このとき、第１チャージ回路６はゲート電圧検出回路９０の出力信号Ｓｃ１が第２レベルＨへ遷移することにより、充電が終了する。

以上のような構成においても、リカバリー電流Ｉｒが発生する直前まで第１チャージ回路６による充電を行いつつリカバリー電流Ｉｒが発生する時点では確実に第２チャージ回路７のみによる充電を行うことができるため、出力トランジスタ２のスイッチング応答性を最適化しつつリカバリー電流Ｉｒを低減することができる。

＜第３実施形態＞
次に、本発明の第３実施形態について説明する。図１１は本発明の第３実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図１２は図１１に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第１実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路５Ｃが第１実施形態と異なる点は、第２期間設定回路１０Ｃとしてインダクタンス成分を有する負荷３への出力電圧ＯＵＴを検出する出力電圧検出回路１７を備えていることである。そして、第２期間Ｔｐ２は、出力電圧ＯＵＴが所定の設定電圧ＶＡに到達するまでの期間として設定されている。

具体的には、出力電圧検出回路１０Ｃは、出力電圧ＯＵＴと設定電圧ＶＡとが入力される比較器１８を備えている。比較器１８の非反転入力端子には出力電圧ＯＵＴが印加され、反転入力端子には設定電圧ＶＡが印加される。比較器１８の出力信号が第２期間設定回路１０Ｃの出力信号Ｓｃ３として第３チャージ回路８Ｃの第４スイッチ８１のゲートに入力される。これにより、出力電圧検出回路１０Ｃは、出力電圧ＯＵＴが設定電圧ＶＡを下回ると出力信号Ｓｃ３の信号レベルが第４スイッチ８１をオンする第１レベルＬとなり、出力電圧ＯＵＴが設定電圧ＶＡ以上であれば出力信号Ｓｃ３の信号レベルが第４スイッチ８１をオフする第２レベルＨとなるような出力信号Ｓｃ３を出力する。

第１実施形態においても説明したように、出力トランジスタ２のゲート電圧Ｖｇがしきい値Ｖｔに達した後、時刻Ｔ３において、出力トランジスタ２のミラー容量への充電が開始される。このため、ゲート電圧Ｖｇは上昇しないが、ミラー容量への充電量の増大に伴って出力電圧ＯＵＴが低下する。出力電圧ＯＵＴが低下することにより、出力電圧ＯＵＴを保持しようとするリカバリー電流Ｉｒが発生する。

したがって、リカバリー電流Ｉｒの発生後における出力電圧ＯＵＴに基づいて設定電圧ＶＡを設定することにより、出力電圧ＯＵＴの低下によるリカバリー電流Ｉｒの発生時期に基づいて当該リカバリー電流Ｉｒの終息を正確に検出することができる。したがって、第３チャージ回路８Ｃによる充電の開始時期（第２チャージ回路７のみで充電を行う期間の終了時期）を適性に設定することができる。したがって、簡単な回路構成で、出力トランジスタ２の確実かつスイッチング応答性の高い動作を実現することができる。

なお、本実施形態においては、下側制御信号Ｓｃｄが第２レベルＨから第１レベルＬへ第２遷移した場合に、第３チャージ回路８Ｃによる出力トランジスタ２のゲートへの充電を終了させるために、第３チャージ回路８Ｃは、第４スイッチ８１に直列接続され、下側制御信号Ｓｃｄの信号レベルに応じてオンまたはオフする第６スイッチ８２を備えている。本実施形態において、第６スイッチ８２は、ＮＭＯＳトランジスタで構成されており、ドレインがＰＭＯＳトランジスタである第４スイッチ８１のドレインに接続され、ソースが出力トランジスタ２のゲートに接続され、ゲートに下側制御信号Ｓｃｄが入力されるように構成されている。これにより、下側制御信号Ｓｃｄが第２レベルＨである場合にのみ出力電圧ＯＵＴの値に応じて第３チャージ回路８Ｃによる出力トランジスタ２への充電の開始または終了が制御される。

＜第４実施形態＞
次に、本発明の第４実施形態について説明する。図１３は本発明の第４実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図１４は図１３に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第１実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路５Ｄが第１実施形態と異なる点は、第１チャージ回路６Ｄが、第１期間Ｔｐ１の経過後に第３チャージ回路８Ｄとして動作するよう構成されていることである。

具体的には、第１チャージ回路６Ｄは、第１期間設定回路９であるゲート電圧検出回路９０の出力信号Ｓｃ１と第２期間設定回路１０の出力信号Ｓｃ３とが入力されるＡＮＤ回路６３を備え、ＡＮＤ回路６３の出力に基づいて第２スイッチ６２をスイッチングするよう構成されている。

下側制御信号Ｓｃｄが第１レベルＬである初期状態において、ゲート電圧検出回路９０の出力信号Ｓｃ１の信号レベルは第１レベルＬであり、第２期間設定回路１０の出力信号Ｓｃ１の信号レベルは第２レベルＨであるため、ＡＮＤ回路６３から出力される信号レベルは第１レベルＬとなっている。したがって、ＰＭＯＳトランジスタである第２スイッチ６２はオンしている。時刻Ｔ１において、下側制御信号Ｓｃｄが第２レベルＨとなることにより、第１スイッチ６１もオンになるため、第１チャージ回路６Ｄは全体としてオンしており、充電電流Ｉ１が出力トランジスタ２のゲートに供給される。このとき、第２チャージ回路７の第３スイッチ７１もオンしており、第２チャージ回路７による充電電流Ｉ２も出力トランジスタ２のゲートに供給される。

その後、時刻Ｔ２において出力トランジスタ２のゲート電圧Ｖｇがしきい値Ｖｔとなると、ゲート電圧検出回路９０の出力信号Ｓｃ１の信号レベルが第２レベルＨとなるため、ＡＮＤ回路６３から出力される信号レベルも第２レベルＨとなる。したがって、第２スイッチ６２はオフし、第１チャージ回路６Ｄによる出力トランジスタ２の充電は終了する。一方、第２チャージ回路７は引き続き充電電流Ｉ２を出力トランジスタ２のゲートに供給する。これにより、リカバリー電流Ｉｒ発生時における充電電流が小さくなるため、リカバリー電流Ｉｒを低減することができる。

さらに、時刻Ｔ４において、第２期間Ｔｐ２が経過したことにより第２期間設定回路１０の出力信号Ｓｃ３が第１レベルＬに遷移すると、ＡＮＤ回路６３が再び第１レベルＬに遷移するため、第２スイッチ６２がオンする。これにより、第１チャージ回路６Ｄは全体としてオンし、充電電流Ｉ１が出力トランジスタ２のゲートに供給される。このようにして、第１チャージ回路６Ｄは、時刻Ｔ４以降において第３チャージ回路８Ｄとして動作し、再び出力トランジスタ２への充電を再開する。

これにより、第２期間Ｔｐ２経過後は再び第１チャージ回路６Ｄによって出力トランジスタ２が充電される。したがって、第３チャージ回路８Ｄを別途設ける必要がなくなり、回路を小型化することができる。

＜第５実施形態＞
次に、本発明の第５実施形態について説明する。図１５は本発明の第５実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図１６は図１５に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第４実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路５Ｅが第４実施形態と異なる点は、第２期間設定回路１０Ｅとして出力電圧検出回路１７が用いられることである。なお、第１チャージ回路の構成は第４実施形態における第１チャージ回路６Ｄ（８Ｄ）と同様の構成であるが、符号のみ６Ｅ（８Ｅ）としている。

本実施形態の動作は、上記第３実施形態で説明したように、出力電圧ＯＵＴが設定電圧ＶＡに達したときが時刻Ｔ４となる以外は、上記第４実施形態と同様である。これにより、第３チャージ回路８Ｅを別途設ける必要がなくなり、回路を小型化することができるとともに、簡単な回路構成で、出力トランジスタ２の確実かつスイッチング応答性の高い動作を実現することができる。

＜第６実施形態＞
次に、本発明の第６実施形態について説明する。図１７は本発明の第６実施形態に係るゲート駆動回路の概略構成例を示す回路図である。また、図１８は図１７に示すゲート駆動回路の各部における電流または電圧波形を示すグラフである。本実施形態において第１実施形態と同様の構成については同じ符号を付し説明を省略する。本実施形態においても下側ゲート駆動回路について説明する。本実施形態の下側ゲート駆動回路５Ｆが第１実施形態と異なる点は、第１期間設定回路９Ｆが、下側制御信号Ｓｃｄの第１遷移を遅延させて出力する遅延回路要素を備えていることである。なお、第２期間設定回路１０は、第１実施形態（すなわち図６の構成）と同様の構成を有している。

具体的には、第１期間設定回路９Ｆは、遅延回路要素として、第２期間設定回路１０より少ない数（本実施形態においては１つの）Ｄフリップフロップ９７を備えている。Ｄフリップフロップ９７は、入力端子Ｄに下側制御信号Ｓｃｄが入力され、当該入力された下側制御信号Ｓｃｄが所定の周波数を有するクロック信号ＣＬＫに基づく遅延時間分遅れて出力端子Ｑから出力されるよう構成されている
さらに、第１期間設定回路９Ｆは、下側制御信号ＳｃｄとＤフリップフロップ９７の出力信号が入力されるＡＮＤ回路９８を備えている。このＡＮＤ回路９８の出力が第１チャージ回路６の第２スイッチ６２をオンまたはオフする第１期間設定回路９Ｆの出力信号Ｓｃ１となる。本実施形態においては、第２スイッチ６２はＰＭＯＳトランジスタで構成されるため、出力信号Ｓｃ１が第１レベルＬより高い第２レベルＨで第２スイッチ６２はオフし、第１レベルＬで第２スイッチ６２はオンする。

第１期間設定回路９Ｆも第２期間設定回路１０と同様に動作する。ただし、下側制御信号Ｓｃｄが第１遷移してから第２期間設定回路１０の出力信号Ｓｃ３が第２レベルＨから第１レベルＬへ遷移する前に、第１期間設定回路９Ｆの出力信号Ｓｃ１が第１レベルＬから第２レベルＨへ遷移するよう構成されている。

図１７の例においては、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが１つ到来したときにＡＮＤ回路９８の２つの入力はいずれも第２レベルＨとなるため、ＡＮＤ回路９８の出力は第２レベルＨとなる。このように、第１チャージ回路６は、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが１つ到来するまでの期間を経過した後に、出力トランジスタ２への充電を終了する。

さらに、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが２つ到来したときに、ＮＡＮＤ回路１６の３つの入力はいずれも第２レベルＨとなるため、ＮＡＮＤ回路１６の出力は第１レベルＬとなり、第４スイッチ８１はオンする。第３チャージ回路８は、下側制御信号Ｓｃｄが第１遷移してからクロック信号ＣＬＫの立ち上がりパルスが２つ到来するまでの期間を経過した後に、出力トランジスタ２への充電を開始する。

遅延時間は、クロック信号ＣＬＫの周波数を変えたり、Ｄフリップフロップの数を増減することにより調整可能である。このように、簡単な回路構成で第２期間Ｔｐ２だけでなく第１期間Ｔｐ１を高精度に設定することができる。

なお、下側ゲート駆動回路５Ｆにおける第１期間設定回路９Ｆを第２実施形態（図９）の第１期間設定回路９と置換した構成も採用可能である。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。

本発明のゲート駆動回路は、リカバリー電流を低減させつつ、出力ＭＯＳトランジスタのスイッチング応答性を高くするために有用である。

１ 上側出力ＭＯＳトランジスタ
２ 下側出力ＭＯＳトランジスタ（出力トランジスタ）
３ 負荷
４ 上側ゲート駆動回路
５ 下側ゲート駆動回路
５Ｂ，５Ｃ，５Ｄ，５Ｅ，５Ｆ 下側ゲート駆動回路
６，６Ｄ 第１チャージ回路
７，７Ｂ 第２チャージ回路
８，８Ｃ，８Ｄ，８Ｅ 第３チャージ回路
９，９Ｆ 第１期間設定回路
１０，１０Ｃ，１０Ｅ 第２期間設定回路
１１ 放電回路
１２，９３ インバータ
１３ 第５スイッチ
１４，１５，９７ Ｄフリップフロップ
１６ ＮＡＮＤ回路
１７ 出力電圧検出回路
１８ 比較器
６１ 第１スイッチ
６２ 第２スイッチ
６３，７６，９８ ＡＮＤ回路
７１ 第３スイッチ
７２ 電流源回路
７３ 一次側ＭＯＳトランジスタ
７４，９６，９６Ｂ 電流源
７５ 二次側ＭＯＳトランジスタ
８１ 第４スイッチ
８２ 第６スイッチ
９０ ゲート電圧検出回路
９１ 第１ＭＯＳトランジスタ
９２，９５ 抵抗
９４，９４Ｂ オフセット回路

Claims (7)

1. 制御信号に基づいて負荷へ電力を供給するための出力ＭＯＳトランジスタのゲート駆動回路であって、
   前記制御信号の信号レベルが所定の第１レベルから当該第１レベルとは異なる第２レベルへ遷移する第１遷移を契機として前記出力ＭＯＳトランジスタのゲートへ充電を開始し、所定の第１期間経過後に当該充電を終了する第１チャージ回路と、
   前記制御信号の前記第１遷移または前記第１期間の経過を契機として前記出力ＭＯＳトランジスタのゲートへの充電を開始し、前記制御信号の信号レベルが前記第２レベルから前記第１レベルへ遷移する第２遷移を契機として当該充電を終了する第２チャージ回路と、
   前記制御信号の前記第１遷移から前記第１期間より長い所定の第２期間経過後に前記出力ＭＯＳトランジスタのゲートへ充電を開始し、前記制御信号の前記第２遷移を契機として当該充電を終了する第３チャージ回路とを備え、
   前記第２チャージ回路の単位時間あたりの充電量は、前記第１チャージ回路および前記第３チャージ回路の単位時間あたりの充電量より少ない、ゲート駆動回路。
2. 前記出力ＭＯＳトランジスタのゲート電圧を検出するゲート電圧検出回路を備え、
   前記第１期間は、前記出力ＭＯＳトランジスタのゲート電圧に基づいて設定されるよう構成されている、請求項１に記載のゲート駆動回路。
3. 前記ゲート電圧検出回路は、前記出力ＭＯＳトランジスタのゲート電圧に所定のオフセット電圧が加算または減算された電圧がゲートに印加される第１ＭＯＳトランジスタを備え、
   前記第１期間は、前記制御信号の前記第１遷移が生じてから前記第１ＭＯＳトランジスタのゲート電圧の信号レベルが所定の第１レベルから当該第１レベルとは異なる第２レベルへ遷移するまでの間の期間に設定されるよう構成されている、請求項２に記載のゲート駆動回路。
4. 前記第２期間を設定する第２期間設定回路を備え、
   前記第２期間設定回路は、前記制御信号の前記第１遷移を遅延させて出力する遅延回路要素を備えている、請求項１に記載のゲート駆動回路。
5. 前記負荷への出力電圧を検出する出力電圧検出回路を備え、
   前記第２期間は、前記出力電圧が所定の設定電圧に到達するまでの期間として設定されるよう構成されている、請求項１に記載のゲート駆動回路。
6. 前記第１チャージ回路は、前記第１期間経過後に前記第３チャージ回路として動作するよう構成されている、請求項１に記載のゲート駆動回路。
7. 前記第１期間を設定する第１期間設定回路を備え、
   前記第１期間設定回路は、前記制御信号の前記第１遷移を遅延させて出力する遅延回路要素を備えている、請求項１に記載のゲート駆動回路。
   
   

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