JP6087670B2 - パルス生成回路 - Google Patents

Description

本発明は、パルス信号を生成するパルス生成回路に係り、特に、ＰＷＭパルス信号を生成するパルス生成回路における耐ノイズ性の向上等を図ったものに関する。

この種の従来回路としては、例えば、図７に示されたような構成のものが良く知られている。
以下、この従来回路について、図７を参照しつつ説明する。
この従来のパルス生成回路は、三角波生成回路１００Ｃと、ＰＷＭ生成用比較回路２００Ｃとに大別されて構成されたものとなっている。
三角波生成回路１００Ｃは、２つの基準電圧源Ｖ１，Ｖ２と、基準電圧切換スイッチＳＷ１と、第１のコンパレータＣＰ１と、２つの定電流源Ｉ１，Ｉ２と、２つのトランジスタＭ１，Ｍ２とを主たる構成要素として構成されており、出力端子Ｐ１には、三角波タイミングコンデンサＣ１が接続されるものとなっている。なお、トランジスタＭ１には、ＰチャンネルＭＯＳ ＦＥＴが、トランジスタＭ２には、ＮチャンネルＭＯＳ ＦＥＴが、それぞれ用いられたものとなっている。
また、ＰＷＭ生成用比較回路２００Ｃは、第２のコンパレータＣＰ２を有して構成されたものとなっている。

次に、かかる構成における回路動作について、図８を参照しつつ概略的に説明する。
最初に、まず、三角波生成回路１００Ｃの動作について概略的に説明することとする。
三角波生成回路１００Ｃは、基準電圧切換スイッチＳＷ１が、基準電圧源Ｖ１側に切り替えられている場合、トランジスタＭ１がオン状態となる一方、トランジスタＭ２はオフ状態となり、三角波タイミングコンデンサＣ１は、定電流源Ｉ１により充電される。

そして、三角波タイミングコンデンサＣ１の充電が開始されると、出力端子Ｐ１の電圧が時間経過と共に線形に上昇し、やがて出力端子Ｐ１の電圧と基準電圧源Ｖ１の電圧が等しくなると、第１のコンパレータＣＰ１の出力が切り換わる（図８（Ａ）、図８（Ｂ）参照）。
ここで、図８（Ａ）は、出力端子Ｐ１における出力電圧の変化を、図８（Ｂ）は、ＰＷＭパルス出力端子Ｐ３におけるＰＷＭパルス信号の変化を、それぞれ表した波形図である。

第１のコンパレータＣＰ１の出力が切り換わると、トランジスタＭ１がオフ状態となる一方、トランジスタＭ２がオン状態となり、同時に、基準電圧切換スイッチＳＷ１が、基準電圧源Ｖ２側へ切り換わることとなる。その結果、三角波タイミングコンデンサＣ１は、定電流源Ｉ１による充電状態から定電流源Ｉ２による放電状態へ遷移し、出力端子Ｐ１の電圧は時間経過と共に線形に下降してゆく（図８（Ａ）参照）。

そして、出力端子Ｐ１の電圧が基準電圧源Ｖ２の電圧と等しくなると、第１のコンパレータＣＰ１の出力が再び切り換わり、トランジスタＭ１がオン状態になる一方、トランジスタＭ２がオフ状態となり、先に説明した最初の状態に戻ることとなる。
しかして、このような状態が繰り返される結果、出力端子Ｐ１には、三角波が発生する（図８（Ａ）参照）。

次に、ＰＷＭ生成用比較回路２００Ｃの動作について概括的に説明する。
ＰＷＭ生成用比較回路２００Ｃにおいては、上述のようにして発生した三角波が、第２のコンパレータＣＰ２の反転入力端子に印加される一方、第２のコンパレータＣＰ２の非反転入力端子に接続された電圧入力端子Ｐ２には、任意に設定された電圧が印加され、これらの２つの電圧の比較が行われる。
その結果、三角波と電圧入力端子Ｐ２の電圧の大小関係に応じたデューティー比を有するＰＷＭパルス信号が、ＰＷＭパルス出力端子Ｐ３に出力されることとなる（図８（Ｂ）参照）。

かかる回路においては、回路動作が理想的な状態にあれば、図８に示されたように、三角波と電圧入力端子Ｐ２の印加電圧に応じたＰＷＭパルス信号が発生し、電圧入力端子Ｐ２の印加電圧を変化させることによって、ＰＷＭパルス信号のデューティー比を所望する大きさに設定することができる。
このようなＰＷＭパルス信号を生成するパルス生成回路としては、例えば、ＬＥＤドライバの負荷駆動信号源として用いた例が、特許文献１等に開示されている。

特開２０１１−９２５３号公報（第５−８頁、図１−図５）

しかしながら、実際のパルス生成回路においては、出力端子Ｐ１における三角波の上限値・下限値付近において、周辺回路、例えば、スイッチング電源やスイッチングドライバ等であって、電圧・電流が急峻に変化し、近傍の回路にノイズを放出するような回路からのノイズ等の影響により三角波の形状が崩れ、理想的なＰＷＭパルスが生成されないという問題が発生することがある。
特に、三角波の上限値・下限値付近では、三角波タイミングコンデンサＣ１が充電から放電状態、又は、放電から充電状態へ切り換わるため、三角波タイミングコンデンサＣ１への充・放電電流が小さいか、又は、ゼロの状態（期間）が存在し、三角波の時間軸に対する電圧変動量（傾斜）が低下し、ノイズ（電圧・電流）の影響を受け易い。

例えば、図９には、三角波の上限値付近におけるノイズの影響による波形例が示されており、同図を参照しつつ、先の図７に示された従来回路におけるノイズの影響について説明すれば、三角波の上限値付近にノイズが重畳した状態にあって（図９（Ａ）参照）、電圧入力端子Ｐ２に印加された電圧との比較が行われると、ＰＷＭパルス出力端子Ｐ３から出力されるＰＷＭパルス信号は、波形割れ等の問題を含んだ信号となってしまう（図９（Ｂ）参照）。さらには、そのディーティーが、電圧入力端子Ｐ２の印加電圧に応じた本来の値と異なるものとなってしまい、所望の値が得られなくなるという問題も招く。
また、上述のように三角波にノイズが重畳すると、見かけ上の三角波の振幅が変動するため、三角波の周波数がシフト、変動するという問題も生ずる。

本発明は、上記実状に鑑みてなされたもので、ノイズの重畳による繰り返し周波数の変動や波形割れなどを確実に抑圧、低減し、信頼性のあるＰＷＭパルス信号を生成することのできるパルス生成回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るパルス生成回路は、
三角波用コンデンサに対して充放電を行う２つの定電流源と、前記２つの定電流源の前記三角波用コンデンサに対する接続を切り換える三角波回路用半導体素子と、前記三角波用コンデンサの端子電圧と基準電圧との比較に応じて前記三角波回路用半導体素子の動作を制御する第１のコンパレータとを具備し、前記三角波用コンデンサに三角波を生成可能に構成されてなる三角波生成回路と、前記三角波用コンデンサの充放電の切り換わり付近において、前記三角波にオフセット電圧を付加せしめるよう構成されてなるオフセット回路と、
前記オフセット回路の出力と所望の電圧とを比較し、その比較結果に応じてＰＷＭ信号を生成するＰＷＭ生成用比較回路とを具備してなるものである。
上記構成において、前記オフセット回路は、オフセット用定電流源と、オフセット用半導体素子と、オフセット用抵抗器とを有し、前記第１のコンパレータの出力に応じて前記オフセット用半導体素子を介して前記オフセット用定電流源と前記オフセット用抵抗器との接続を制御し、前記オフセット用定電流源による前記オフセット用抵抗器への通電により発生したオフセット電圧を、前記三角波用コンデンサの端子電圧に加減算可能に構成されてなるものが好適である。
さらに、前記オフセット回路は、前記三角波用コンデンサの端子電圧と前記三角波の中点電圧とを比較するオフセット用コンパレータと、オフセット用コンデンサと、オフセット用スイッチ素子とを有し、前記オフセット用コンパレータと前記第１のコンパレータの出力に応じて前記オフセット用スイッチ素子を介して前記オフセット用コンデンサの充放電を切り換え、時間と共に振幅が変化するオフセット電圧を、前記三角波用コンデンサの端子電圧に加減算可能に構成されてなるものも好適である。

本発明によれば、三角波の上限電圧、下限電圧近傍での時間軸に対する電圧変動量の大きな三角波を得ることができ、ＰＷＭ生成用比較回路における比較動作において、周辺回路等からのノイズの影響を受け難く、信頼性の高い、確実な回路動作を確保することができる。
特に、三角波生成回路において、オフセット回路の出力電圧と基準電圧との比較を行う構成を採ることにより、三角波の上限電圧及び下限電圧近傍で時間軸に対する電圧変動がより増加し、三角波生成回路のコンパレータの出力状態の切り換わり時に、いわゆるヒステリシスを設けたと等価な動作となるため、三角波生成回路の比較動作が、周辺回路等からのノイズの影響を受け難くなり、信頼性の高い、確実な回路動作を確保することができ、三角波の振幅や周波数の耐ノイズ性の向上を図ることができる。
さらに、オフセット回路におけるオフセット電圧の発生に、コンデンサの充放電を用いる構成を採ることで、三角波の上限電圧及び下限電圧近傍における時間軸に対する電圧変化がより大きなオフセット付三角波を得ることができ、ノイズ耐性を更に向上することができ、しかも、電圧変化の時定数を調整することで、オフセット付三角波の先端形状を調整でき、周辺回路等のノイズ環境に応じて最適なノイズ耐性を得ることができるという効果を奏するものである。

本発明の実施の形態におけるパルス生成回路の第１の実施例における回路図である。 図１に示されたパルス生成回路における主要部の信号波形を示す波形図で、図２（Ａ）は三角波生成回路の出力信号の波形を示す波形図、図２（Ｂ）はオフセット回路の出力信号の波形を示す波形図である。 本発明の実施の形態におけるパルス生成回路の第２の実施例における回路図である。 図３に示されたパルス生成回路における主要部の信号変化を示す波形図で、図４（Ａ）は三角波生成回路の出力信号の波形を示す波形図、図４（Ｂ）はオフセット回路の出力信号の波形を示す波形図である。 本発明の実施の形態におけるパルス生成回路の第３の実施例における回路図である。 図５に示されたパルス生成回路における主要部の信号の変化を示す信号図で、図６（Ａ）は三角波生成回路の出力信号の波形を示す波形図、図６（Ｂ）はオフセット付き三角波の波形を示す波形図、図６（Ｃ）は容量充放電切換スイッチの切り換え動作を示すタイミング図、図６（Ｄ）はオフセット用コンデンサの充放電状態を示す波形図、図６（Ｅ）はオフセット回路の出力信号の波形を示す波形図である。 従来のパルス生成回路の一回路構成例を示す回路図である。 図７に示された従来回路の主要部の信号波形を示す波形図で、図８（Ａ）は三角波生成回路の出力信号の波形を示す波形図、図８（Ｂ）はＰＷＭパルス生成用比較回路の出力信号の波形を示す波形図である。 従来回路においてノイズの影響がある場合の主要部の信号波形を示す波形図で、図９（Ａ）は三角波の上限値付近にノイズが重畳した場合の波形を示す波形図、図９（Ｂ）は図９（Ａ）に示された三角波に対して出力されるＰＷＭパルス信号を示す波形図である。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の実施例について、図１及び図２を参照しつつ説明する。
第１の実施例におけるパルス生成回路は、三角波生成回路１００と、ＰＷＭ生成用比較回路２００と、オフセット回路３００とに大別されて構成されたものとなっており、従来と基本的に同様の構成を有する三角波生成回路１００とＰＷＭ生成用比較回路２００との間に、オフセット回路３００が新たに設けられた構成となっている。

三角波生成回路１００は、第１及び第２の基準電圧源（図１においては、それぞれ「Ｖ１」、「Ｖ２」と表記）１５，１６と、基準電圧切換スイッチ（図１においては「ＳＷ１」と表記）４０と、第１のコンパレータ（図１においては「ＣＰ１」と表記）４と、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１及び第２の定電流源（図１においては、それぞれ「Ｉ１」、「Ｉ２」と表記）１１，１２を主たる構成要素として構成されたものとなっている。

かかる三角波生成回路１００は、基本的に従来回路同様の回路構成を有してなるものである。
以下、具体的に、回路構成について説明すれば、まず、第１のコンパレータ４には、第１の基準電圧源１５、又は、第２の基準電圧源１６のいずれか一方が、基準電圧切換スイッチ４０を介して択一的に接続されるようになっている。
すなわち、基準電圧切換スイッチ４０は、切換端子４０ｃと、第１端子４０ａと、第２端子４０ｂとを有し、例えば、半導体素子を用いてなるいわゆる電子スイッチである。かかる基準電圧切換スイッチ４０においては、第１のコンパレータ４の出力が論理値Ｌｏｗに相当するレベルにある場合、切換端子４０ｃが第１端子４０ａと接続状態とされる一方、第１のコンパレータ４の出力が論理値Ｈｉｇｈに相当するレベルにある場合、切換端子４０ｃは第２端子４０ｂと接続状態とされるようになっている。

切換端子４０ｃは、その一端が第１のコンパレータ４の反転入力端子に接続される一方、他端側が上述したように、第１端子４０ａ、又は、第２端子４０ｂと択一的に接続されるようになっている。
一方、第１端子４０ａは、第１の定電圧源１５の正極側に接続され、第１の定電圧源１５の負極側はグランドに接続されたものとなっている。
また、第２端子４０ｂは、第２の定電圧源１６の正極側に接続され、第２の定電圧源１６の負極側はグランドに接続されたものとなっている。

第１の定電圧源１５は、三角波生成回路１００から出力される三角波の上限電圧設定用であり、第２の定電圧源１６は、三角波生成回路１００から出力される三角波の下限電圧設定用である。そして、第１の定電圧源１５の出力電圧を便宜的に上限基準電圧Ｖ１、第２の定電圧源１６の出力電圧を便宜的に下限基準電圧Ｖ２とすると、Ｖ１＞Ｖ２に設定されている。

第１のトランジスタ（三角波回路用半導体素子）１は、本発明の実施の形態においては、ＰチャンネルＭＯＳ ＦＥＴが、第２のトランジスタ（三角波回路用半導体素子）２には、ＮチャンネルＭＯＳ ＦＥＴが、それぞれ用いられている。
第１及び第２のトランジスタ１，２のゲートは、相互に接続されると共に、第１のコンパレータ４の出力端子に接続されたものとなっている。

さらに、第１及び第２のトランジスタ１，２は、第１のトランジスタ１のドレインと第２のトランジスタ２のドレインが相互に接続されると共に、第１のコンパレータ４の非反転入力端子、三角波出力端子（図１においては「Ｐ１」と表記）５１、及び、後述するオフセット回路３００に接続されている。

一方、第１のトランジスタ１のソースには、第１の定電流源１１が接続され、この第１の定電流源１１は電源電圧が印加されるようになっている。
また、第２のトランジスタ２のソースとグランドとの間には、第２の定電流源１２が直列接続されて設けられている。
そして、三角波生成回路１００の外部において、三角波出力端子５１とグランドとの間には、三角波タイミングコンデンサ（図１においては「Ｃ１」と表記）２１が直列接続されて設けられたものとなっている。

次に、ＰＷＭ生成用比較回路２００は、第２のコンパレータ５を用いて構成されたものとなっている。
すなわち、第２のコンパレータ５の反転入力端子には、後述するオフセット回路３００の出力電圧が印加される一方、非反転入力端子には、アナログ電圧入力端子（図１においては「Ｐ２」と表記）５２を介して、所望するアナログ電圧が印加可能となっている。
そして、第２のコンパレータ５からは、ＰＷＭパルス出力端子（図１においては「Ｐ３」と表記）５３を介して、後述するようにＰＷＭパルス信号が出力可能となっている。

次に、オフセット回路３００は、第３のトランジスタ（図１においては「Ｍ３」と表記）３と、反転回路（図１においては「ＩＮＶ１」）７と、第３の定電流源（図１においては「Ｉ３」と表記）１３と、オフセット用抵抗器（図１においては「Ｒ１」と表記）２５を有し、後述するように、三角波生成回路１００から出力された三角波にオフセットが施されるよう構成されたものとなっている。

以下、具体的な回路構成について説明すれば、まず、第３のトランジスタ（オフセット用半導体素子）３には、ＰチャンネルＭＯＳ ＦＥＴが用いられており、そのゲートには、反転回路７の出力端子が接続され、この反転回路７の入力段は、三角波生成回路１００の第１のコンパレータ４の出力端子に接続されている。
また、第３のトランジスタ３のソースは、第３の定電流源（オフセット用定電流源）１３に接続されており、この第３の定電流源１３は電源電圧が印加されるようになっている。

一方、第３のトランジスタ３のドレインは、オフセット付三角波出力端子（図１においては「Ｐ４」と表記）５４を介して、ＰＷＭ生成用比較回路２００の第２のコンパレータ５の反転入力端子に接続されると共に、オフセット用抵抗器２５を介して三角波出力端子５１に接続されている。
かかるオフセット回路３００において発生されるオフセット電圧は、第３の定電流源１３とオフセット用抵抗器２５とにより後述するように設定されるものとなっている。

次に、上記構成における動作等について、図２に示された波形図を参照しつつ説明する。
まず、三角波生成回路１００の動作は、基本的に従来回路と同様であるので、概括的に説明し、以下、オフセット回路３００の動作を中心に説明することとする。
三角波生成回路１００は、基準電圧切換スイッチ４０が、第１の端子４０ａ側に切り替えられている場合、第１のトランジスタ１がオン状態となる一方、第２のトランジスタ２はオフ状態となり、三角波タイミングコンデンサ２１は、第１の定電流源１１により充電される。

そして、三角波タイミングコンデンサ２１の充電が開始されると、三角波出力端子５１の端子電圧が時間経過と共に線形に上昇し、やがて三角波出力端子５１の端子電圧が上限基準電圧Ｖ１と等しくなると、第１のコンパレータ４の出力状態が切り換わる。

第１のコンパレータ４の出力状態が切り換わると、第１のトランジスタ１がオフ状態となる一方、第２のトランジスタ２がオン状態となり、同時に、基準電圧切換スイッチ４０が、第２端子４０ｂ側へ切り換わることとなる。その結果、三角波タイミングコンデンサ２１は、第１の定電流源１１よる充電状態から第２の定電流源１２による放電状態へ遷移し、三角波出力端子５１の電圧は時間経過と共に線形に下降してゆく。

そして、三角波出力端子５１の端子電圧が下限基準電圧Ｖ２と等しくなると、第１のコンパレータ４の出力状態が再び切り換わり、第１のトランジスタ１がオン状態になる一方、第２のトランジスタ２がオフ状態となり、先に説明した最初の状態に戻ることとなる。
しかして、このような状態が繰り返される結果、三角波出力端子５１には、三角波が得られることとなる。

次に、オフセット回路３００におけるオフセット電圧は、その発生が、三角波生成回路１００の第１のコンパレータ４の出力信号により制御されるようになっている。すなわち、第１のコンパレータ４の出力が論理値Ｈｉｇｈに相当するレベルとなった場合、換言すれば、三角波タイミングコンデンサ（三角波用コンデンサ）２１が放電状態にある場合、第３のトランジスタ３がオン状態となり、第３の定電流源１３の電流がオフセット用抵抗器２５に流れることでオフセット電圧が発生することとなる。

オフセット用抵抗器２５の電圧降下により得られたオフセット電圧は、三角波出力端子５１における電圧に加減算されて、オフセット付三角波出力端子５４からオフセット付三角波が出力される。
ＰＷＭ生成用比較回路２００においては、上述のようにオフセット回路３００から出力されたオフセット付三角波と、アナログ電圧入力端子５２に任意に設定されたアナログ入力電圧との比較が行われ、その比較結果に応じてＰＷＭパルス信号がＰＷＭパルス出力端子５３から出力されるものとなっている。

次に、三角波生成回路１００から出力される三角波と、オフセット回路３００から出力されるオフセット付三角波の波形の違いについて、図２を参照しつつ、より具体的に説明する。
三角波生成回路１００から出力される三角波に対して、三角波タイミングコンデンサ２１が充電状態から放電状態へ切り換わる際にオフセット電圧（Ｉ３×Ｒ１）が加算される一方、三角波タイミングコンデンサ２１が放電状態から充電状態へ切り換わる際にはオフセット電圧（Ｉ３×Ｒ１）が減算されるようになっている。

その結果、図２（Ｂ）に示されたように、オフセット付三角波の上限基準電圧Ｖ１と下限基準電圧Ｖ２付近で時間軸に対して急峻な電圧変動を得ることができる。
ここで、Ｉ３は、便宜的に第３の定電流源１３の出力電流、Ｒ１は、オフセット用抵抗器２５の抵抗値とする。

かかる動作により、オフセット付三角波（図２（Ｂ）参照）は、元の三角波（図２（Ａ）参照）に比して、上限基準電圧Ｖ１、下限基準電圧Ｖ２付近のそれぞれで、時間軸に対する電圧変動量（換言すれば、時間軸に対する電圧変動を表す特性線の傾斜）が大きくなり、ＰＷＭ生成用比較回路２００におけるアナログ電圧入力端子５２へ印加されたアナログ入力電圧との比較動作において、周辺回路等からのノイズの影響を受け難くなり、第２のコンパレータ５における確実な比較動作が得られることとなる。特に、アナログ入力電圧が、三角波の上限値Ｖ１以上、又は、下限値（Ｖ２＋Ｉ３×Ｒ１）以下となる場合に、第２のコンパレータ５における比較動作のノイズに対する確実性、安定性が従来に比してより顕著なものとなる。

次に、第２の実施例について、図３及び図４を参照しつつ説明する。
なお、図１に示された第１の実施例の回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の実施例におけるパルス生成回路も、三角波生成回路１００と、ＰＷＭ生成用比較回路２００と、オフセット回路３００とに大別されて構成されたものである点は、第１の実施例におけるパルス生成回路と基本的に同様であるが、詳細を次述するよう、三角波生成回路１００の第１のコンパレータ４の非反転入力端子における比較電圧の設定が第１の実施例と異なるものである。

すなわち、三角波生成回路１００の第１のコンパレータ４の非反転入力端子は、オフセット回路３００の第３のトランジスタ３のドレイン、換言すれば、オフセット付三角波出力端子５４に接続されており、オフセット付三角波が第１のコンパレータ４の非反転入力端子に印加されて、比較動作がなされるよう構成されたものとなっている。

次に、かかる構成における動作について、図４を参照しつつ説明する。
三角波生成回路１００の第１のコンパレータ４においては、オフセット付三角波の振幅電圧が、三角波の上限基準電圧Ｖ１、又は、下限基準電圧Ｖ２となった際に、それぞれ出力信号の切り換えが生ずるため、結果的に、三角波出力端子５１の振幅は、上限値がＶ１、下限値が（Ｖ２−Ｉ３×Ｒ１）となる（図４（Ａ）、及び、図４（Ｂ）参照）。

このように、第２の実施例においては、第１のコンパレータ４の非反転入力端子に入力されるオフセット付三角波の上限電圧（Ｖ１＋Ｉ３×Ｒ１）及び下限電圧（Ｖ２−Ｉ３×Ｒ１）付近で、時間軸に対する電圧変動量が増加する。その結果、第１のコンパレータ４の出力の切り換わりの際にヒステリシスが設けられたと等価な動作となるため、上限基準電圧Ｖ１、下限基準電圧Ｖ２との比較動作において、周辺回路等からのノイズの影響を受け難くなり、第１のコンパレータ４における確実な比較動作が得られることとなる。

したがって、従来と異なり、三角波の振幅や周波数のノイズに対する安定性が向上されることとなる。
また、上述のように、オフセット付三角波の上限電圧（Ｖ１＋Ｉ３×Ｒ１）及び下限電圧（Ｖ２−Ｉ３×Ｒ１）付近での時間軸に対する電圧変動量が増加するため、第１の実施例同様、第２のコンパレータ５における比較動作のノイズに対する確実性、安定性が従来に比してより顕著なものとなる。

次に、第３の実施例について、図５及び図６を参照しつつ説明する。
なお、図１に示された第１の実施例の回路における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の実施例におけるパルス生成回路は、三角波生成回路１００Ａと、ＰＷＭ生成用比較回路２００と、オフセット回路３００Ａとに大別されて構成されてなるもので、特に、三角波生成回路１００Ａとオフセット回路３００Ａのそれぞれの回路構成が、第１の実施例とは異なるものとなっている（詳細は後述）。

以下、第１の実施例における回路構成と異なる点を中心に説明する。
最初に、三角波生成回路１００Ａは、２つの基準電圧Ｖ１，Ｖ２を、抵抗器ににおける電圧降下によって得るよう構成された点が、先の図１に示された三角波生成回路１００と異なるもので、他の回路構成は、基本的に三角波生成回路１００と同一である。

すなわち、三角波生成回路１００Ａにおいては、第１及び第２の定電圧源１５，１６（図１参照）に代えて、第１乃至第４の基準電圧発生用分圧抵抗器（図５においては、それぞれ「ＲＤ１」、「ＲＤ２」、「ＲＤ３」、「ＲＤ４」と表記）３１〜３４が用いられ、上限基準電圧Ｖ１、下限基準電圧Ｖ２が得られるよう構成されたものとなっている。
具体的には、まず、図示されない電源とグランドとの間に、電源側から第１乃至第４の基準電圧発生用分圧抵抗器３１〜３４が直列接続されて設けられている。

そして、基準電圧切換スイッチ４０の第１端子４０ａが、第１の基準電圧発生用分圧抵抗器３１と第２の基準電圧発生用分圧抵抗器３２の相互の接続点に接続されている。
また、基準電圧切換スイッチ４０の第２端子４０ｂが、第３の基準電圧発生用分圧抵抗器３３と第４の基準電圧発生用分圧抵抗器３４の相互の接続点に接続されている。

なお、切換端子４０ｃは、その一端が第１のコンパレータ４の反転入力端子に接続される一方、他端側が、第１のコンパレータ４の出力に応じて第１端子４０ａ、又は、第２端子４０ｂと択一的に接続されるようになっている点は、先の図１に示された第１の実施例と同様である。
また、第２の基準電圧発生用分圧抵抗器３２と第３の基準電圧発生用分圧抵抗器３３の相互の接続点は、後述するオフセット回路３００Ａに接続されている。

さらに、この三角波生成回路１００Ａにおいては、第１のコンパレータ４の非反転入力端子が、後述するオフセット回路３００Ａに接続されている点が、図１に示された三角波生成回路１００と異なるものとなっている。
なお、先に述べたように第１のコンパレータ４の出力端子より後段部分は、図１に示された回路構成と同一であるので、ここでの再度の詳細な説明は省略することとする。

次に、オフセット回路３００Ａについて説明する。
このオフセット回路３００Ａは、第３のコンパレータ（図５においては「ＣＰ３」と表記）６と、排他的論理和回路（図５においては「ＥＸ１」と表記）８と、第１及び第２のオフセット発生抵抗器（図５においては、それぞれ「ＲＯ１」、「ＲＯ２」と表記）２６，２７と、オフセット用コンデンサ（図５においては「Ｃ２」と表記）２２と、容量充放電切換スイッチ（図５においては「ＳＷ２」と表記）４１とを有して構成されたものとなっている。

以下、具体的にオフセット回路３００Ａの回路構成を説明する。
まず、第３のコンパレータ（オフセット用コンパレータ）６の反転入力端子には、先の三角波生成回路１００Ａの第２の基準電圧発生用分圧抵抗器３２と第３の基準電圧発生用分圧抵抗器３３の相互の接続点が接続されており、上限基準電圧Ｖ１と下限基準電圧Ｖ２の和の１／２の電圧（Ｖ１＋Ｖ２）／２が印加されるようになっている。

また、第３のコンパレータ６の非反転入力端子は三角波出力端子５１を介して三角波タイミングコンデンサ２１に接続されるようになっている。
一方、第３のコンパレータ６の出力端子は、排他的論理和回路８の一方の入力端子に接続され、この排他的論理和回路８の他方の入力端子は、三角波生成回路１００Ａの第１のコンパレータ４の出力端子に接続されたものとなっている。

そして、排他的論理和回路８の出力端子は、容量充放電切換スイッチ（オフセット用スイッチ素子）４１の開閉成を制御する制御信号として用いられるようになっている。
すなわち、容量充放電切換スイッチ４１は、基準電圧切換スイッチ４０同様、半導体素子等により構成されてなる良く知られたいわゆる電子スイッチである。かかる容量充放電切換スイッチ４１は、切換端子４１ｃと、第１端子４１ａと、第２端子４１ｂを有し、外部からの制御により切換端子４１ｃが、第１端子４１ａと第２端子４１ｂのいずれか一方と択一的に接続されるようになっている。

この実施例においては、排他的論理和回路８の出力が論理値Ｌｏｗに相当するレベルにある場合、切換端子４１ｃは第２端子４１ｂと接続状態とされる一方、排他的論理和回路８の出力が論理値Ｈｉｇｈに相当するレベルにある場合、切換端子４１ｃは第１端子４１ａと接続状態とされるものとなっている。
この容量充放電切換スイッチ４１の切換端子４１ｃとグランドとの間には、オフセット用コンデンサ２２が接続される一方、第１端子４１ａは、三角波生成回路１００Ａの第１及び第２のトランジスタ１，２の相互の接続点と共に、第１のオフセット付三角波出力端子５５に接続されている。

また、容量充放電切換スイッチ４１の第２端子４１ｂは、第１１のコンパレータ４の非反転入力端子と共に、第２のオフセット発生用抵抗器２７を介して三角波出力端子５１に接続されると同時に、第２のオフセット付三角波出力端子５６に接続されている。この第２のオフセット付三角波出力端子５６は、ＰＷＭ生成用比較回路２００を構成する第２のコンパレータ５の反転入力端子に接続されたものとなっている。
そして、第１のオフセット付三角波出力端子５５と三角波出力端子５１との間には、第１のオフセット発生抵抗器２６が直列接続されて設けられている。

次に、かかる構成における動作について、図６を参照しつつ説明する。
まず、三角波生成回路１００Ａにおいては、第１乃至第４の基準電圧発生用分圧抵抗器３１〜３４によって、三角波の振幅（Ｖ１，Ｖ２）、及び、オフセット回路３００Ａの動作タイミングを定めるための基準電圧（Ｖ１＋Ｖ２）／２を生成している点を除けば、基本的な回路動作は、図１に示された第１の実施例における三角波生成回路１００と同様である。

次に、オフセット回路３００Ａにおいては、容量充放電切換スイッチ４１により、オフセット用コンデンサ２２の充放電動作が切り換えられるようになっており、切換端子４１ｃが第１端子４１ａと接続された状態にある場合には、オフセット用コンデンサ２２は充電状態とされる一方、切換端子４１ｃが第２端子４１ｂと接続された状態にある場合には、オフセット用コンデンサ２２は放電状態とされるようになっている。このオフセット用コンデンサ２２の充電電圧は、後述するように三角波タイミングコンデンサ２１の充放電に応じた電圧変化を生ずるものとなっている。

すなわち、三角波タイミングコンデンサ２１が充電状態にある場合、三角波出力端子５１における電圧に、第１のオフセット発生抵抗器２６で発生されたオフセット電圧（Ｉ１×ＲＯ１）が加算された電圧が、オフセット用コンデンサ２２の充電電圧となる（図６（Ｂ）及び図６（Ｄ）参照）。一方、三角波タイミングコンデンサ２１が放電状態にある場合、三角波出力端子５１における電圧から、第１のオフセット発生抵抗器２６で発生されたオフセット電圧（Ｉ２×ＲＯ１）が減算された電圧が、オフセット用コンデンサ２２の充電電圧となる（図６（Ｂ）及び図６（Ｄ）参照）。
なお、ここで、Ｉ１は便宜的に第１の定電流源１１の出力電流を、Ｉ２は便宜的に第２の定電流源１２の出力電流を、ＲＯ１は便宜的に第１のオフセット発生抵抗器２６の抵抗値を、それぞれ表すこととする。

一方、切換端子４１ｃが第２端子４１ｂと接続された状態とされ、オフセット用コンデンサ２２が放電状態とされた場合、オフセット用コンデンサ２２は、その容量の大きさと第２のオフセット発生抵抗器２７の抵抗値で定まる時定数で三角波出力端子５１の電圧（図６（Ａ）参照）に向かって収束しながら放電が行われることとなる。換言すれば、オフセット用コンデンサ２２は、上述の放電により、三角波出力端子５１の電圧に充電されることとなり、この間、三角波出力端子５１の電圧には、時定数Ｃ２×ＲＯ２を有する放電電圧が加算され、第２のオフセット付三角波出力端子５４に出力されることとなる（図６（Ｅ）参照）。

オフセット発生回路３００Ａにおけるオフセット用コンデンサ２２の充放電の切り換えは、第３のコンパレータ６と排他的論理和回路８により三角波に同期したタイミングで行われる。すなわち、第３のコンパレータ６は、三角波出力端子５１の電圧と三角波の中点電圧（Ｖ１＋Ｖ２）／２の比較を行い、その比較結果に応じて出力が切り換えられるようになっている。
また、第３のコンパレータ６と第１のコンパレータ４の出力は、排他的論理和回路８に入力されることで、三角波の一周期中の中間時点から三角波タイミングコンデンサ２１が、充電又は放電に切り換わるタイミングまでの間は、排他的論理和回路８の出力は論理値Ｈｉｇｈに相当するレベルとなり、容量充放電切換スイッチ４１の切換端子４１ｃが第１端子４１ａに接続せしめられるため、オフセットコンデンサ２２は充電状態となる。

一方、三角波タイミングコンデンサ２１が充電又は放電開始後から三角波の一周期中の中間時点までの間は、排他的論理和回路８の出力は論理値Ｌｏｗに相当するレベルとなり、容量充放電切換スイッチ４１の切換端子４１ｃが第２端子４１ｂに接続せしめられ、オフセットコンデンサ２２は放電状態となる。
ここで、三角波タイミングコンデンサ２１の容量値Ｃ１がオフセット用コンデンサ２２の容量値Ｃ２に比して非常に大（Ｃ１》Ｃ２）であれば、三角波タイミングコンデンサ２１とオフセット用コンデンサ２２の両者は、それぞれの充放電動作に互いに影響を及ぼし合うことはない。

すなわち、Ｃ１》Ｃ２の関係が成立している場合には、容量充放電切換スイッチ４１の切換端子４１ｃが第１端子４１ａに切り替わった際のオフセット用コンデンサ２２の充電動作は即座に完了し、三角波タイミングコンデンサ２１の充放電動作に影響を及ぼすことはない。この場合、第１及び第２の定電流源１１，１２の電流の極一部がオフセット用コンデンサ２２の充電電流となる。また、容量充放電切換スイッチ４１の切換端子４１ｃが第２端子４１ｂに切り替わった際のオフセット用コンデンサ２２の放電動作は、Ｃ２×ＲＯ２の放電時定数を伴いながら三角波出力端子５１の電圧に収束し、この場合においても、三角波タイミングコンデンサ２１の充電動作に影響を及ぼすことはない。この場合、オフセット用コンデンサ２２の放電電流の極一部が三角波タイミングコンデンサ２１の充電電流となる。

上述のような動作によって、第２のオフセット付三角波出力端子５４におけるオフセット付三角波（図６（Ｅ）参照）は、三角波出力端子５１における元の三角波に比して、上限電圧（Ｖ１＋Ｉ１×ＲＯ１）付近、下限電圧（Ｖ２−Ｉ２×ＲＯ１）付近のそれぞれにおいて、時間軸に対する電圧変動量（換言すれば、時間軸に対する電圧変動を表す特性線の傾斜）が大きくなり（図６（Ｅ）参照）、ＰＷＭ生成用比較回路２００におけるアナログ入力電圧との比較動作において、周辺回路等からのノイズの影響を受け難くなり、第２のコンパレータ５における確実な比較動作が得られることとなる。

この第３の実施例の場合、先の第１の実施例、第２の実施例に比して、時間軸に対する電圧変化がより大きなオフセット付三角波となるため、第１及び第２の実施例に比してよりノイズ耐性が高い回路となる。
また、この第３の実施例の場合、電圧変化量の時定数を定めるオフセット用コンデンサ２２の放電カーブを、オフセット用コンデンサ２２の容量値や第２のオフセット発生抵抗器２７の抵抗値を適宜選択することで任意のカーブに容易に調整できる。すなわち、換言すれば、オフセット用コンデンサ２２の容量値や第２のオフセット発生抵抗器２７の抵抗値を適宜選択することで、オフセット電圧を、三角波タイミングコンデンサ２１が充電状態から放電状態、又は、放電状態から充電状態に切り換わった時点から所望する時点までに設定可能可能となっている。これにより、この第３の実施例においては、周辺回路によるノイズ環境に応じて回路動作を最適な設定とできるものとなっている。

より高いノイズ耐性が所望されるＰＷＭパルス信号生成用のパルス生成回路に適用できる。

１００…三角波生成回路
２００…ＰＷＭ生成用比較回路
３００…オフセット回路
４…第１のコンパレータ
５…第２のコンパレータ
６…第３のコンパレータ
２１…三角波タイミングコンデンサ
２２…オフセット用コンデンサ
４０…基準電圧切換スイッチ
４１…容量充放電切換スイッチ

Claims (3)

1. 三角波用コンデンサに対して充放電を行う２つの定電流源と、前記２つの定電流源の前記三角波用コンデンサに対する接続を切り換える三角波回路用半導体素子と、前記三角波用コンデンサの端子電圧と基準電圧との比較に応じて前記三角波回路用半導体素子の動作を制御する第１のコンパレータとを具備し、前記三角波用コンデンサに三角波を生成可能に構成されてなる三角波生成回路と、前記三角波用コンデンサの充放電の切り換わり付近において、前記三角波にオフセット電圧を付加せしめるよう構成されてなるオフセット回路と、
   前記オフセット回路の出力と所望の電圧とを比較し、その比較結果に応じてＰＷＭ信号を生成するＰＷＭ生成用比較回路とを具備してなることを特徴とするパルス生成回路。
2. 前記オフセット回路は、オフセット用定電流源と、オフセット用半導体素子と、オフセット用抵抗器とを有し、前記第１のコンパレータの出力に応じて前記オフセット用半導体素子を介して前記オフセット用定電流源と前記オフセット用抵抗器との接続を制御し、前記オフセット用定電流源による前記オフセット用抵抗器への通電により発生したオフセット電圧を、前記三角波用コンデンサの端子電圧に加減算可能に構成されてなることを特徴とする請求項１記載のパルス生成回路。
3. 前記オフセット回路は、前記三角波用コンデンサの端子電圧と前記三角波の中点電圧とを比較するオフセット用コンパレータと、オフセット用コンデンサと、オフセット用スイッチ素子とを有し、前記オフセット用コンパレータと前記第１のコンパレータの出力に応じて前記オフセット用スイッチ素子を介して前記オフセット用コンデンサの充放電を切り換え、時間と共に振幅が変化するオフセット電圧を、前記三角波用コンデンサの端子電圧に加減算可能に構成されてなることを特徴とする請求項１記載のパルス生成回路。

Images