JP4171784B2

JP4171784B2 - 位相補償回路及びこれを有する電源回路

Info

Publication number: JP4171784B2
Application number: JP2005256623A
Authority: JP
Inventors: 弘児市場; 剛志仲
Original assignee: Torex Semiconductor Ltd
Current assignee: Torex Semiconductor Ltd
Priority date: 2004-09-09
Filing date: 2005-09-05
Publication date: 2008-10-29
Anticipated expiration: 2025-09-05
Also published as: US20070174017A1; JP2006109421A; US7518428B2

Description

本発明は位相補償回路及びこれを有する電源回路に関し、特にDC/DCコンバータ等、エラーアンプを用いた帰還系に対して位相補償を行う電源回路に適用して有用なものである。

図８は代表的な電源回路の一つである降圧DC/DCコンバータの全体を示すブロック線図である。同図に示すように、エラーアンプ１は、予め定めた電圧値を表す基準信号VREFとフィードバック信号FBとを比較して両者の偏差を表す誤差信号S1を送出する。ここで、フィードバック信号FBは出力電圧VOUTをフィードバック抵抗Rf1、Rf2で分割して得る。

比較器２は、三角波を発生する回路３の出力信号S2と、前記誤差信号S1とを比較して当該DC/DCコンバータの出力電圧VOUTのデューティー、すなわち出力電圧値を決めるデューティー信号S3を送出する。このデューティー信号S3は出力バッファ回路６を介してＰチャンネルＭＯＳトランジスタP1及びＮチャンネルＭＯＳトランジスタN1のオン／オフ時間を制御する。この制御により入力電圧VINに基づく出力電圧VOUTの値が規定される。リアクタンスL0及びコンデンサC0は出力電圧VOUTの平滑用として機能する。

このように、エラーアンプ１を用いた帰還系においては、通常、位相補償を行なうための位相補償回路７を有している。

従来技術に係る位相補償回路７の具体的な構成例を図９に示す。同図に示すように、本例では直列に接続した抵抗R1とコンデンサＣからなり、エラーアンプ１の出力側に接続してある。図１０はこの場合のボード線図である。

DC/DCコンバータの場合、発振を防止するため、図９に示す回路のゲインAzの管理が非常に重要になる。すなわち、位相補償回路７のコンデンサＣ及び抵抗R1により、図１０に示すように、位相補償のためのゼロ点(位相が45deg戻る点で、この周波数をゼロ点周波数fz(図１０の場合は５KHz近傍)とする)を作って位相を戻しているが、通常数百Ｈｚ〜数百ｋＨｚの帯域では平滑用のリアクタンスL0及びコンデンサC0に基づく位相の遅れが発生するので、この帯域でゲインAzが大きいと発振し易くなり動作の不安定を招く。一方、ゲインAzがあまり小さくなると応答特性が悪化する。したがって、ゲインAzの周波数特性、特に前記帯域における周波数特性を所定の範囲に精度よく管理することが肝要になる。

ここで、ゲインAzは以下のように計算できる。

Az＝gm1×R1 ・・・（１）
ここで、gm1はエラーアンプ１のトランスコンダクタンス、R1は抵抗
R1の抵抗値である。

トランスコンダクタンスgm1の値については、大きいほうがエラーアンプ１のトータルゲインが上がることになり、出力電圧精度や負荷安定度等が良好なものとなる。

一方、ゲインAzをある値(ex.14dB)に管理した状態でトランスコンダクタンスgm1を大きくした場合、抵抗値R1は式（１）より当然小さくなる。

また、上記コンデンサＣ及び抵抗R1により、ある周波数に対して位相補償のためのゼロ点を作っている。この周波数(位相が45deg戻る点)をfzとするとゼロ点周波数fzは以下のように計算できる。

fz＝1/(2×π×Ｃ×R1) ・・・（２）

よってトランスコンダクタンスgm1の値を大きくして抵抗R1を小さくした場合、ある固定点にゼロ点周波数fzを作るためにはコンデンサＣを大きくせざるを得ない。ここでコンデンサＣをシリコン基板上にレイアウトする場合の面積問題、すなわちコンデンサＣのＩＣチップ上での占有面積が大きくなるという問題が発生する。

位相補償用のコンデンサの占有面積を低減する技術を開示した文献としてＵＳＰ５３８２９１８号公報がある。これを図１１に示す。同図に示すように、位相補償回路０１は、gmAmpであるエラーアンプ０２の出力端子０３側に接続してあり、ゼロ点を作ることにより位相余裕を大きくしたものである。この位相補償回路０１は基本的に抵抗０４とコンデンサ０５とを直列に接続して構成するものであるが、前記コンデンサ０５の機能をオペアンプ０６で代替することにより、このコンデンサ０５を除去し、これを用いた場合よりも位相補償回路０１の占有面積を縮小している。

また、静電容量の容量値をAC的に変換して用いるということはGIC(General Impedance Converter)回路という技術の一環としてすでに存在している(例えば、トランジスタ技術 SPECIAL No.44、特集フィルタの設計ｐ.100〜ｐ.103参照)。

したがって、本発明に関連する公知技術としては、次の特許文献を挙げることができる。

ＵＳＰ５３８２９１８号公報トランジスタ技術SPECIAL No.44、特集フィルタの設計ｐ.100〜ｐ.103

上述の如くDC/DCコンバータ等、エラーアンプを用いた帰還系に対して位相補償を行う際、使用するコンデンサＣの容量値は、実際のレイアウトを考慮すると決して小さいものではなく、場合によってはレイアウト面積の点からICの特性に制限をかける一因となっていた。

本発明は、かかる従来技術の問題点に鑑み、本来必要とされる容量よりも小さいコンデンサを用いて、その容量を必要とされる容量と同等に機能させ、コンデンサの占有面積を縮小するとともに、位相特性の制御性も良好にすることができ、さらにより大きな位相余裕を確保することもできる位相補償回路及びこれを有する電源回路を提供することを目的とする。

上記目的を達成する本発明の構成は、次の点を特徴とする。
１）エラーアンプの出力側に接続する位相補償回路であって、
直列に接続された第１の抵抗、第２の抵抗、コンデンサ及び前記第２の抵抗の両端の電圧を入力とし、出力端を前記第１の抵抗と第２の抵抗との接続点に接続したコンダクタンスアンプを有するとともに、前記エラーアンプのトランジスタと前記コンダクタンスアンプのトランジスタとのサイズ比、及び前記エラーアンプのバイアス電流を規定する抵抗と前記第１の抵抗との抵抗比で、前記エラーアンプと前記位相補償回路とを含む系のゲインを規定したこと。
２）上記１）に記載する位相補償回路において、
前記エラーアンプと前記位相補償回路とを含む系の位相余裕を増大させるよう前記位相補償回路のコンダクタンスアンプにコンデンサを組み合わせたこと。
３）出力電圧を表す信号をフィードバックして所定の基準値と比較し、両者の誤差に応じた信号を送出するエラーアンプを有し、このエラーアンプの出力信号に応じて出力電圧が所定の値になるように制御するようになっている電源回路において、
上記１又は２）に記載する位相補償回路を前記エラーアンプの位相補償用として有すること。

上述の如き本発明によれば、本来必要とする容量よりも小さい容量を増幅して使用できるので、位相補償回路のコンデンサの占有面積を縮小することができ、その分合理的な素子配置を行うことができる。この結果、前記位相補償回路を構成要素とする、例えばDC/DCコンバータ等の電源回路の小型化を実現し得る。

また、エラーアンプの周波数特性を制御性よく管理することができる。すなわち、エラーアンプのゲイン特性を、トランスコンダクタンスを精度よく管理することで、抵抗比やトランジスタサイズ比で決定することが可能となり、これによりプロセスバラツキに対しても安定した位相特性を実現できる。

さらに、上述の如き位相補償を実現する際、使用するコンダクタンスアンプに容量を組み合わせるだけで、より大きな位相余裕をもたせることができ、その分より安定した位相補償を行うことができる。

以下、本発明の実施の形態を図面に基づき詳細に説明する。なお、図９と同一部分には同一番号を付し、重複する説明は省略する。

図１に示すように、本形態に係る位相補償回路１７は、直列に接続した抵抗R1、R2、コンデンサＣと、抵抗R2の両端の電圧を入力とするコンダクタンスアンプ１８とを有しており、エラーアンプ１の出力側に接続してある。このように、エラーアンプ１とコンダクタンスアンプ１８とを組み合わせると、コンデンサＣが本来の値よりも大きな容量値を持っているかのようなＡＣ特性となる。この点についてさらに詳言する。

図９に示す従来技術に係る位相補償回路７及び図１に示す位相補償回路１７の位相特性を計算する。ただし、簡単のため、エラーアンプ１及びコンダクタンスアンプ１８についてのトランスコンダクタンスgm1,gm2は周波数に対して一定とする。

先ず、従来技術に係る位相補償回路７に関しては次の通りとなる。

次に、本形態に係る位相補償回路１７に関しては次の通りとなる。

また、本形態に係る回路に関するゲインAz及びゼロ点周波数fzは次の通りとなる。

上述の計算結果に基づきボード線図を描くと図１０及び図２の通りとなる。両図を参照すれば明らかな通り、ゼロ点周波数fzを5kHz近辺に有する位相特性においても、またゲインAz特性においても極めて類似した特性となっている。

一方、図９に示す位相補償回路７において抵抗R1＝1Mohm、コンデンサＣの容量＝30pFであるのに対し、位相補償回路１７においては抵抗R1＝1Mohm、抵抗R2＝5Mohm、コンデンサＣの容量＝3pFである。つまりコンデンサＣについては本形態の場合は、従来技術の場合の1/10となっている。

このように、本形態によれば、エラーアンプ１とコンダクタンスアンプ１８とを組み合わせることにより、コンデンサＣが本来の値よりも大きな容量値を持っているかのようなＡＣ特性となり、その分コンデンサＣの占有面積を低減することができる。この点をコンデンサＣの占有面積という点から考察すると次の通りとなる。

ＭＯＳトランジスタを使ってシリコン基板上に容量をレイアウトする場合の一例として図３をあげることができる。同図（ａ）はNMOSキャパシタンスの模式図、（ｂ）はその等価回路を示す図である。同図に示すGate酸化膜８の膜厚が、例えば６０nmであった場合、Gate酸化膜８が物性的にSiO₂である限り1μm□あたりの容量値は約０．５５ｆF/□となる。このGate酸化膜８を用いて従来技術の位相補償回路７における３０pFの静電容量をつくる場合、その面積は
30p [F] / 0.551 [F/μm²] ≒ 54545 [μm²]
となり約234μm□の面積が必要になる。

これに対し、３pFの静電容量の面積は、３０pFの1/10と考えて5455[μm²]となり、約７４μm□の面積となる。

２３４μm□の面積と７４μm□の面積とを実寸で比較すると図４に示す通りとなる。

３pFに対する３０pFの余剰面積にコンダクタンスアンプ１８を一つレイアウトすることは全く問題はない。コンダクタンスアンプ１８の占有面積は、通常であれば３pFに対する３０pFの余剰面積以下となるからである。したがって、本形態の如くコンダクタンスアンプ１８で容量増幅を行うことで顕著な素子配置上の面積的メリットを得ることができる。

次に、本実施の形態をさらに具体的な回路構成で実現した場合を実施例として説明する。

図５は本発明の実施例１を示す回路図である。本実施例ではコンダクタンスアンプ１８により容量をＡＣ的に増幅することができるので、前述の如くコンデンサＣの容量は小さくても、当該位相補償回路１７に本来必要とされる容量を確保することができる。

図６は本発明の実施例２を示す回路図である。同図に示すように、本実施例では、エラーアンプ１のバイアス回路１ａにおいてバイアス電流を規定する抵抗R0を設けている。

このことにより、コンダクタンスアンプ１８のトランスコンダクタンスgm2を精度良く管理することで、この場合のゲインAz特性を、前記抵抗R0と抵抗R1の比や、エラーアンプ１及びコンダクタンスアンプ１８を構成するトランジスタのサイズ比で決定することが可能になる。その理由は次の通りである。

この場合のゲインAzは、前記式(９)で与えられる。また、式(９)のトランスコンダクタンスgm1、gm2は次式(１１)、(１２)で与えられる。

式（１１）及び（１２）のK1、K2、K3、K4、K5は、図６に示す各トランジスタのトランジスタ定数である。

ここで、式（９）のゲインAzにトランスコンダクタンスgm1、gm2を代入して整理すれば、ゲインAzは次式(１３)で表すことができる。

上記式（１３）は、ゲインAzが抵抗R0と抵抗R1の比や、エラーアンプ１及びコンダクタンスアンプ１８を構成するトランジスタのサイズ比で決定することができることを示している。これは、本実施例によれば、プロセスバラツキに関係なく、この影響を実質的に除去して安定した位相特性を得ることができることを意味している。

図７は本発明の実施例３を示す回路図である。同図に示すように、本実施例では、この場合の位相余裕を増大させるようコンダクタンスアンプ１８にコンデンサC1、C2、C3を組み合わせたものである。

このことにより、平滑用のリアクタンスL0及びコンデンサC0に基づく位相の遅れが発生する帯域での位相余裕を大きくとることができる。ちなみに、５pFのコンデンサC1,C3を設けた場合、これを設けない場合に比べ、1MHz領域での位相余裕が５度程度改善された。この周波数領域はDC/DCコンバータの出力用平滑回路を構成するリアクタンスL0及びコンデンサC0により位相余裕がなくなる領域であるので、この部分の位相が戻ると当該DC/DCコンバータの安定動作に対して非常に有効な貢献をさせることができる。

本発明は帰還系を有するエラーアンプの位相補償を行う必要がある電源回路等の電子機器を製造する産業分野で利用することができる。

本発明の実施の形態に係る位相補償回路を示す回路図である。図１に示す位相補償回路を接続したエラーアンプの特性を示すボード線図である。ＭＯＳトランジスタを使ってシリコン基板上に容量をレイアウトする場合の一例を示す図で、（ａ）はNMOSキャパシタンスの模式図、（ｂ）はその等価回路を示す図である。上記実施の形態に係る位相補償回路のコンデンサの占有面積を従来技術との比較において示す説明図である。本発明の第１の実施例に係る位相補償回路の具体的な回路構成を示す回路図である。本発明の第２の実施例に係る位相補償回路の具体的な回路構成を示す回路図である。本発明の第３の実施例に係る位相補償回路の具体的な回路構成を示す回路図である。代表的な電源回路の一つである降圧DC/DCコンバータの全体を示すブロック線図である。従来技術に係る位相補償回路を示す回路図である。図９に示す位相補償回路を接続したエラーアンプの特性を示すボード線図である。従来技術に係る他の位相補償回路を示す回路図である。

符号の説明

１エラーアンプ
１７位相補償回路
１８コンダクタンスアンプ
R0、R1、R2 抵抗
Ｃコンデンサ

Claims

エラーアンプの出力側に接続する位相補償回路であって、
直列に接続された第１の抵抗、第２の抵抗、コンデンサ及び前記第２の抵抗の両端の電圧を入力とし、出力端を前記第１の抵抗と第２の抵抗との接続点に接続したコンダクタンスアンプを有するとともに、前記エラーアンプのトランジスタと前記コンダクタンスアンプのトランジスタとのサイズ比、及び前記エラーアンプのバイアス電流を規定する抵抗と前記第１の抵抗との抵抗比で、前記エラーアンプと前記位相補償回路とを含む系のゲインを規定したことを特徴とする位相補償回路。
請求項１に記載する位相補償回路において、
前記エラーアンプと前記位相補償回路とを含む系の位相余裕を増大させるよう前記位相補償回路のコンダクタンスアンプにコンデンサを組み合わせたことを特徴とする位相補償回路。
出力電圧を表す信号をフィードバックして所定の基準値と比較し、両者の誤差に応じた信号を送出するエラーアンプを有し、このエラーアンプの出力信号に応じて出力電圧が所定の値になるように制御するようになっている電源回路において、
上記請求項１又は請求項２に記載する位相補償回路を前記エラーアンプの位相補償用として有することを特徴とする電源回路。