JPH04248707A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH04248707A JPH04248707A JP3014505A JP1450591A JPH04248707A JP H04248707 A JPH04248707 A JP H04248707A JP 3014505 A JP3014505 A JP 3014505A JP 1450591 A JP1450591 A JP 1450591A JP H04248707 A JPH04248707 A JP H04248707A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current source
- operational amplifier
- output
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000001052 transient effect Effects 0.000 abstract description 9
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、さら
に詳しくは例えばアナログ集積回路に用いられる低消費
電流で高速の演算増幅器に関するものである。
に詳しくは例えばアナログ集積回路に用いられる低消費
電流で高速の演算増幅器に関するものである。
【０００２】
【従来の技術】図３に従来の演算増幅器を示す。トラン
ジスタＱ１ 及びトランジスタＱ２ は反転入力Ｖｉｎ
（−） 及び非反転入力Ｖｉｎ（＋） のＮＭＯＳトラ
ンジスタであり、ＰＭＯＳトランジスタＱ３ 及びＱ４
を介して電圧Ｖｄｄと接続している。トランジスタＱ
５ はトランジスタＱ１ 及びトランジスタＱ２ の電
流を制御する第１の電流源である。トランジスタＱ１
〜Ｑ５ により差動増幅部が形成される。トランジスタ
Ｑ６ のゲートはトランジスタＱ２ のドレインに接続
され、ドレインが本演算増幅器の出力となる。トランジ
スタＱ７ は第２の電流源であり、第１の電流源に入力
される電圧と同じ電圧がトランジスタＱ７に入力される
。バイアス回路７０はトランジスタＱ５ とトランジス
タＱ７ のゲートに電圧を供給する。すなわち、バイア
ス回路７０を流れる電流Ｉｂｉａｓに比例した電流が第
１及び第２の電流源に流れるように制御する。なお、ト
ランジスタＱ５ とトランジスタＱ７ のゲートを制御
するバイアス回路を個別に設け、各々制御してもよい。
ジスタＱ１ 及びトランジスタＱ２ は反転入力Ｖｉｎ
（−） 及び非反転入力Ｖｉｎ（＋） のＮＭＯＳトラ
ンジスタであり、ＰＭＯＳトランジスタＱ３ 及びＱ４
を介して電圧Ｖｄｄと接続している。トランジスタＱ
５ はトランジスタＱ１ 及びトランジスタＱ２ の電
流を制御する第１の電流源である。トランジスタＱ１
〜Ｑ５ により差動増幅部が形成される。トランジスタ
Ｑ６ のゲートはトランジスタＱ２ のドレインに接続
され、ドレインが本演算増幅器の出力となる。トランジ
スタＱ７ は第２の電流源であり、第１の電流源に入力
される電圧と同じ電圧がトランジスタＱ７に入力される
。バイアス回路７０はトランジスタＱ５ とトランジス
タＱ７ のゲートに電圧を供給する。すなわち、バイア
ス回路７０を流れる電流Ｉｂｉａｓに比例した電流が第
１及び第２の電流源に流れるように制御する。なお、ト
ランジスタＱ５ とトランジスタＱ７ のゲートを制御
するバイアス回路を個別に設け、各々制御してもよい。
【０００３】また、差動増幅部の出力と出力増幅部の間
に抵抗ＲＣ 、容量ＣＣ からなる位相補償回路が設け
られる。このような構成の演算増幅器の過渡応答特性は
定電流源として動作するトランジスタＱ５ とトランジ
スタＱ７ に流れる電流値で規定される。すなわち、こ
の電流値を大きくすると高速の演算増幅器とすることが
できる。
に抵抗ＲＣ 、容量ＣＣ からなる位相補償回路が設け
られる。このような構成の演算増幅器の過渡応答特性は
定電流源として動作するトランジスタＱ５ とトランジ
スタＱ７ に流れる電流値で規定される。すなわち、こ
の電流値を大きくすると高速の演算増幅器とすることが
できる。
【０００４】
【発明が解決しようとする課題】上記のような演算増幅
器では速い過渡応答特性を実現するために、トランジス
タＱ５ とトランジスタＱ７ に流れる電流値を増加さ
せることで達成していた。しかし、この場合消費電流が
増加してしまうという欠点を有していた。本発明は消費
電流を抑え、且つ過渡応答特性の高速な演算増幅器を提
供することを課題とする。
器では速い過渡応答特性を実現するために、トランジス
タＱ５ とトランジスタＱ７ に流れる電流値を増加さ
せることで達成していた。しかし、この場合消費電流が
増加してしまうという欠点を有していた。本発明は消費
電流を抑え、且つ過渡応答特性の高速な演算増幅器を提
供することを課題とする。
【０００５】
【課題を解決する為の手段】本発明は、第１の電流源と
入力トランジスタ対とを有する差動増幅部と、第１の導
電型のトランジスタによって構成される第２の電流源と
前記差動増幅部の出力信号を入力とする第２の導電型の
トランジスタとを有する出力増幅部とからなる演算増幅
器において、前記第１の電流源及び前記第２の電流源は
それぞれ第１のバイアス回路と第２のバイアス回路とに
より各々制御され、前記差動増幅部の出力端と前記第２
の電流源のトランジスタのゲート電極との間が容量によ
って結合されていることを特徴とするものである。
入力トランジスタ対とを有する差動増幅部と、第１の導
電型のトランジスタによって構成される第２の電流源と
前記差動増幅部の出力信号を入力とする第２の導電型の
トランジスタとを有する出力増幅部とからなる演算増幅
器において、前記第１の電流源及び前記第２の電流源は
それぞれ第１のバイアス回路と第２のバイアス回路とに
より各々制御され、前記差動増幅部の出力端と前記第２
の電流源のトランジスタのゲート電極との間が容量によ
って結合されていることを特徴とするものである。
【０００６】
【作用】上記のように構成すると、上記容量が高域通過
フィルタとして動作し、差動増幅部の出力信号の高周波
成分が第１の導電型のトランジスタのゲート電極に入力
され、このトランジスタの相互コンダクタンスを大きく
し、高周波におけるゲインを向上させ、速い過渡応答特
性を実現することができる。すなわち、高周波帯域では
差動増幅部の出力信号が第１の導電型の出力トランジス
タのゲート電極と第２の導電型のトランジスタのゲート
電極に入力され、プッシュプル構造となり、高周波にお
けるゲインを向上させる。従って、動作時の電流は若干
増加するものの定常時の消費電流値を変えないで高周波
の特性を向上することができる。
フィルタとして動作し、差動増幅部の出力信号の高周波
成分が第１の導電型のトランジスタのゲート電極に入力
され、このトランジスタの相互コンダクタンスを大きく
し、高周波におけるゲインを向上させ、速い過渡応答特
性を実現することができる。すなわち、高周波帯域では
差動増幅部の出力信号が第１の導電型の出力トランジス
タのゲート電極と第２の導電型のトランジスタのゲート
電極に入力され、プッシュプル構造となり、高周波にお
けるゲインを向上させる。従って、動作時の電流は若干
増加するものの定常時の消費電流値を変えないで高周波
の特性を向上することができる。
【０００７】
【実施例】以下図面に基づいて本発明の実施例を説明す
る。図１は本発明の演算増幅器の実施例を示す回路図で
ある。図１においてＱ１２、Ｑ１３はＮＭＯＳの入力ト
ランジスタであり、Ｑ１４、Ｑ１５はロード用のトラン
ジスタである。Ｑ１６、Ｑ１７は電流源として動作する
ＮＭＯＳのトランジスタであり、トランジスタＱ１２、
Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６で差動増幅部を構成し
ている。Ｑ１８はＰＭＯＳの出力トランジスタであり、
トランジスタＱ１７、Ｑ１８により出力増幅部を構成し
ている。コンデンサＣＣ 抵抗ＲＣ はそれぞれ位相補
償用である。１０は第１のバイアス回路であり、トラン
ジスタＱ１６のゲートに入力され、差動増幅部の電流を
制御する。２０は第２のバイアス回路であり、トランジ
スタＱ１７のゲートに入力され、出力増幅部を流れる電
流を制御する。バイアス回路１０、２０は同じ構成のも
のを用いることができる。
る。図１は本発明の演算増幅器の実施例を示す回路図で
ある。図１においてＱ１２、Ｑ１３はＮＭＯＳの入力ト
ランジスタであり、Ｑ１４、Ｑ１５はロード用のトラン
ジスタである。Ｑ１６、Ｑ１７は電流源として動作する
ＮＭＯＳのトランジスタであり、トランジスタＱ１２、
Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６で差動増幅部を構成し
ている。Ｑ１８はＰＭＯＳの出力トランジスタであり、
トランジスタＱ１７、Ｑ１８により出力増幅部を構成し
ている。コンデンサＣＣ 抵抗ＲＣ はそれぞれ位相補
償用である。１０は第１のバイアス回路であり、トラン
ジスタＱ１６のゲートに入力され、差動増幅部の電流を
制御する。２０は第２のバイアス回路であり、トランジ
スタＱ１７のゲートに入力され、出力増幅部を流れる電
流を制御する。バイアス回路１０、２０は同じ構成のも
のを用いることができる。
【０００８】ＮＭＯＳトランジスタＱ１７のゲートと差
動増幅部の出力端の間に容量ＣＡ が設けられ、ＮＭＯ
ＳトランジスタＱ１７のゲートには第２のバイアス回路
２０の制御電圧と差動増幅部の出力信号の高周波成分が
入力される。図２にバイアス回路の例を示す。バイアス
回路はトランジスタＱ９ 、Ｑ１０、Ｑ１１、抵抗Ｒで
構成され、ＭＯＳトランジスタＱ１０、Ｑ１１でカレン
トミラーを構成している。本発明に用いるバイアス回路
は図２に限ったものでなく様々な構成のものが使用でき
る。
動増幅部の出力端の間に容量ＣＡ が設けられ、ＮＭＯ
ＳトランジスタＱ１７のゲートには第２のバイアス回路
２０の制御電圧と差動増幅部の出力信号の高周波成分が
入力される。図２にバイアス回路の例を示す。バイアス
回路はトランジスタＱ９ 、Ｑ１０、Ｑ１１、抵抗Ｒで
構成され、ＭＯＳトランジスタＱ１０、Ｑ１１でカレン
トミラーを構成している。本発明に用いるバイアス回路
は図２に限ったものでなく様々な構成のものが使用でき
る。
【０００９】以上のような構成において、容量ＣＡ が
高域通過フィルタとして動作し、差動増幅部の出力信号
の高周波成分が第２の導電型のトランジスタのゲート電
極に入力され、このトランジスタの相互コンダクタンス
を大きくし、高周波におけるゲインを向上させ、速い過
渡応答特性を実現することができる。すなわち、高周波
帯域では差動増幅部の出力信号が第１の導電型の出力ト
ランジスタのゲート電極と第２の導電型のトランジスタ
のゲート電極に入力され、プッシュプル構造となり、高
周波におけるゲインを向上させる。従って、定常時の消
費電流値を変えないで高周波の特性を向上することがで
きる。
高域通過フィルタとして動作し、差動増幅部の出力信号
の高周波成分が第２の導電型のトランジスタのゲート電
極に入力され、このトランジスタの相互コンダクタンス
を大きくし、高周波におけるゲインを向上させ、速い過
渡応答特性を実現することができる。すなわち、高周波
帯域では差動増幅部の出力信号が第１の導電型の出力ト
ランジスタのゲート電極と第２の導電型のトランジスタ
のゲート電極に入力され、プッシュプル構造となり、高
周波におけるゲインを向上させる。従って、定常時の消
費電流値を変えないで高周波の特性を向上することがで
きる。
【００１０】なお、本発明において、バイアス回路を第
１及び第２に分割した理由は、単一のバイアス回路を用
い、さらに差動増幅部の出力端と第２の電流源のゲート
電極の間に容量ＣＡ を設けることによる差動増幅部の
第１の電流源へのフィードバックを防ぎ、出力増幅部の
みを制御するためである。また、容量ＣＡ は、差動増
幅部の出力信号のうち、高周波成分のみが第２の電流源
に入力されるようなものが用いられ、例えばバイアス回
路２０の出力インピーダンスが５０ｋΩ、演算増幅器の
帯域が４０ＭＨｚの場合、０．５ｐＦ〜１０ｐＦ程度の
容量が好ましく、あまり小さいとトランジスタＱ１７の
ゲート容量の影響により、ゲートに入力される電圧が減
少してしまい、効果が小さくなり、また大きいと容量Ｃ
Ａ と出力インピーダンスによる時定数が大きくなって
過渡応答特性が悪くなる。
１及び第２に分割した理由は、単一のバイアス回路を用
い、さらに差動増幅部の出力端と第２の電流源のゲート
電極の間に容量ＣＡ を設けることによる差動増幅部の
第１の電流源へのフィードバックを防ぎ、出力増幅部の
みを制御するためである。また、容量ＣＡ は、差動増
幅部の出力信号のうち、高周波成分のみが第２の電流源
に入力されるようなものが用いられ、例えばバイアス回
路２０の出力インピーダンスが５０ｋΩ、演算増幅器の
帯域が４０ＭＨｚの場合、０．５ｐＦ〜１０ｐＦ程度の
容量が好ましく、あまり小さいとトランジスタＱ１７の
ゲート容量の影響により、ゲートに入力される電圧が減
少してしまい、効果が小さくなり、また大きいと容量Ｃ
Ａ と出力インピーダンスによる時定数が大きくなって
過渡応答特性が悪くなる。
【００１１】さらに、本実施例は単純な構造のＡ級演算
増幅器において説明したが、その他の回路、例えばカス
コード型の演算増幅器においても同様の効果が得られる
。
増幅器において説明したが、その他の回路、例えばカス
コード型の演算増幅器においても同様の効果が得られる
。
【００１２】
【発明の効果】本発明によれば、高周波側のゲインを向
上し、速い過渡応答特性を実現することができ、かつ低
消費電流である演算増幅器を供給する事ができる。
上し、速い過渡応答特性を実現することができ、かつ低
消費電流である演算増幅器を供給する事ができる。
【図１】本発明の演算増幅器を示す図である。
【図２】本発明及び従来の演算増幅器に用いられるバイ
アス回路である。
アス回路である。
【図３】従来の演算増幅器を示す図である。
１ 差動増幅部
２ 出力増幅部
１０ 第１のバイアス回路
２０ 第２のバイアス回路
ＣＡ 容量
Claims (1)
- 【請求項１】第１の電流源と入力トランジスタ対とを有
する差動増幅部と、第１の導電型のトランジスタによっ
て構成される第２の電流源と前記差動増幅部の出力信号
を入力とする第２の導電型のトランジスタとを有する出
力増幅部とからなる演算増幅器において、前記第１の電
流源及び前記第２の電流源はそれぞれ第１のバイアス回
路と第２のバイアス回路とにより各々制御され、前記差
動増幅部の出力端と前記第２の電流源のトランジスタの
ゲート電極との間が容量によって結合されていることを
特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014505A JPH04248707A (ja) | 1991-02-05 | 1991-02-05 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014505A JPH04248707A (ja) | 1991-02-05 | 1991-02-05 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248707A true JPH04248707A (ja) | 1992-09-04 |
Family
ID=11862926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014505A Withdrawn JPH04248707A (ja) | 1991-02-05 | 1991-02-05 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04248707A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254419A (ja) * | 2005-02-08 | 2006-09-21 | Sony Corp | 差動増幅器、２段増幅器、及びアナログ／ディジタル変換器 |
| JP2007189522A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 演算増幅回路、駆動回路、電気光学装置及び電子機器 |
| CN100383691C (zh) * | 2003-10-17 | 2008-04-23 | 清华大学 | 低温度系数和低电源电压系数的参考电流源 |
| JP2008158491A (ja) * | 2006-11-30 | 2008-07-10 | Seiko Epson Corp | ソースドライバ、電気光学装置及び電子機器 |
| US7518428B2 (en) | 2004-09-09 | 2009-04-14 | Torex Semiconductor Ltd. | Phase compensation circuit and power circuit having same |
-
1991
- 1991-02-05 JP JP3014505A patent/JPH04248707A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100383691C (zh) * | 2003-10-17 | 2008-04-23 | 清华大学 | 低温度系数和低电源电压系数的参考电流源 |
| US7518428B2 (en) | 2004-09-09 | 2009-04-14 | Torex Semiconductor Ltd. | Phase compensation circuit and power circuit having same |
| JP2006254419A (ja) * | 2005-02-08 | 2006-09-21 | Sony Corp | 差動増幅器、２段増幅器、及びアナログ／ディジタル変換器 |
| JP2007189522A (ja) * | 2006-01-13 | 2007-07-26 | Seiko Epson Corp | 演算増幅回路、駆動回路、電気光学装置及び電子機器 |
| JP2008158491A (ja) * | 2006-11-30 | 2008-07-10 | Seiko Epson Corp | ソースドライバ、電気光学装置及び電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |