JPH0666609B2 - 集積回路 - Google Patents
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- JPH0666609B2 JPH0666609B2 JP63085492A JP8549288A JPH0666609B2 JP H0666609 B2 JPH0666609 B2 JP H0666609B2 JP 63085492 A JP63085492 A JP 63085492A JP 8549288 A JP8549288 A JP 8549288A JP H0666609 B2 JPH0666609 B2 JP H0666609B2
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/127—Structure or manufacture of heads, e.g. inductive
- G11B5/31—Structure or manufacture of heads, e.g. inductive using thin films
- G11B5/3109—Details
- G11B5/3116—Shaping of layers, poles or gaps for improving the form of the electrical signal transduced, e.g. for shielding, contour effect, equalizing, side flux fringing, cross talk reduction between heads or between heads and information tracks
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- Power Engineering (AREA)
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- Amplifiers (AREA)
- Steering Control In Accordance With Driving Conditions (AREA)
Description
【発明の詳細な説明】 本発明はアナログ集積半導体回路、より詳細には、アナ
ログ増幅器回路に関する。
ログ増幅器回路に関する。
平衡出力アナログ差動（あるいは“差”）増幅器回路
は、これにペアのアナログ入力信号が加えられ、そして
これから増幅されたペアの平衡アナログ出力信号が出力
されるような回路である。つまり、ペアの入力アナログ
電圧信号v1及びv2に応答して、この増幅器は平衡された
ペアの増幅された出力アナログ信号V1及びV2を生成す
る。この出力信号V1及びV2は実質的に規模が等しく極性
が反対の増幅された電圧である。つまり、（V1−V2）＝
Ｇ（v1−v2）であり、ここで、Ｇは増幅器の利得を表わ
し、又同時に、V1＋V2＝０、或はV1＝−V2である。つま
り、これら出力は入力信号v1及びv2の電圧の値に拘らず
平衡される。平衡出力のこの状況は増幅器によって共通
モード成分が排除された状況、つまり、任意の等しい２
つの入力v1及びv2（v1＝v2）に応答して、出力V1及びV2
が両方ともゼロに等しくなる、つまり、V1＝V2＝０とな
るような状況であることに注意する。
は、これにペアのアナログ入力信号が加えられ、そして
これから増幅されたペアの平衡アナログ出力信号が出力
されるような回路である。つまり、ペアの入力アナログ
電圧信号v1及びv2に応答して、この増幅器は平衡された
ペアの増幅された出力アナログ信号V1及びV2を生成す
る。この出力信号V1及びV2は実質的に規模が等しく極性
が反対の増幅された電圧である。つまり、（V1−V2）＝
Ｇ（v1−v2）であり、ここで、Ｇは増幅器の利得を表わ
し、又同時に、V1＋V2＝０、或はV1＝−V2である。つま
り、これら出力は入力信号v1及びv2の電圧の値に拘らず
平衡される。平衡出力のこの状況は増幅器によって共通
モード成分が排除された状況、つまり、任意の等しい２
つの入力v1及びv2（v1＝v2）に応答して、出力V1及びV2
が両方ともゼロに等しくなる、つまり、V1＝V2＝０とな
るような状況であることに注意する。
更に、平衡出力増幅器（V1＝−V2）は夫々入力v1及びv2
の任意の増分Dv1及びDv2に応答して、出力の対応する増
分DV1＋DV2が実質的に関係DV1＋DV2＝０或はDV1＝−DV2
を満たすことを確保することに注意する。つまり、その
ままであればDV1の規模（絶対値）をDV2の規模からずら
すような増幅器応答の非線形性が補償され、平衡出力増
幅器の場合にはDV1及びDV2の規模が常に実質的に等しく
される。換言すれば、平衡出力増幅器においては、共通
モード出力成分が、これが入力内の共通モードに起因し
ようが、又は例えば、増幅器応答の非線形性のような内
在の共通モードであろうが抑制される。
の任意の増分Dv1及びDv2に応答して、出力の対応する増
分DV1＋DV2が実質的に関係DV1＋DV2＝０或はDV1＝−DV2
を満たすことを確保することに注意する。つまり、その
ままであればDV1の規模（絶対値）をDV2の規模からずら
すような増幅器応答の非線形性が補償され、平衡出力増
幅器の場合にはDV1及びDV2の規模が常に実質的に等しく
される。換言すれば、平衡出力増幅器においては、共通
モード出力成分が、これが入力内の共通モードに起因し
ようが、又は例えば、増幅器応答の非線形性のような内
在の共通モードであろうが抑制される。
平衡出力差動増幅器は、この２つの平衡出力のために、
対称回路トポロジーとの関連で有利に使用できる。例え
ば、アナログ集積回路の分野においては、対称網が継続
した時間内及びスイッチド キャパシタのばらつきの両
方におけるパワー供給ノイズの排除及び集積回路フィル
タのダイナミック レンジの両方を向上するために用い
られているが、平衡出力差動増幅器はこのような集積回
路フィルタ内にこの中の信号を増幅する目的で有利に使
用できる。
対称回路トポロジーとの関連で有利に使用できる。例え
ば、アナログ集積回路の分野においては、対称網が継続
した時間内及びスイッチド キャパシタのばらつきの両
方におけるパワー供給ノイズの排除及び集積回路フィル
タのダイナミック レンジの両方を向上するために用い
られているが、平衡出力差動増幅器はこのような集積回
路フィルタ内にこの中の信号を増幅する目的で有利に使
用できる。
合衆国特許第3,786,362号は平衡出力アナログ差動増幅
器回路を開示するが、茲では出力内の共通モード成分の
共通モード検出器が帰還制御信号をペアの可変負荷に供
給し、これら負荷はこの増幅器回路の差動入力段内に接
続される。帰還信号は夫々の負荷インピーダンス、従っ
て、それらの対応する電圧降下を変化させ、共通モード
成分は抑制されるようになる。然し、この増幅器回路は
入力信号がその入力信号が加えられる（増幅器入力段内
の）トランジスタの両方をオフにするような値となった
とき帰還信号が出力内の共通モードを抑制する能力を失
うという問題を持つ。従って、増幅器回路が共通モード
を正しく抑制しようとするためにはこの入力信号を制限
せねばならない。
器回路を開示するが、茲では出力内の共通モード成分の
共通モード検出器が帰還制御信号をペアの可変負荷に供
給し、これら負荷はこの増幅器回路の差動入力段内に接
続される。帰還信号は夫々の負荷インピーダンス、従っ
て、それらの対応する電圧降下を変化させ、共通モード
成分は抑制されるようになる。然し、この増幅器回路は
入力信号がその入力信号が加えられる（増幅器入力段内
の）トランジスタの両方をオフにするような値となった
とき帰還信号が出力内の共通モードを抑制する能力を失
うという問題を持つ。従って、増幅器回路が共通モード
を正しく抑制しようとするためにはこの入力信号を制限
せねばならない。
平衡出力アナログ差動増幅器回路の上述の問題は負の帰
還制御信号を使用して、この増幅器の差入力段内のペア
の入力ブランチから等しい電流を引く様に動作するマッ
チされたペアの電流ステアリング デバイスにより電流
ステアリングを制御することによって解決できる。この
帰還信号はこの回路の出力段内の共通モード信号成分の
検出器によって供給され、これにより出力段の共通モー
ド成分は入力信号によって入力段内の両方のトンランジ
スタがオフにされたときでさえも減少される。
還制御信号を使用して、この増幅器の差入力段内のペア
の入力ブランチから等しい電流を引く様に動作するマッ
チされたペアの電流ステアリング デバイスにより電流
ステアリングを制御することによって解決できる。この
帰還信号はこの回路の出力段内の共通モード信号成分の
検出器によって供給され、これにより出力段の共通モー
ド成分は入力信号によって入力段内の両方のトンランジ
スタがオフにされたときでさえも減少される。
出力増幅器セクションは非ゼロ共通モード伝送特性、並
びに非ゼロ差モード伝送特性をもつ双入力双出力セクシ
ョンである。つまり、共通モード或は差モード入力の変
動に応答して、夫々共通モード或は差モード入力に大き
な変動が生成される。ここで用いられる用語“双入力双
出力増幅器セクション”は又２つの並列の単一入力単一
出力増幅器セクションの場合も含み、用語“セクショ
ン”は１つ或は複数の段を含む。更に、出力増幅器セク
ションの第１及び第２の入力ノードからこの第１及び第
２の出力端子への対応する信号経路は出力信号内のスプ
リアス位相シフトを避けるためにマッチされる（実質的
に同一にされる）。
びに非ゼロ差モード伝送特性をもつ双入力双出力セクシ
ョンである。つまり、共通モード或は差モード入力の変
動に応答して、夫々共通モード或は差モード入力に大き
な変動が生成される。ここで用いられる用語“双入力双
出力増幅器セクション”は又２つの並列の単一入力単一
出力増幅器セクションの場合も含み、用語“セクショ
ン”は１つ或は複数の段を含む。更に、出力増幅器セク
ションの第１及び第２の入力ノードからこの第１及び第
２の出力端子への対応する信号経路は出力信号内のスプ
リアス位相シフトを避けるためにマッチされる（実質的
に同一にされる）。
図面はユーティリティ手段Ｕ、例えば、アナログ フィ
ルタ回路或はフィルタ回路の一部によって使用するため
に、夫々出力端子101及び102の所に平衡出力信号V1及び
V2を生成するために入力信号v1及びv2の平衡増幅を行な
うための増幅器回路100を示す。増幅器回路100はユーテ
ィリティ手段Ｕと一体となって、典型的には、単一の半
導体チップ内に集積され、モノリシック半導体回路を形
成する。増幅器回路100の入力段は入力MOSトランジスタ
M1及びM2の差動ペア（differential pair）によって形
成されるペアのブランチを持つ。ペアの入力MOSトラン
ジスタM1及びM2は、両方とも、典型的には、ｎ−チャネ
ルMOS（Ｎ−MOS）エンハンスメント トランジスタであ
り、これらのゲート電極端子は夫々入力信号v1及びv2を
受信するために別個に接続され、ドレイン端子は夫々負
荷網20内の負荷L1及びL2に接続される。これらトランジ
スタのソース端子は一緒に共通ノード10に接続される
が、これに電流Ｉ′の定電流源30が接続される。これら
トランジスタM1及びM2のドレイン端子は又、夫々ノード
（ポイント）11及び12に別個に接続され、これによっ
て、入力信号v1及びv2に応答して、差電流11及び12が負
荷網20から夫々ノード11及び12に向って流れる。これら
電流の間の差（11−12）は入力信号v1とv2の電圧の間の
差（v1−v2）に依存する。トランジスタM1とM2は、負荷
L1とL2と一体となって、１つのみの段を持つ入力差増幅
器セクションを形成する。
ルタ回路或はフィルタ回路の一部によって使用するため
に、夫々出力端子101及び102の所に平衡出力信号V1及び
V2を生成するために入力信号v1及びv2の平衡増幅を行な
うための増幅器回路100を示す。増幅器回路100はユーテ
ィリティ手段Ｕと一体となって、典型的には、単一の半
導体チップ内に集積され、モノリシック半導体回路を形
成する。増幅器回路100の入力段は入力MOSトランジスタ
M1及びM2の差動ペア（differential pair）によって形
成されるペアのブランチを持つ。ペアの入力MOSトラン
ジスタM1及びM2は、両方とも、典型的には、ｎ−チャネ
ルMOS（Ｎ−MOS）エンハンスメント トランジスタであ
り、これらのゲート電極端子は夫々入力信号v1及びv2を
受信するために別個に接続され、ドレイン端子は夫々負
荷網20内の負荷L1及びL2に接続される。これらトランジ
スタのソース端子は一緒に共通ノード10に接続される
が、これに電流Ｉ′の定電流源30が接続される。これら
トランジスタM1及びM2のドレイン端子は又、夫々ノード
（ポイント）11及び12に別個に接続され、これによっ
て、入力信号v1及びv2に応答して、差電流11及び12が負
荷網20から夫々ノード11及び12に向って流れる。これら
電流の間の差（11−12）は入力信号v1とv2の電圧の間の
差（v1−v2）に依存する。トランジスタM1とM2は、負荷
L1とL2と一体となって、１つのみの段を持つ入力差増幅
器セクションを形成する。
ノード11及び12は、１つのみの段、典型的にはマッチさ
れた（実質的に同一の）反転演算増幅器セクション51及
び52の並列ペアをもつ双入力双出力増幅器出力セクショ
ンＡの入力端子に別個に接続される。演算増幅器セクシ
ョン51及び52は、夫々典型的には、通常、インバータに
よって形成される１つの段をもつ。増幅器セクション51
及び52がマッチされているため、これらを通じての信号
経路は等しい。この増幅器セクションＡは、夫々増幅器
回路100の出力端子101及び102の所にユーティリティ手
段Ｕによって使用するための出力v1及びv2を生成する。
共通モード信号検出器CMSDが帰還電圧制御信号ｆを生成
するために回路100の出力端子101及び102に接続され
る。典型的には、共通モード信号検出器CMSDが出力端子
101と102の間に一緒に直列に接続されたペアのマッチさ
れた（実質的に同一の）抵抗R1及びR2によって形成さ
れ、帰還信号ｆはこのマッチされた抵抗R1とR2の間の中
間に位置するCMSDの出力端子Ｆの所に生成される。
れた（実質的に同一の）反転演算増幅器セクション51及
び52の並列ペアをもつ双入力双出力増幅器出力セクショ
ンＡの入力端子に別個に接続される。演算増幅器セクシ
ョン51及び52は、夫々典型的には、通常、インバータに
よって形成される１つの段をもつ。増幅器セクション51
及び52がマッチされているため、これらを通じての信号
経路は等しい。この増幅器セクションＡは、夫々増幅器
回路100の出力端子101及び102の所にユーティリティ手
段Ｕによって使用するための出力v1及びv2を生成する。
共通モード信号検出器CMSDが帰還電圧制御信号ｆを生成
するために回路100の出力端子101及び102に接続され
る。典型的には、共通モード信号検出器CMSDが出力端子
101と102の間に一緒に直列に接続されたペアのマッチさ
れた（実質的に同一の）抵抗R1及びR2によって形成さ
れ、帰還信号ｆはこのマッチされた抵抗R1とR2の間の中
間に位置するCMSDの出力端子Ｆの所に生成される。
マッチされた（実質的に同一の）電流ステアリング デ
バイス（current steering device）CS1及びCS2のペア
の個々は、夫々共通モード信号検出器CMSDの出力端子Ｆ
に接続された別個の制御端子41及び42を持ち、これによ
ってこれら電流ステアリング デバイスの両方が同一帰
還信号ｆによって制御される。電流ステアリング デバ
イスCS1は３つの電流運搬端子（current-carrying term
inal）13、14及び15をもつが、これらは夫々別個に電流
Ｉの電流源31、負荷網20内の負荷L3、及びノード11に接
続される。一方、電流ステアリング デバイスCS2は３
つの電流運搬端子17、18、19をもち、これらは夫々別個
に又電流Ｉの電源32、負荷網20内の負荷L4、及びノード
12に接続される。電流源30、31及び32は全て電源VSSに
接続される。電流ＩとＩ′は必須ではないが便宜的に同
一にされる。
バイス（current steering device）CS1及びCS2のペア
の個々は、夫々共通モード信号検出器CMSDの出力端子Ｆ
に接続された別個の制御端子41及び42を持ち、これによ
ってこれら電流ステアリング デバイスの両方が同一帰
還信号ｆによって制御される。電流ステアリング デバ
イスCS1は３つの電流運搬端子（current-carrying term
inal）13、14及び15をもつが、これらは夫々別個に電流
Ｉの電流源31、負荷網20内の負荷L3、及びノード11に接
続される。一方、電流ステアリング デバイスCS2は３
つの電流運搬端子17、18、19をもち、これらは夫々別個
に又電流Ｉの電源32、負荷網20内の負荷L4、及びノード
12に接続される。電流源30、31及び32は全て電源VSSに
接続される。電流ＩとＩ′は必須ではないが便宜的に同
一にされる。
負荷L1及びL2はマッチされたペアを構成する。つまり、
負荷L3と負荷L4のインピーダンス抵抗は互いに等しい。
同様に、負荷L3及びL4もマッチされたペアを構成する。
負荷L3とL4と同一電流を運ぶため、その端子の１つがVD
Dに接続され、その他が両方ともノード14及びノード19
に接続された単一負荷に統合できる。
負荷L3と負荷L4のインピーダンス抵抗は互いに等しい。
同様に、負荷L3及びL4もマッチされたペアを構成する。
負荷L3とL4と同一電流を運ぶため、その端子の１つがVD
Dに接続され、その他が両方ともノード14及びノード19
に接続された単一負荷に統合できる。
電流ステアリング デバイスCS1はマッチされたペア
（実質的に同一）のｎ−チャネルMOS（Ｎ−MOS）エンハ
ンスメント トランジスタM3及びM5から都合良く形成さ
れる。M3及びM5のソース端子Ｓは一緒にCS1の端子13に
接続され、M3及びM5のドレイン端子は別個に夫々CS1の
端子14と15に接続される。M5のゲート端子はアース電位
に接続され、M3のゲート端子は電流ステアリング デバ
イスCS1の制御端子41に接続される。他方の電流ステア
リング デバイスCS2は同様にマッチされたペアのMOSエ
ンハンスメント トランジスタM4及びM6にて形成され
る。これらトランジスタは図面に示される如くCS1内のM
3及びM5と同様に接続される。増幅器Ａが非反転増幅器
と置換された場合は、M3及びM5のゲートへの接続並びに
M4及びM6のゲート端子への接続を相互交換し、M3及びM4
のゲート端子がアースに接続され、M5及びM6のゲート端
子が検出器CMSDの出力端子Ｆに接続されるようにすべき
である。
（実質的に同一）のｎ−チャネルMOS（Ｎ−MOS）エンハ
ンスメント トランジスタM3及びM5から都合良く形成さ
れる。M3及びM5のソース端子Ｓは一緒にCS1の端子13に
接続され、M3及びM5のドレイン端子は別個に夫々CS1の
端子14と15に接続される。M5のゲート端子はアース電位
に接続され、M3のゲート端子は電流ステアリング デバ
イスCS1の制御端子41に接続される。他方の電流ステア
リング デバイスCS2は同様にマッチされたペアのMOSエ
ンハンスメント トランジスタM4及びM6にて形成され
る。これらトランジスタは図面に示される如くCS1内のM
3及びM5と同様に接続される。増幅器Ａが非反転増幅器
と置換された場合は、M3及びM5のゲートへの接続並びに
M4及びM6のゲート端子への接続を相互交換し、M3及びM4
のゲート端子がアースに接続され、M5及びM6のゲート端
子が検出器CMSDの出力端子Ｆに接続されるようにすべき
である。
電流ステアリング デバイスCS1（及び同様にユニーク
ネス デバイス（uniqueness device）CS2）がユニーク
ネス特性（uniqueness preperty）をもち、電源31によ
って供給される任意のＩに対して、端子15に流れる電流
ｉが帰還電圧ｆによって一意的に決定されることに注意
する。このユニークネス特性は、例えば、図面に示され
るようなタイプの電流源CS1及びCS2とノード14及び19の
所がVSSに対して十分に高い値の電圧を保持するような
（例えば電流ステアリング デバイス内のトランジスタ
が飽和状態、つまりトランジスタ内の電源がゲート→ソ
ース電圧のみに依存し、ドレイン電圧に依存しない状態
となるような）負荷網20内の十分なパワー供給電圧VDD
及び負荷L3及びL4とを共に用いることによって得られ
る。このような状態下においては、任意のＩ及びｆに対
して、例えば、CS1の端子13の所の電圧はCS1の端子14に
流れる電流にノード11からCS1の端子15に流れる電流ｉ
が加わって電源31によって供給される電流Ｉが決定され
るように一意的に決定される値を自動的に達成する。同
時に、この状態においては、電流ｉ自体がＩ及びｆによ
って一意的に決定され、従って、ノード11からCS1が引
き出す電流ｉはＩ及びｆによって一意的に決定される。
同様に、他方のステアリング デバイスCS2がノード12
から引き出す電流ｉも同様に一義的に決定される。
ネス デバイス（uniqueness device）CS2）がユニーク
ネス特性（uniqueness preperty）をもち、電源31によ
って供給される任意のＩに対して、端子15に流れる電流
ｉが帰還電圧ｆによって一意的に決定されることに注意
する。このユニークネス特性は、例えば、図面に示され
るようなタイプの電流源CS1及びCS2とノード14及び19の
所がVSSに対して十分に高い値の電圧を保持するような
（例えば電流ステアリング デバイス内のトランジスタ
が飽和状態、つまりトランジスタ内の電源がゲート→ソ
ース電圧のみに依存し、ドレイン電圧に依存しない状態
となるような）負荷網20内の十分なパワー供給電圧VDD
及び負荷L3及びL4とを共に用いることによって得られ
る。このような状態下においては、任意のＩ及びｆに対
して、例えば、CS1の端子13の所の電圧はCS1の端子14に
流れる電流にノード11からCS1の端子15に流れる電流ｉ
が加わって電源31によって供給される電流Ｉが決定され
るように一意的に決定される値を自動的に達成する。同
時に、この状態においては、電流ｉ自体がＩ及びｆによ
って一意的に決定され、従って、ノード11からCS1が引
き出す電流ｉはＩ及びｆによって一意的に決定される。
同様に、他方のステアリング デバイスCS2がノード12
から引き出す電流ｉも同様に一義的に決定される。
CS1とCS2がマッチされるため、これらの対応する端子13
及び17の所で発生する電圧は等しく、従って、これら端
子は別個に２つの別個の電源31及び32に接続するかわり
にオプション的に一緒に21の単一電流源に接続すること
ができる。この場合は、MOSトランジスタM3及びM4は倍
のサイズ（倍のチャネル幅）の単一トランジスタに統合
できる。
及び17の所で発生する電圧は等しく、従って、これら端
子は別個に２つの別個の電源31及び32に接続するかわり
にオプション的に一緒に21の単一電流源に接続すること
ができる。この場合は、MOSトランジスタM3及びM4は倍
のサイズ（倍のチャネル幅）の単一トランジスタに統合
できる。
負荷L1、L2、L3、及びL4の個々は、典型的には、そのゲ
ート端子がそのドレイン端子に接続され、そのソース端
子がパワー供給VDD、典型的には、＋５ボルトに接続さ
れたＰ−MOSエンハンスメント、トランジスタによって
形成される。別の方法として、L1及びL2を形成するトラ
ンジスタのゲート端子を別個に夫々ノード14及び19に接
続することもできる。電流源30、31、32の個々は、典型
的には、そのソース端子がパワー源VSS、典型的には、
−５ボルト、そしてゲート端子が適当な中間電圧バイア
ス供給、典型的には、−3.5ボルトに接続されたＮ−MOS
エンハンスメント トランジスタによって形成される。
反転演算増幅器51及び52の個々は、典型的には、Ｎ−MO
Sエンハンスメント トランジスタによって典型的に形
成される電源と直列に接続されたＰ−MOSエンハンスメ
ント入力トランジスタによって形成されるインバータで
ある。
ート端子がそのドレイン端子に接続され、そのソース端
子がパワー供給VDD、典型的には、＋５ボルトに接続さ
れたＰ−MOSエンハンスメント、トランジスタによって
形成される。別の方法として、L1及びL2を形成するトラ
ンジスタのゲート端子を別個に夫々ノード14及び19に接
続することもできる。電流源30、31、32の個々は、典型
的には、そのソース端子がパワー源VSS、典型的には、
−５ボルト、そしてゲート端子が適当な中間電圧バイア
ス供給、典型的には、−3.5ボルトに接続されたＮ−MOS
エンハンスメント トランジスタによって形成される。
反転演算増幅器51及び52の個々は、典型的には、Ｎ−MO
Sエンハンスメント トランジスタによって典型的に形
成される電源と直列に接続されたＰ−MOSエンハンスメ
ント入力トランジスタによって形成されるインバータで
ある。
例えば、帰還に起因するような不安定性を避けるための
増幅器Ａ内の位相遅延の補償は個々のインバータ内にお
いて抵抗−コンデンサの直列の組合わせ、例えば、図面
に示されるようにインバータの入力ノードと出力ノード
の間に接続された夫々r1、c1及びr2及びc2によって達成
できる。これら抵抗−コンデンサの組合わせは共通モー
ド信号及び差モード信号内の両方の位相シフトを同時に
補償することに注意する。
増幅器Ａ内の位相遅延の補償は個々のインバータ内にお
いて抵抗−コンデンサの直列の組合わせ、例えば、図面
に示されるようにインバータの入力ノードと出力ノード
の間に接続された夫々r1、c1及びr2及びc2によって達成
できる。これら抵抗−コンデンサの組合わせは共通モー
ド信号及び差モード信号内の両方の位相シフトを同時に
補償することに注意する。
動作において、出力の共通モード成分（V1＋V2）／２
が、正であるとすると、帰還信号ｆは同様に正となる。
これに応答して、電流ステアリング デバイスCS1及びC
S2は夫々ノード11及び12からより多くの電流を引き出
し、これによって電流11及び12が増す。そして、負荷L1
とL2の間の電圧降下が増加し、これによって夫々ノード
11及び12の所の電圧w1及びw2が両方とも減少し、従って
（V1＋V2）／２の絶対値が減少する。従って、出力内の
共通モード成分（V1＋V2）／２は平衡出力増幅器回路に
よって要求されるように帰還信号ｆによって減少され
る。
が、正であるとすると、帰還信号ｆは同様に正となる。
これに応答して、電流ステアリング デバイスCS1及びC
S2は夫々ノード11及び12からより多くの電流を引き出
し、これによって電流11及び12が増す。そして、負荷L1
とL2の間の電圧降下が増加し、これによって夫々ノード
11及び12の所の電圧w1及びw2が両方とも減少し、従って
（V1＋V2）／２の絶対値が減少する。従って、出力内の
共通モード成分（V1＋V2）／２は平衡出力増幅器回路に
よって要求されるように帰還信号ｆによって減少され
る。
帰還信号ｆは、従って、出力内の共通モード成分を減少
させる負の帰還制御信号として働く。増幅器回路100の
総開ループ共通モード利得Ｇが単位利得より大きくさ
れ、このため負の帰還の一般原理によってこの帰還信号
は共通モード（V1＋V2）／２を係数Ｇで割った量に減少
させる。従って、この利得Ｇが単位利得より大きくされ
ると、共通モード出力成分（V1＋V2）／２は単位利得よ
り大きな係数だけ減少され、ほぼ完全に抑制される。よ
り具体的には、この開ループ利得ＧはAgLに比例する。
ここで、Ａは増幅器段Ａの共通モード増幅器係数であ
り、ｇはマッチされた電流ステアリング デバイスCS1
或はCS2のいずれかのトランスコンダクタンスであり、
Ｌはマッチされた負荷L1或はL2のいずれかの抵抗であ
る。従って、開ループ共通モード利得Ｇは簡単に単位利
得より大きく、典型的には、約500から1000以上にでき
る。
させる負の帰還制御信号として働く。増幅器回路100の
総開ループ共通モード利得Ｇが単位利得より大きくさ
れ、このため負の帰還の一般原理によってこの帰還信号
は共通モード（V1＋V2）／２を係数Ｇで割った量に減少
させる。従って、この利得Ｇが単位利得より大きくされ
ると、共通モード出力成分（V1＋V2）／２は単位利得よ
り大きな係数だけ減少され、ほぼ完全に抑制される。よ
り具体的には、この開ループ利得ＧはAgLに比例する。
ここで、Ａは増幅器段Ａの共通モード増幅器係数であ
り、ｇはマッチされた電流ステアリング デバイスCS1
或はCS2のいずれかのトランスコンダクタンスであり、
Ｌはマッチされた負荷L1或はL2のいずれかの抵抗であ
る。従って、開ループ共通モード利得Ｇは簡単に単位利
得より大きく、典型的には、約500から1000以上にでき
る。
入力トランジスタM1及びM2の両方が夫々入力信号v1及び
v2によってオフにされた場合は、夫々これらトランジス
タM1及びM2を流れる電流（I1−ｉ）及び（I2−ｉ）は、
電流源30が有限のインピーダンスをもつことができず、
従って、電流Ｉを配ることを止めるためにゼロとなるこ
とに注意する。従って、この場合、I1＝I2＝ｉである。
この場合、負の帰還信号ｆが継続して存在するため、夫
々端子102及び102の所の電圧V1及びV2は実質的にゼロと
なり、（V1＋V2）／２は実質的にゼロとなる。つまり、
共通モードの出力成分は実質的になくなり、所望の結果
が達成される。この結果は、入力トランジスタM1及びM2
が両方ともオフであっても、CS1及びCS2の電流ステアリ
ングが働いたままとなり、電流（Ｉ−ｉ）、従って、電
流ｉが、負の帰還信号によって共通モード出力成分が減
少するように継続して調節されるために達成される。
v2によってオフにされた場合は、夫々これらトランジス
タM1及びM2を流れる電流（I1−ｉ）及び（I2−ｉ）は、
電流源30が有限のインピーダンスをもつことができず、
従って、電流Ｉを配ることを止めるためにゼロとなるこ
とに注意する。従って、この場合、I1＝I2＝ｉである。
この場合、負の帰還信号ｆが継続して存在するため、夫
々端子102及び102の所の電圧V1及びV2は実質的にゼロと
なり、（V1＋V2）／２は実質的にゼロとなる。つまり、
共通モードの出力成分は実質的になくなり、所望の結果
が達成される。この結果は、入力トランジスタM1及びM2
が両方ともオフであっても、CS1及びCS2の電流ステアリ
ングが働いたままとなり、電流（Ｉ−ｉ）、従って、電
流ｉが、負の帰還信号によって共通モード出力成分が減
少するように継続して調節されるために達成される。
本発明は特定の実施態様を対象として詳細に説明された
が、本発明の範囲から逸脱することなく、様々な修正が
可能である。例えば、ｎ−チャネル トランジスタの代
わりに、当分野において周知のように電圧バイアスを変
更して、ｐ−チャネル トランジスタを用いることもで
きる。更に、セクション当たりに１つの段のみを与える
代わりに、入力セクション、出力セクション、或はこの
両方に複数の段をもたせることもできる。
が、本発明の範囲から逸脱することなく、様々な修正が
可能である。例えば、ｎ−チャネル トランジスタの代
わりに、当分野において周知のように電圧バイアスを変
更して、ｐ−チャネル トランジスタを用いることもで
きる。更に、セクション当たりに１つの段のみを与える
代わりに、入力セクション、出力セクション、或はこの
両方に複数の段をもたせることもできる。
図面は本発明の特定の実施態様による平衡出力アナログ
差動増幅器の略回路図を示す。 〔主要部分の符号の説明〕 20……負荷網 Ａ……出力セクション CMSD……共通モード信号検出器 CS1、CS2……電流ステアリングデバイス 30、31、32……電流源 51、52……反転演算増幅器 M1、M2、M3、M4、M5、M6……エンハンスメントトランジ
スタ
差動増幅器の略回路図を示す。 〔主要部分の符号の説明〕 20……負荷網 Ａ……出力セクション CMSD……共通モード信号検出器 CS1、CS2……電流ステアリングデバイス 30、31、32……電流源 51、52……反転演算増幅器 M1、M2、M3、M4、M5、M6……エンハンスメントトランジ
スタ
Claims (6)
- 【請求項１】平衡出力アナログ差動増幅器回路構成を含
む集積回路であって、第１及び第２の入力ブランチ（M
1、L1;M2、L2）を含む差動入力段、該入力段から信号を
受信するために接続された出力セクション（Ａ）を含む
出力段、及び該出力段内で共通モードを検出し帰還制御
信号（ｆ）を生成するために接続された共通モード信号
検出器（CMSD）を含む集積回路において、第１と第２の
電流ステアリングデバイス（CS1、CS2）の整合対を含
み、該電流ステアリングデバイスは該帰還制御信号
（ｆ）に接続された入力端子（41、42）、該第１と第２
のブランチの別々の出力端子（11、12）にそれぞれ接続
された別の出力端子（15、18）及び、一定電流（Ｉ）の
供給される端子（13、７）を有し、それによって該第１
と第２の電流ステアリングデバイスは該帰還制御信号に
従って該第１と第２のブランチからそれぞれ相等しい電
流（ｉ）を引き入れているものである集積回路。 - 【請求項２】請求項１に記載の集積回路において、 該出力段が双入力双出力増幅器セクションを含むことを
特徴とする集積回路。 - 【請求項３】請求項２に記載の集積回路において、 該増幅器回路構成が少なくとも約500の開ループ共通モ
ード利得を持つことを特徴とする集積回路。 - 【請求項４】請求項２に記載の集積回路において、 該双入力双出力増幅器セクションが非ゼロ共通モード特
性及び非ゼロ差動モード特性を持つことを特徴とする集
積回路。 - 【請求項５】請求項１、２、３又は４に記載の集積回路
において、 該帰還制御信号は電圧であることを特徴とする集積回
路。 - 【請求項６】請求項５に記載の集積回路において、 任意時間での該電圧は、該第１と第２の電流ステアリン
グデバイスの出力端子（15、18）で現れる電圧の和に比
例していることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37,301 | 1987-04-10 | ||
| US07/037,301 US4742308A (en) | 1987-04-10 | 1987-04-10 | Balanced output analog differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292710A JPS63292710A (ja) | 1988-11-30 |
| JPH0666609B2 true JPH0666609B2 (ja) | 1994-08-24 |
Family
ID=21893598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63085492A Expired - Lifetime JPH0666609B2 (ja) | 1987-04-10 | 1988-04-08 | 集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4742308A (ja) |
| EP (1) | EP0286347B1 (ja) |
| JP (1) | JPH0666609B2 (ja) |
| CA (1) | CA1274884A (ja) |
| DE (1) | DE3881934T2 (ja) |
| HK (1) | HK42895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018182694A (ja) * | 2017-04-21 | 2018-11-15 | Ｎｅｃプラットフォームズ株式会社 | 全差動増幅回路、及び光受信回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1240671B (it) * | 1990-03-01 | 1993-12-17 | Sos-Thomson Microelectronics | Preamplificatore microfonico bilanciato in tecnologia cmos |
| JP3409053B2 (ja) * | 1991-05-29 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 複合差動増幅器 |
| JPH0514074A (ja) * | 1991-07-01 | 1993-01-22 | Sharp Corp | 平衡型差動増幅回路 |
| JP2875922B2 (ja) * | 1992-03-05 | 1999-03-31 | 三菱電機株式会社 | Ａ／ｄ変換器 |
| JP2725718B2 (ja) * | 1993-08-25 | 1998-03-11 | 日本電気株式会社 | 差動増幅器の同相帰還回路 |
| EP0681368B1 (de) * | 1994-05-05 | 1999-12-15 | Siemens Aktiengesellschaft | Operationsverstärker mit hoher Gleichtaktunterdrückung |
| US6552104B1 (en) | 1995-04-13 | 2003-04-22 | Dentsply Research & Development Corp. | Method of making hydrophilic non-sweating polymerizable dental impression material |
| DE10064207A1 (de) * | 2000-12-22 | 2002-07-11 | Infineon Technologies Ag | Schaltungsanordnung zur rauscharmen volldifferenziellen Verstärkung |
| US6781464B2 (en) * | 2001-10-30 | 2004-08-24 | Kabushiki Kaisha Toshiba | Balanced amplifier and filter using the same |
| US7084674B1 (en) | 2004-08-16 | 2006-08-01 | Analog Devices, Inc. | Differential amplifier with reduced common-mode and method |
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| US7271651B2 (en) * | 2005-06-17 | 2007-09-18 | Agere Systems Inc. | High performance differential amplifiers with thick oxide devices for high impedance nodes |
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| US8792198B1 (en) | 2013-11-22 | 2014-07-29 | Lsi Corporation | High impedance low noise cross-coupled amplifier for use in as a preamplifier in a magnetic data storage system |
| KR101601179B1 (ko) * | 2014-10-20 | 2016-03-08 | 현대자동차 주식회사 | 마이크로폰의 아날로그 신호 처리 회로 |
| US10084421B1 (en) | 2017-07-31 | 2018-09-25 | Harman International Industries, Incorporated | Plural feedback loops instrumentation folded cascode amplifier |
| DE102023200490A1 (de) | 2023-01-24 | 2024-07-25 | Robert Bosch Gesellschaft mit beschränkter Haftung | Differenzverstärker zum Betrieb eines Sensors |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3582802A (en) * | 1969-07-16 | 1971-06-01 | Beckman Instruments Inc | Direct coupled differential transistor amplifier with improved common mode performance |
| US3786362A (en) * | 1972-02-07 | 1974-01-15 | Bell Telephone Labor Inc | Balanced output operational amplifier |
| US3845404A (en) * | 1972-06-16 | 1974-10-29 | T Trilling | Differential amplifier having active feedback circuitry |
| US4533876A (en) * | 1983-10-18 | 1985-08-06 | American Microsystems, Inc. | Differential operational amplifier with common mode feedback |
| US4697152A (en) * | 1986-04-11 | 1987-09-29 | Motorola, Inc. | Fully differential switched capacitor amplifier having autozeroed common-mode feedback |
-
1987
- 1987-04-10 US US07/037,301 patent/US4742308A/en not_active Expired - Lifetime
-
1988
- 1988-03-31 CA CA000563147A patent/CA1274884A/en not_active Expired - Fee Related
- 1988-04-05 DE DE88302999T patent/DE3881934T2/de not_active Expired - Lifetime
- 1988-04-05 EP EP88302999A patent/EP0286347B1/en not_active Expired - Lifetime
- 1988-04-08 JP JP63085492A patent/JPH0666609B2/ja not_active Expired - Lifetime
-
1995
- 1995-03-23 HK HK42895A patent/HK42895A/xx not_active IP Right Cessation
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| JP2018182694A (ja) * | 2017-04-21 | 2018-11-15 | Ｎｅｃプラットフォームズ株式会社 | 全差動増幅回路、及び光受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1274884A (en) | 1990-10-02 |
| HK42895A (en) | 1995-03-31 |
| JPS63292710A (ja) | 1988-11-30 |
| EP0286347A3 (en) | 1990-01-10 |
| EP0286347A2 (en) | 1988-10-12 |
| EP0286347B1 (en) | 1993-06-23 |
| DE3881934T2 (de) | 1993-10-07 |
| US4742308A (en) | 1988-05-03 |
| DE3881934D1 (de) | 1993-07-29 |
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