JP3080974B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JP3080974B2 JP3080974B2 JP02221033A JP22103390A JP3080974B2 JP 3080974 B2 JP3080974 B2 JP 3080974B2 JP 02221033 A JP02221033 A JP 02221033A JP 22103390 A JP22103390 A JP 22103390A JP 3080974 B2 JP3080974 B2 JP 3080974B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は演算増幅器に関し、更に詳しくは温度、製造
プロセス変動等に対し周波数特性に影響を及ぼさない演
算増幅器に関する。
プロセス変動等に対し周波数特性に影響を及ぼさない演
算増幅器に関する。
［従来の技術］ 第６図に従来の演算増幅器を示す。トランジスタQ1お
よびトランジスタQ2は反転入力Vin（−）および非反転
入力Vin（＋）のNMOSトランジスタであり、PMOSトラン
ジスタQ3およびQ4を介して電圧Vddと接続している。ト
ランジスタQ5はトランジスタQ1およびトランジスタQ2の
電流を制御する第１の電流源である。トランジスタQ1〜
Q5により差動増幅部が形成される。トランジスタQ6のゲ
ートはトランジスタQ2のドレインに接続され、トランジ
スタQ6のドレインが本演算増幅器の出力となる。トラン
ジスタQ7は第２の電流源であり、第１の電流源に入力さ
れる電圧と同じ電圧がトランジスタQ7に入力される。バ
イアス回路70はトランジスタQ5とトランジスタQ7のゲー
トに電圧を供給する。すなわち、バイアス回路70を流れ
る電流Ibiasに比例した電流が第１および第２の電流源
に流れるように制御する。
よびトランジスタQ2は反転入力Vin（−）および非反転
入力Vin（＋）のNMOSトランジスタであり、PMOSトラン
ジスタQ3およびQ4を介して電圧Vddと接続している。ト
ランジスタQ5はトランジスタQ1およびトランジスタQ2の
電流を制御する第１の電流源である。トランジスタQ1〜
Q5により差動増幅部が形成される。トランジスタQ6のゲ
ートはトランジスタQ2のドレインに接続され、トランジ
スタQ6のドレインが本演算増幅器の出力となる。トラン
ジスタQ7は第２の電流源であり、第１の電流源に入力さ
れる電圧と同じ電圧がトランジスタQ7に入力される。バ
イアス回路70はトランジスタQ5とトランジスタQ7のゲー
トに電圧を供給する。すなわち、バイアス回路70を流れ
る電流Ibiasに比例した電流が第１および第２の電流源
に流れるように制御する。
このような演算増幅器において、GB積（gain・widt
h）を一定にするために以下のようなバイアス回路を用
いる場合がある。即ち、ルービック・グレゴリアン、ガ
ーバー・シー・テメス（Roubik GREGORIAN,Gabor C.TEM
ES）共著の「アナログモス・インテグレイテッド・サー
キッツ・フォー・シグナル・プロセッシング（ANALOG M
OS INTERGRTED CIRCUITS FOR SIGNAL PROCESSING）」JO
HN WILEY ＆ SONS,Inc.1986の127頁に記載されいるよう
に電流Ibiasが電源電圧VDDに依存しないバイアス回路で
ある。このようなバイアス回路を第２図に示す。Q8,Q9
はNMOSトランジスタ、Q10,Q11はPMOSトランジスタであ
り、Q10,Q11のソースはそれぞれ電源VDDに接続され、ゲ
ート同士も接続されている。さらに、それぞれのゲート
はPMOSトランジスタQ11およびNMOSトランジスタQ9のド
レインに接続され、カレントミラー回路を形成してい
る。また、NMOSトランジスタQ8,Q9のゲート同士は互い
に接続され、さらにNMOSトランジスタQ8およびPMOSトラ
ンジスタQ10のドレインに接続されている。NMOSトラン
ジスタQ8のソースは電源VSSに接続され、NMOSトランジ
スタQ9のソースは抵抗Ｒを介して電源VSSに接続されて
いる。バイアス電圧ＶはNMOSトランジスタQ8またはQ9の
ドレインから取り出すことができる。
h）を一定にするために以下のようなバイアス回路を用
いる場合がある。即ち、ルービック・グレゴリアン、ガ
ーバー・シー・テメス（Roubik GREGORIAN,Gabor C.TEM
ES）共著の「アナログモス・インテグレイテッド・サー
キッツ・フォー・シグナル・プロセッシング（ANALOG M
OS INTERGRTED CIRCUITS FOR SIGNAL PROCESSING）」JO
HN WILEY ＆ SONS,Inc.1986の127頁に記載されいるよう
に電流Ibiasが電源電圧VDDに依存しないバイアス回路で
ある。このようなバイアス回路を第２図に示す。Q8,Q9
はNMOSトランジスタ、Q10,Q11はPMOSトランジスタであ
り、Q10,Q11のソースはそれぞれ電源VDDに接続され、ゲ
ート同士も接続されている。さらに、それぞれのゲート
はPMOSトランジスタQ11およびNMOSトランジスタQ9のド
レインに接続され、カレントミラー回路を形成してい
る。また、NMOSトランジスタQ8,Q9のゲート同士は互い
に接続され、さらにNMOSトランジスタQ8およびPMOSトラ
ンジスタQ10のドレインに接続されている。NMOSトラン
ジスタQ8のソースは電源VSSに接続され、NMOSトランジ
スタQ9のソースは抵抗Ｒを介して電源VSSに接続されて
いる。バイアス電圧ＶはNMOSトランジスタQ8またはQ9の
ドレインから取り出すことができる。
このバイアス回路においては、MOSトランジスタの
Ｋ′（＝μCOX/2,ここでμは電荷の移動度、COXはMOSト
ランジスタのゲート絶縁膜の単位面積当たりの容量であ
る）とMOSトランジスタを流れる電流Ibiasの積は抵抗Ｒ
の２乗に反比例し、抵抗Ｒが一定であればＫ′×Ibias
が一定である。すなわち、バイアス電圧Ｖを演算増幅器
の差動増幅段における定電流源用トランジスタのゲート
に接続した場合、バイアス電流Ibiasに比例した電流を
演算増幅器の差動増幅部の入力トランジスタ対に流すこ
とができる。演算増幅器が同一チップ上にあれば、差動
増幅部のトランジスタの相互コンダクタンスgmは に比例するため、演算増幅器のトランジスタのgmを一定
にすることができる。このように一般に演算増幅器のGB
積（Gain・Bandwidth）はgmに比例するため、このバイ
アス回路を用いることによって演算増幅器のGB積を一定
にすることができる。
Ｋ′（＝μCOX/2,ここでμは電荷の移動度、COXはMOSト
ランジスタのゲート絶縁膜の単位面積当たりの容量であ
る）とMOSトランジスタを流れる電流Ibiasの積は抵抗Ｒ
の２乗に反比例し、抵抗Ｒが一定であればＫ′×Ibias
が一定である。すなわち、バイアス電圧Ｖを演算増幅器
の差動増幅段における定電流源用トランジスタのゲート
に接続した場合、バイアス電流Ibiasに比例した電流を
演算増幅器の差動増幅部の入力トランジスタ対に流すこ
とができる。演算増幅器が同一チップ上にあれば、差動
増幅部のトランジスタの相互コンダクタンスgmは に比例するため、演算増幅器のトランジスタのgmを一定
にすることができる。このように一般に演算増幅器のGB
積（Gain・Bandwidth）はgmに比例するため、このバイ
アス回路を用いることによって演算増幅器のGB積を一定
にすることができる。
［発明が解決しようとする課題］ 演算増幅器では一般に第２ポールの帯域はGB積より大
きくする必要がある。即ち第２ポールを以下のように決
定する。
きくする必要がある。即ち第２ポールを以下のように決
定する。
p2≫ｇ・p1 ここで第２ポールの周波数をp2、ゲインをｇ、バンド
幅（Bandwidth）をp1であるとする。
幅（Bandwidth）をp1であるとする。
しかしながら、従来の演算増幅器のように第１の電流
源と第２の電流源の双方に同じバイアス回路からバイア
ス電源を供給した場合、GB積が一定であっても出力増幅
部の相互コンダクタンスはプロセスおよび環境、例えば
温度によって変動し、演算増幅器の第２ポールの位置が
変動する。
源と第２の電流源の双方に同じバイアス回路からバイア
ス電源を供給した場合、GB積が一定であっても出力増幅
部の相互コンダクタンスはプロセスおよび環境、例えば
温度によって変動し、演算増幅器の第２ポールの位置が
変動する。
従って、最低必要なポールの位置を確保し且つ十分な
移送余裕を確保するために、最悪条件であっても上記の
式が満足するように第２ポールの周波数を必要以上に高
くする必要が生じ、ひいては必要以上の電流消費量が要
求される。
移送余裕を確保するために、最悪条件であっても上記の
式が満足するように第２ポールの周波数を必要以上に高
くする必要が生じ、ひいては必要以上の電流消費量が要
求される。
本発明は以上の点に鑑み、演算増幅器の第２ポールの
周波数を一定にして必要な周波数特性を確保しつつ低消
費電流の演算増幅器を提供することを目的とする。
周波数を一定にして必要な周波数特性を確保しつつ低消
費電流の演算増幅器を提供することを目的とする。
［課題を解決するための手段］ 本発明は、第１の電流源および第１の導電型の入力ト
ランジスタ対からなる差動増幅部と、第２の電流源およ
び前記差動増幅部の出力信号を入力とし、前記第１の導
電型とは逆の導電型の出力トランジスタからなる出力増
幅部と、前記第１の電流源を制御して、前記第１の導電
型の入力トランジスタ対の相互コンダクタンスを一定に
する第１のバイアス回路と、前記第２の電流源を制御し
て、前記第１の導電型とは逆の導電型の出力トランジス
タの相互コンダクタンスを一定にする第２のバイアス回
路と、を具えたことを特徴とする。
ランジスタ対からなる差動増幅部と、第２の電流源およ
び前記差動増幅部の出力信号を入力とし、前記第１の導
電型とは逆の導電型の出力トランジスタからなる出力増
幅部と、前記第１の電流源を制御して、前記第１の導電
型の入力トランジスタ対の相互コンダクタンスを一定に
する第１のバイアス回路と、前記第２の電流源を制御し
て、前記第１の導電型とは逆の導電型の出力トランジス
タの相互コンダクタンスを一定にする第２のバイアス回
路と、を具えたことを特徴とする。
［作 用］ 本発明においては、第１のバイアス回路および第２の
バイアス回路は差動増幅部および出力増幅部のトラジス
タの相互コンダクタンスを各々一定にする。従って、第
１のバイアス回路によって演算増幅器のGB積がプロセ
ス、電源電圧および環境温度等に対し変動しないように
動作し、第２のバイアス回路によって演算増幅器の第２
ポールがプロセス、電源電圧および環境温度等に対し、
変動しないように動作する。このため、動作に必要な周
波数特性を確保し且つ不必要な消費電流を抑えることが
できる。
バイアス回路は差動増幅部および出力増幅部のトラジス
タの相互コンダクタンスを各々一定にする。従って、第
１のバイアス回路によって演算増幅器のGB積がプロセ
ス、電源電圧および環境温度等に対し変動しないように
動作し、第２のバイアス回路によって演算増幅器の第２
ポールがプロセス、電源電圧および環境温度等に対し、
変動しないように動作する。このため、動作に必要な周
波数特性を確保し且つ不必要な消費電流を抑えることが
できる。
［実施例］ 以下実施例に基づいて本発明を説明する。
第１図は本発明の演算増幅器の実施例を示す回路図で
ある。第１図においてQ12,Q13は入力NMOSトランジスタ
であり、Q14,Q15はロード用のPMOSトランジスタであ
る。Q16,Q17は電流源として動作するNMOSトランジスタ
であり、トランジスタQ12,Q13,Q14,Q15,Q16で差動増幅
部を構成している。Q18は出力トランジスタであり、ト
ランジスタQ17,Q18により出力増幅部を構成している。
コンデンサCC,抵抗RCはそれぞれ位相補償用である。ま
た、CLは負荷容量である。10は第１のバイアス回路であ
って、その出力はトランジスタQ16のゲートに入力さ
れ、差動増幅部の電流を制御する。20は第２のバイアス
回路であって、その出力はトランジスタQ17のゲートに
入力され、出力増幅部を流れる電流を制御する。
ある。第１図においてQ12,Q13は入力NMOSトランジスタ
であり、Q14,Q15はロード用のPMOSトランジスタであ
る。Q16,Q17は電流源として動作するNMOSトランジスタ
であり、トランジスタQ12,Q13,Q14,Q15,Q16で差動増幅
部を構成している。Q18は出力トランジスタであり、ト
ランジスタQ17,Q18により出力増幅部を構成している。
コンデンサCC,抵抗RCはそれぞれ位相補償用である。ま
た、CLは負荷容量である。10は第１のバイアス回路であ
って、その出力はトランジスタQ16のゲートに入力さ
れ、差動増幅部の電流を制御する。20は第２のバイアス
回路であって、その出力はトランジスタQ17のゲートに
入力され、出力増幅部を流れる電流を制御する。
第１のバイアス回路10は第２図に示した回路を使用す
ることが出来る。また、第３図は第２のバイアス回路の
回路図である。第２図は従来のGB積を一定にするバイア
ス回路であり、NMOSトランジスタのgmを一定にする働き
を有し、第３図は第２図のバイアス回路において抵抗Ｒ
を電源VDD側に配したものと同等であり、PMOSトランジ
スタのgmを一定にする働きを有する。
ることが出来る。また、第３図は第２のバイアス回路の
回路図である。第２図は従来のGB積を一定にするバイア
ス回路であり、NMOSトランジスタのgmを一定にする働き
を有し、第３図は第２図のバイアス回路において抵抗Ｒ
を電源VDD側に配したものと同等であり、PMOSトランジ
スタのgmを一定にする働きを有する。
第１図の演算増幅器においてはGB積はgm1/CCで決ま
り、第２ポールはgm3/CLで決まる。ここで、gm1はトラ
ンジスタQ12,Q13の相互コンダクタンスであり、gm3はト
ランジスタQ18の相互コンダクタンスである。第１のバ
イアス回路10および第２のバイアス回路20はそれぞれ電
流源を制御して電圧、温度およびプロセス変動に係わら
ずNMOSトランジスタおよびPMOSトランジスタのgmを一定
にするため、それぞれGB積と第２ポールを一定にするこ
とができる。従って、電源電圧や温度、プロセスによる
変動を考慮することなく必要な周波数特性の演算増幅器
を設計できると共に、GB積や第２ポールの位置が一定で
あり、周波数特性が変動しないので、特にフィルタとし
て動作させることが可能となる。
り、第２ポールはgm3/CLで決まる。ここで、gm1はトラ
ンジスタQ12,Q13の相互コンダクタンスであり、gm3はト
ランジスタQ18の相互コンダクタンスである。第１のバ
イアス回路10および第２のバイアス回路20はそれぞれ電
流源を制御して電圧、温度およびプロセス変動に係わら
ずNMOSトランジスタおよびPMOSトランジスタのgmを一定
にするため、それぞれGB積と第２ポールを一定にするこ
とができる。従って、電源電圧や温度、プロセスによる
変動を考慮することなく必要な周波数特性の演算増幅器
を設計できると共に、GB積や第２ポールの位置が一定で
あり、周波数特性が変動しないので、特にフィルタとし
て動作させることが可能となる。
なお、本実施例ではNMOSトランジスタの電流源を用い
たが、電流源および入力トランジスタ対にPMOSトランジ
スタを用い、ロード用トランジスタや出力トランジスタ
にNMOSトランジスタを用いて演算増幅器を形成してもよ
い。この場合、入力トランジスタがPMOSトランジスタで
あれば入力トランジスタの相互コンダクタンスを一定に
する第３図のバイアス回路を差動増幅部の電流源に接続
し、出力増幅部の電流源にはNMOSトランジスタの相互コ
ンダクタンスを一定にする第２図のバイアス回路を接続
すればよい。
たが、電流源および入力トランジスタ対にPMOSトランジ
スタを用い、ロード用トランジスタや出力トランジスタ
にNMOSトランジスタを用いて演算増幅器を形成してもよ
い。この場合、入力トランジスタがPMOSトランジスタで
あれば入力トランジスタの相互コンダクタンスを一定に
する第３図のバイアス回路を差動増幅部の電流源に接続
し、出力増幅部の電流源にはNMOSトランジスタの相互コ
ンダクタンスを一定にする第２図のバイアス回路を接続
すればよい。
次に本発明の第２の実施例を第４図に示す。本実施例
はカスコード型の演算増幅器であり、第４図においてQ
19,Q20は入力トランジスタ対であり、Q21,Q22はカスコ
ードトランジスタ、Q23,Q24はロード用のトランジスタ
である。Q25,Q26,Q27は電流源用トランジスタである。C
SはノードA,Bの寄生容量であり、CLは負荷容量である。
30は第１のバイアス回路であり、電流源用のトランジス
タQ25に入力され、入力トランジスタQ19,Q20の相互コン
ダクタンスを一定にする。40は第２のバイアス回路であ
り、電流源用のトランジスタQ26,Q27のゲートに入力さ
れ、カスコードトランジスタQ21,Q22の相互コンダクタ
ンスを一定にする。バイアス回路50はトランジスタQ21,
Q22が飽和領域で動作するように電圧を出力するもので
あればよい。
はカスコード型の演算増幅器であり、第４図においてQ
19,Q20は入力トランジスタ対であり、Q21,Q22はカスコ
ードトランジスタ、Q23,Q24はロード用のトランジスタ
である。Q25,Q26,Q27は電流源用トランジスタである。C
SはノードA,Bの寄生容量であり、CLは負荷容量である。
30は第１のバイアス回路であり、電流源用のトランジス
タQ25に入力され、入力トランジスタQ19,Q20の相互コン
ダクタンスを一定にする。40は第２のバイアス回路であ
り、電流源用のトランジスタQ26,Q27のゲートに入力さ
れ、カスコードトランジスタQ21,Q22の相互コンダクタ
ンスを一定にする。バイアス回路50はトランジスタQ21,
Q22が飽和領域で動作するように電圧を出力するもので
あればよい。
バイアス回路30は第２図と同じ構成でよく、バイアス
回路40を第５図に示す。第５図においてブロック11は第
３図のバイアス回路と同じ構成になっており、PMOSトラ
ンジスタの相互コンダクタンスが一定になるような電流
iPが流れる。ブロック12において第１のバイアス回路30
の出力電圧による入力トランジスタQ12,Q13の電流と同
じ大きさの電流と加算されてその電流を流すような電圧
が第２のバイアス回路40から出力される。すなわち、ト
ランジスタQ26,Q27に流れる電流は以下のようにして決
定される。カスコードトランジスタQ21,Q22に流れる電
流は ｉQ21,Q22＝aP・iP＝ｉQ26,Q27−ｉQ19,Q20 となるようにバイアス回路40の出力電圧を設定する。こ
こで、aPは比例定数である。以上の式から ｉQ26,Q27＝aP・iP＋ｉQ19,Q20 となるようにバイアス回路40の出力電圧を決定すればよ
い。
回路40を第５図に示す。第５図においてブロック11は第
３図のバイアス回路と同じ構成になっており、PMOSトラ
ンジスタの相互コンダクタンスが一定になるような電流
iPが流れる。ブロック12において第１のバイアス回路30
の出力電圧による入力トランジスタQ12,Q13の電流と同
じ大きさの電流と加算されてその電流を流すような電圧
が第２のバイアス回路40から出力される。すなわち、ト
ランジスタQ26,Q27に流れる電流は以下のようにして決
定される。カスコードトランジスタQ21,Q22に流れる電
流は ｉQ21,Q22＝aP・iP＝ｉQ26,Q27−ｉQ19,Q20 となるようにバイアス回路40の出力電圧を設定する。こ
こで、aPは比例定数である。以上の式から ｉQ26,Q27＝aP・iP＋ｉQ19,Q20 となるようにバイアス回路40の出力電圧を決定すればよ
い。
バイアス回路50はトランジスタQ21,Q22が飽和領域で
動作するように電圧を出力するものであればよく、回路
の形態は幾つもありうる。例えば、第５図の回路と同じ
構成の回路を用いればよい。この場合、PMOSトランジス
タ60のサイズ比（W/L）をバイアス回路40のものより小
さくすればよい。
動作するように電圧を出力するものであればよく、回路
の形態は幾つもありうる。例えば、第５図の回路と同じ
構成の回路を用いればよい。この場合、PMOSトランジス
タ60のサイズ比（W/L）をバイアス回路40のものより小
さくすればよい。
本回路においてGB積の値はGm19/CLで決まり、第２ポ
ールの位置はGm21/Csで決まる。ここで、Gm19は入力ト
ランジスタQ19,Q20の相互コンダクタンス、Gm21はトラ
ンジスタQ21,Q22の相互コンダクタンスであり、CLは負
荷容量、CSはノードA,Bにおける寄生容量である。Gm19
およびGm21はそれぞれバイアス回路30および40によって
一定となるので、本実施例においてもGB積の値と第２ポ
ールの値はプロセスおよび環境変動にかかわらず一定と
なる。
ールの位置はGm21/Csで決まる。ここで、Gm19は入力ト
ランジスタQ19,Q20の相互コンダクタンス、Gm21はトラ
ンジスタQ21,Q22の相互コンダクタンスであり、CLは負
荷容量、CSはノードA,Bにおける寄生容量である。Gm19
およびGm21はそれぞれバイアス回路30および40によって
一定となるので、本実施例においてもGB積の値と第２ポ
ールの値はプロセスおよび環境変動にかかわらず一定と
なる。
従来の回路によると第２ポールの位置がプロセス、温
度や電源電圧の変動によって大きく変動していたが本発
明によると一定となった。従って、最悪条件も所定の性
能が達成されるように必要以上の電流量を設定すること
なく、最適な設計が可能となった。
度や電源電圧の変動によって大きく変動していたが本発
明によると一定となった。従って、最悪条件も所定の性
能が達成されるように必要以上の電流量を設定すること
なく、最適な設計が可能となった。
［発明の効果］ 本発明によれば、GB積と第２ポールの位置がプロセス
や環境変動にかかわらず一定であるので、必要な周波数
特性を達成するために前記のようなプロセスや環境変動
を考慮して必要以上の電流を供給するといった無駄な電
流が無くなり、低消費電流の演算増幅器を供給すること
が可能となった。
や環境変動にかかわらず一定であるので、必要な周波数
特性を達成するために前記のようなプロセスや環境変動
を考慮して必要以上の電流を供給するといった無駄な電
流が無くなり、低消費電流の演算増幅器を供給すること
が可能となった。
第１図は、本発明の第１の実施例を示す回路図、 第２図および第３図は本発明に用いられるバイアス回路
を示す回路図、 第４図は本発明の第２の実施例を示す回路図、 第５図は第４図に用いられるバイアス回路を示す回路
図、 第６図は従来の演算増幅器を示す回路図である。 Q12,Q13,Q16,Q17……NMOSトランジスタ、 Q14,Q15,Q16……PMOSトランジスタ、 10,20……バイアス回路。
を示す回路図、 第４図は本発明の第２の実施例を示す回路図、 第５図は第４図に用いられるバイアス回路を示す回路
図、 第６図は従来の演算増幅器を示す回路図である。 Q12,Q13,Q16,Q17……NMOSトランジスタ、 Q14,Q15,Q16……PMOSトランジスタ、 10,20……バイアス回路。
Claims (1)
- 【請求項１】第１の電流源および第１の導電型の入力ト
ランジスタ対からなる差動増幅部と、 第２の電流源および前記差動増幅部の出力信号を入力と
し、前記第１の導電型とは逆の導電型の出力トランジス
タからなる出力増幅部と、 前記第１の電流源を制御して、前記第１の導電型の入力
トランジスタ対の相互コンダクタンスを一定にする第１
のバイアス回路と、 前記第２の電流源を制御して、前記第１の導電型とは逆
の導電型の出力トランジスタの相互コンダクタンスを一
定にする第２のバイアス回路と、を具えたことを特徴と
する演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02221033A JP3080974B2 (ja) | 1990-08-24 | 1990-08-24 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02221033A JP3080974B2 (ja) | 1990-08-24 | 1990-08-24 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104504A JPH04104504A (ja) | 1992-04-07 |
| JP3080974B2 true JP3080974B2 (ja) | 2000-08-28 |
Family
ID=16760433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02221033A Expired - Lifetime JP3080974B2 (ja) | 1990-08-24 | 1990-08-24 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080974B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4171784B2 (ja) | 2004-09-09 | 2008-10-29 | トレックス・セミコンダクター株式会社 | 位相補償回路及びこれを有する電源回路 |
| EP2497581B1 (en) | 2011-03-11 | 2022-09-21 | Steel-Invest Ltd | Steel rail beam for a magnetic train, method and system for manufacturing such beam |
-
1990
- 1990-08-24 JP JP02221033A patent/JP3080974B2/ja not_active Expired - Lifetime
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| JPH04104504A (ja) | 1992-04-07 |
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