JPS631766B2 - - Google Patents
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- JPS631766B2 JPS631766B2 JP54013787A JP1378779A JPS631766B2 JP S631766 B2 JPS631766 B2 JP S631766B2 JP 54013787 A JP54013787 A JP 54013787A JP 1378779 A JP1378779 A JP 1378779A JP S631766 B2 JPS631766 B2 JP S631766B2
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- 230000000295 complement effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 2
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- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
- H03F3/265—Push-pull amplifiers; Phase-splitters therefor with field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3044—Junction FET SEPP output stages
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し特にソース接
地型の電界効果トランジスタ増幅回路に関する。
地型の電界効果トランジスタ増幅回路に関する。
電界効果トランジスタを動作させるためのバイ
アス回路として自己バイアス回路が広く用いられ
ている。第１図にＮチヤンネルの接合型デイプレ
ツシヨンFET（電界効果トランジスタ）のソース
接地増幅器に、上記自己バイアス回路を適用した
場合の回路図を示す。
アス回路として自己バイアス回路が広く用いられ
ている。第１図にＮチヤンネルの接合型デイプレ
ツシヨンFET（電界効果トランジスタ）のソース
接地増幅器に、上記自己バイアス回路を適用した
場合の回路図を示す。
すなわち、トランジスタQ1のソースと接地間
にはバイアス用ソース抵抗RSが設けられ、ドレ
インには負荷抵抗RDが接続され、ゲート入力が
増幅されてドレイン出力となる。尚、Riは入力
抵抗を示す。
にはバイアス用ソース抵抗RSが設けられ、ドレ
インには負荷抵抗RDが接続され、ゲート入力が
増幅されてドレイン出力となる。尚、Riは入力
抵抗を示す。
かゝる構成において、ドレイン電流IDによりソ
ースは接地に対して正となり、よつてゲートはソ
ースに対して負となり逆方向バイアスが付与され
ることになる。その結果次式が成立する。
ースは接地に対して正となり、よつてゲートはソ
ースに対して負となり逆方向バイアスが付与され
ることになる。その結果次式が成立する。
VGS＝−ID・RS ……(1)
こゝにVGSはゲート・ソース間電圧を示す。
こゝで、Ｎチヤンネル・デイプレツシヨン型
FETの入出力伝達特性は第２図の曲線Ａ若しく
はＢで示す如くなる。この２曲線Ａ、ＢはFET
の素子のバラツキによる入出力特性（VGS−ID特
性）の変化の一例を示したものであり、ソース抵
抗RSによる動作点の決定が同図にRS線を引くこ
とによつてなされうる。すなわち(1)式からID＝−
VGS／RSが得られるから、第２図においてRS線は原 点を通る直線となることが判る。
FETの入出力伝達特性は第２図の曲線Ａ若しく
はＢで示す如くなる。この２曲線Ａ、ＢはFET
の素子のバラツキによる入出力特性（VGS−ID特
性）の変化の一例を示したものであり、ソース抵
抗RSによる動作点の決定が同図にRS線を引くこ
とによつてなされうる。すなわち(1)式からID＝−
VGS／RSが得られるから、第２図においてRS線は原 点を通る直線となることが判る。
従つて、特性ＡのFETにて、ドレイン電流ID1
を流すべくRSを決定すれば、FETQ1のドレイン
電位は＋VDD−RD・ID1となる。一方、この第１図
の回路において特性ＢのFETを使用すればドレ
イン電流はID2となり、よつてドレイン電位は＋
VDD−RD・ID2となつて大幅に変動することが理解
できる。
を流すべくRSを決定すれば、FETQ1のドレイン
電位は＋VDD−RD・ID1となる。一方、この第１図
の回路において特性ＢのFETを使用すればドレ
イン電流はID2となり、よつてドレイン電位は＋
VDD−RD・ID2となつて大幅に変動することが理解
できる。
その解決方法としてソース抵抗RSを大とすれ
ばRS線の傾斜が小となり、その結果変動幅を小
としうるが、それだけ回路利得が低下する欠点が
ある。更には、RSは信号源抵抗の一部ともなる
ので、これを大とすれば、RSの熱雑音が大とな
つてＳ／Ｎの劣化ともなる。このように、ソース
抵抗RSによりFET素子のバラツキを補正してド
レイン電流を制御することは困難となつている。
ばRS線の傾斜が小となり、その結果変動幅を小
としうるが、それだけ回路利得が低下する欠点が
ある。更には、RSは信号源抵抗の一部ともなる
ので、これを大とすれば、RSの熱雑音が大とな
つてＳ／Ｎの劣化ともなる。このように、ソース
抵抗RSによりFET素子のバラツキを補正してド
レイン電流を制御することは困難となつている。
本発明の目的はソース抵抗を極力小とし熱雑音
の影響を軽減すると共に回路利得も大としうるソ
ース接地型のFETトランジスタ回路を提供する
ことである。
の影響を軽減すると共に回路利得も大としうるソ
ース接地型のFETトランジスタ回路を提供する
ことである。
本発明の他の目的は電力増幅回路等に用いられ
る出力プツシユプル増幅回路のドライバ段に用い
て好適なソース接地型のFETトランジスタ回路
を提供することである。
る出力プツシユプル増幅回路のドライバ段に用い
て好適なソース接地型のFETトランジスタ回路
を提供することである。
本発明のトランジスタ回路はソース抵抗を有す
るソース接地型のFET回路であつて、ソース抵
抗にドレイン電流以外の所定電流を供給する定電
流源を付加することを特徴とするものであつて、
この定電流源の電流値をFETのバラツキに起因
する入出力伝達特性の偏差に対応して調整可能に
構成したことを特徴としている。
るソース接地型のFET回路であつて、ソース抵
抗にドレイン電流以外の所定電流を供給する定電
流源を付加することを特徴とするものであつて、
この定電流源の電流値をFETのバラツキに起因
する入出力伝達特性の偏差に対応して調整可能に
構成したことを特徴としている。
本発明のトランジスタ回路をプツシユプル型の
電力増幅回路のドライバ段とした場合には、ソー
スがそれぞれ第１及び第２のソース抵抗を介して
接地され互いにソース接地型動作をなす第１及び
第２のコンプリメンタリFETと、第１及び第２
のソース抵抗にドレイン電流以外の電流をそれぞ
れ供給する第１及び第２の定電流源とを含み、第
１及び第２のFETのドレイン出力をそれぞれプ
ツシユプルトランジスタの制御入力とすることを
特徴としている。
電力増幅回路のドライバ段とした場合には、ソー
スがそれぞれ第１及び第２のソース抵抗を介して
接地され互いにソース接地型動作をなす第１及び
第２のコンプリメンタリFETと、第１及び第２
のソース抵抗にドレイン電流以外の電流をそれぞ
れ供給する第１及び第２の定電流源とを含み、第
１及び第２のFETのドレイン出力をそれぞれプ
ツシユプルトランジスタの制御入力とすることを
特徴としている。
好ましくは、第１及び第２の定電流源の電流値
をそれぞれ調整してFETの入出力伝達特性の偏
差をカバーし両ドレイン出力電位を等しくするこ
とを特徴とするものである。
をそれぞれ調整してFETの入出力伝達特性の偏
差をカバーし両ドレイン出力電位を等しくするこ
とを特徴とするものである。
以下、本発明につき図面を用いて説明する。
第３図は本発明の一実施例を示す回路図であ
り、第１図と同等部分は同一符号により示されて
いる。本例においては第１図の回路に更に定電流
源１を付加し、ソース抵抗RSへドレイン電流ID以
外に定電流I0を供給するものである。
り、第１図と同等部分は同一符号により示されて
いる。本例においては第１図の回路に更に定電流
源１を付加し、ソース抵抗RSへドレイン電流ID以
外に定電流I0を供給するものである。
従つて、次式が成立することが判る。
VGS＝−（ID＋I0）・RS ……(2)
この式を変形してIDを求めると次式となる。
ID＝−VGS／RS−I0 ……(3)
(3)式を用いて、電流源１により修正されたRS
線を入出力伝達特性曲線中に描くと第４図の実線
で示す直線となる。この場合、所定の定電流I0で
特性Ｂを有する素子のドレイン電流をID1になる
ようにソース抵抗RSを選定した場合において、
特性Ａを有する素子のドレイン電流をもID1に等
しくするためにはソース抵抗RSはそのまゝにし
ておき、定電流値をI0′に調整して第４図の点線
で示すRS線に平行移動せしめることにより可能
となることが判る。
線を入出力伝達特性曲線中に描くと第４図の実線
で示す直線となる。この場合、所定の定電流I0で
特性Ｂを有する素子のドレイン電流をID1になる
ようにソース抵抗RSを選定した場合において、
特性Ａを有する素子のドレイン電流をもID1に等
しくするためにはソース抵抗RSはそのまゝにし
ておき、定電流値をI0′に調整して第４図の点線
で示すRS線に平行移動せしめることにより可能
となることが判る。
このことは、すなわちソース抵抗RSの電圧降
下をドレイン電流のみでなく（ID＋I0）により発
生させて行うものであるから、ソース抵抗RSの
値を小として、修正RS線の傾斜を大としたまゝ、
出力電圧の値をFETのバラツキによらず一定と
しうることを意味する。よつてソース抵抗RSに
よる熱雑音の発生及び利得の低下が抑えられるこ
とになる。
下をドレイン電流のみでなく（ID＋I0）により発
生させて行うものであるから、ソース抵抗RSの
値を小として、修正RS線の傾斜を大としたまゝ、
出力電圧の値をFETのバラツキによらず一定と
しうることを意味する。よつてソース抵抗RSに
よる熱雑音の発生及び利得の低下が抑えられるこ
とになる。
第５図は第３図の回路をプツシユプル電力増幅
回路２のドライバ段３に適用した場合であり、ゲ
ートが共通接続された互いに相補型のいわゆるコ
ンプリメンタリFETQ1及びQ2は、それぞれソー
ス抵抗RS1及びRS2を介してソースが接地されてお
り、ドレインはそれぞれ負荷抵抗RD1，RD2を介
して正負電源へ接続されている。そして、各ソー
ス抵抗RS1及びRS2へ定電流I01，I02をそれぞれ供
給する定電流源１１及び１２が設けられており、
各ドレイン出力がプツシユプル増幅回路２を構成
するコレクタ共通のコンプリメンタリSEPP出力
トランジスタQ3，Q4のベース入力となつている。
両トランジスタQ3，Q4のエミツタは抵抗R1，R2
を介して正負電源へそれぞれ接続されている。
尚、RLは負荷を示している。
回路２のドライバ段３に適用した場合であり、ゲ
ートが共通接続された互いに相補型のいわゆるコ
ンプリメンタリFETQ1及びQ2は、それぞれソー
ス抵抗RS1及びRS2を介してソースが接地されてお
り、ドレインはそれぞれ負荷抵抗RD1，RD2を介
して正負電源へ接続されている。そして、各ソー
ス抵抗RS1及びRS2へ定電流I01，I02をそれぞれ供
給する定電流源１１及び１２が設けられており、
各ドレイン出力がプツシユプル増幅回路２を構成
するコレクタ共通のコンプリメンタリSEPP出力
トランジスタQ3，Q4のベース入力となつている。
両トランジスタQ3，Q4のエミツタは抵抗R1，R2
を介して正負電源へそれぞれ接続されている。
尚、RLは負荷を示している。
こゝで、両ソース抵抗RS1，RS2を共に小に等し
く選定した場合、両FETQ1，Q2の特性が大きく
バラツイていても、定電流源１１，１２の駆動電
流I01及び吸込電流I02の値を適当に選定して、両
ドレイン出力電位の絶対値を等しくすることが可
能となり、第３図に示した回路の効果を有する上
に更に、プツシユプルトランジスタQ3，Q4のベ
ースバイアスを等しくできるから、両トランジス
タQ3，Q4の出力電流に差を生じることなくよつ
てオフセツト出力が生じないという利点がある。
く選定した場合、両FETQ1，Q2の特性が大きく
バラツイていても、定電流源１１，１２の駆動電
流I01及び吸込電流I02の値を適当に選定して、両
ドレイン出力電位の絶対値を等しくすることが可
能となり、第３図に示した回路の効果を有する上
に更に、プツシユプルトランジスタQ3，Q4のベ
ースバイアスを等しくできるから、両トランジス
タQ3，Q4の出力電流に差を生じることなくよつ
てオフセツト出力が生じないという利点がある。
第６図は本発明の他の実施例を示す回路図であ
り、第５図の回路のソース抵抗RS1及びRS2を共通
にして可変抵抗器としたものである。すなわち、
この可変抵抗器Ｒの可変端子が接地されて、可変
端子の両側の分割抵抗部分がそれぞれRS1，RS2に
相当するものである。
り、第５図の回路のソース抵抗RS1及びRS2を共通
にして可変抵抗器としたものである。すなわち、
この可変抵抗器Ｒの可変端子が接地されて、可変
端子の両側の分割抵抗部分がそれぞれRS1，RS2に
相当するものである。
こゝで、可変端子を任意の点に選定した場合、
RS2＝Ｒ−RS1となり、またRS1＝α・Ｒ（αは係
数）とすればRS2＝Ｒ−αR＝Ｒ（１−α）となる。
よつてそれぞれの抵抗の電圧降下は次式となる。
RS2＝Ｒ−RS1となり、またRS1＝α・Ｒ（αは係
数）とすればRS2＝Ｒ−αR＝Ｒ（１−α）となる。
よつてそれぞれの抵抗の電圧降下は次式となる。
ここで両定電流源の電流値は等しくI0に選定さ
れており、両FETのゲート・ソース間電圧を
VGS1，VGS2としている。
れており、両FETのゲート・ソース間電圧を
VGS1，VGS2としている。
従つて、第６図の回路に於ては、両定電流源の
電流I0は共に相等しくしたまゝ、可変抵抗器によ
りVGS1，VGS2の値を反比例的に変化させることが
できるから、ドレイン電流の調整が第５図の電流
源の調整よりも容易となる。ここで、可変抵抗器
は、FETの相対的なバラツキ補正として用い、
また電流I0はFETの絶対的なバラツキ補正として
使用することによつて広範囲の補正が可能となり
量産性に向く。
電流I0は共に相等しくしたまゝ、可変抵抗器によ
りVGS1，VGS2の値を反比例的に変化させることが
できるから、ドレイン電流の調整が第５図の電流
源の調整よりも容易となる。ここで、可変抵抗器
は、FETの相対的なバラツキ補正として用い、
また電流I0はFETの絶対的なバラツキ補正として
使用することによつて広範囲の補正が可能となり
量産性に向く。
第７図は第６図の回路３をプツシユプル増幅器
２と共に用いていわゆるNFB（ネガテイブフイー
ドバツク）アンプとしたものであり、第５，６図
と同等部分は同一符号により示されており、抵抗
R3，R4がNFB回路となつている。
２と共に用いていわゆるNFB（ネガテイブフイー
ドバツク）アンプとしたものであり、第５，６図
と同等部分は同一符号により示されており、抵抗
R3，R4がNFB回路となつている。
尚、可変抵抗器ＲはFETのVGSを変化せしめて
ドレイン電流IDを等しくするものであり、定電流
の調整はその絶対値を変化せしめてIDのバラツキ
をなくして出力プツシユプルトランジスタのコレ
クタ電流を一定とするものである。また、可変抵
抗器Ｒは中点オフセツト調整用として、定電流源
は出力トランジスタのアイドル電流設定用として
も用いられる。
ドレイン電流IDを等しくするものであり、定電流
の調整はその絶対値を変化せしめてIDのバラツキ
をなくして出力プツシユプルトランジスタのコレ
クタ電流を一定とするものである。また、可変抵
抗器Ｒは中点オフセツト調整用として、定電流源
は出力トランジスタのアイドル電流設定用として
も用いられる。
第８図の回路は、第６，７図の回路における可
変抵抗器Ｒに対して更に抵抗R5を並列に付加し
たものである。一般に可変抵抗器Ｒはその全抵抗
値が非常に小さいものはコスト的に高いものであ
るから、この可変抵抗器Ｒとしてある程度抵抗値
の大きなものを使用してコスト低減を図り、かつ
等価的に小さな抵抗とする回路である。
変抵抗器Ｒに対して更に抵抗R5を並列に付加し
たものである。一般に可変抵抗器Ｒはその全抵抗
値が非常に小さいものはコスト的に高いものであ
るから、この可変抵抗器Ｒとしてある程度抵抗値
の大きなものを使用してコスト低減を図り、かつ
等価的に小さな抵抗とする回路である。
すなわちａに示す如く可変抵抗器Ｒの上側及び
下側抵抗をそれぞれαR、（１−α）Ｒとし、ｂに
示すようにいわゆる△−Ｙ（デルタ・スター）変
換を行えば、次式が得られる。
下側抵抗をそれぞれαR、（１−α）Ｒとし、ｂに
示すようにいわゆる△−Ｙ（デルタ・スター）変
換を行えば、次式が得られる。
従つて、等価的なRa，Rb及びRcをいずれも小
としうることが判る。
としうることが判る。
以上述べた如く、本発明によればFET素子の
バラツキを、ソース抵抗を大とすることなく補正
できるので、回路利得の低減やＳ／Ｎの劣化がな
い。またプツシユプルパワーアンプのドライバ段
に本発明の回路を用いれば、上述の効果の他に更
にオフセツト電流の削減も可能となる利点があ
る。
バラツキを、ソース抵抗を大とすることなく補正
できるので、回路利得の低減やＳ／Ｎの劣化がな
い。またプツシユプルパワーアンプのドライバ段
に本発明の回路を用いれば、上述の効果の他に更
にオフセツト電流の削減も可能となる利点があ
る。
第１図は従来の回路例を示す図、第２図は
FET素子の特性を示す図、第３図は本発明の一
実施例を示す図、第４図は第３図の回路の特性を
示す図、第５図は第３図の回路の一応用例を示す
図、第６図は本発明の他の実施例を示す図、第７
図は第６図の回路の一応用例を示す図、第８図ａ
は本発明の別の実施例を示す図、ｂはその等価回
路図である。 主要部分の符号の説明、１……定電流源、Q1，
Q2……FET、RS……ソース抵抗。
FET素子の特性を示す図、第３図は本発明の一
実施例を示す図、第４図は第３図の回路の特性を
示す図、第５図は第３図の回路の一応用例を示す
図、第６図は本発明の他の実施例を示す図、第７
図は第６図の回路の一応用例を示す図、第８図ａ
は本発明の別の実施例を示す図、ｂはその等価回
路図である。 主要部分の符号の説明、１……定電流源、Q1，
Q2……FET、RS……ソース抵抗。
Claims (1)
- 【特許請求の範囲】 １ ソース抵抗を有するソース接地型の電界効果
トランジスタ回路であつて、前記ソース抵抗にド
レイン電流以外に電流値が調整自在に成された定
電流源により所定電流を供給するよう構成し、前
記電界効果トランジスタの入出力特性のバラツキ
を上記定電流源より供給される電流値を調整する
ことで補正可能としたことを特徴とするトランジ
スタ回路。 ２ ソースがそれぞれ第１及び第２のソース抵抗
を介して接地され互いにソース接地型動作を行う
第１及び第２のコンプリメンタリ電界効果トラン
ジスタを有するトランジスタ回路であつて、前記
第１及び第２のソース抵抗に各々のドレイン電流
以外に電流値が調整自在に成された第１及び第２
の定電流源により所定電流を供給するよう構成
し、前記電界効果トランジスタの各入出力特性の
バラツキを上記第１及び第２の定電流源より供給
される電流値を調整することで補正可能としたこ
とを特徴とするトランジスタ回路。 ３ 前記第１及び第２の定電流源の電流はその絶
対値が共に相等しく選定されており、前記第１及
び第２のソース抵抗は可変端子が接地された可変
抵抗器の分割抵抗部分よりそれぞれ構成されてい
ることを特徴とする特許請求の範囲第２項記載の
トランジスタ回路。 ４ 前記第１及び第２のソース抵抗は更に前記可
変抵抗器の両端に接続された固定抵抗素子より構
成されていることを特徴とする特許請求の範囲第
３項記載のトランジスタ回路。 ５ 前記可変抵抗器の全抵抗は前記固定抵抗素子
の抵抗よりも極めて大に選定されていることを特
徴とする特許請求の範囲第４項記載のトランジス
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1378779A JPS55107307A (en) | 1979-02-08 | 1979-02-08 | Transistor circuit |
| US06/117,590 US4356453A (en) | 1979-02-08 | 1980-02-01 | Reduced noise-improved gain transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1378779A JPS55107307A (en) | 1979-02-08 | 1979-02-08 | Transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55107307A JPS55107307A (en) | 1980-08-18 |
| JPS631766B2 true JPS631766B2 (ja) | 1988-01-14 |
Family
ID=11842952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1378779A Granted JPS55107307A (en) | 1979-02-08 | 1979-02-08 | Transistor circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4356453A (ja) |
| JP (1) | JPS55107307A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748718U (ja) * | 1980-09-04 | 1982-03-18 | ||
| JPS6016022A (ja) * | 1983-07-08 | 1985-01-26 | Fujitsu Ltd | コンプリメンタリロジツク回路 |
| JPS6016021A (ja) * | 1983-07-08 | 1985-01-26 | Fujitsu Ltd | コンプリメンタリロジツク回路 |
| US4578629A (en) * | 1983-09-09 | 1986-03-25 | Westinghouse Electric Corp. | Monolithic microwave "split load" phase inverter for push-pull monolithic FET amplifier circuits |
| US4667256A (en) * | 1985-11-25 | 1987-05-19 | Eastman Kodak Company | Circuit for electro-optic modulators |
| BE1000333A7 (nl) * | 1987-02-20 | 1988-10-25 | Bell Telephone Mfg | Correctieketen voor een versterker. |
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1980
- 1980-02-01 US US06/117,590 patent/US4356453A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4356453A (en) | 1982-10-26 |
| JPS55107307A (en) | 1980-08-18 |
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