JPH0736498B2 - バツフア回路 - Google Patents
バツフア回路Info
- Publication number
- JPH0736498B2 JPH0736498B2 JP62073966A JP7396687A JPH0736498B2 JP H0736498 B2 JPH0736498 B2 JP H0736498B2 JP 62073966 A JP62073966 A JP 62073966A JP 7396687 A JP7396687 A JP 7396687A JP H0736498 B2 JPH0736498 B2 JP H0736498B2
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- JP
- Japan
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- voltage
- current
- gate
- mos
- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ回路、信号に対し電圧増幅度が１で電
力増幅を行う回路に関する。
力増幅を行う回路に関する。
電力バッファ回路は入出力間の電圧利得は１（出力電圧
Vout/入力電圧Vin＝１）であり、信号に電力利得を与え
るものである。斯るバッファ回路は電圧レギュレータ
（調整器）等に使用され、出力電圧を一定に維持したま
まで大きな電流を出力する。また他の用途にはオーディ
オ増幅器があり、信号電力を増幅しながら入力信号の電
圧レベルは一定に維持する。
Vout/入力電圧Vin＝１）であり、信号に電力利得を与え
るものである。斯るバッファ回路は電圧レギュレータ
（調整器）等に使用され、出力電圧を一定に維持したま
まで大きな電流を出力する。また他の用途にはオーディ
オ増幅器があり、信号電力を増幅しながら入力信号の電
圧レベルは一定に維持する。
バッファ回路には２種類あり、その１つはバイポーラト
ランジスタを使用するエミッタフォロワと、MOS型電界
効果トランジスタ（FET）を使用するソースフォロワと
である。前者はそのエミッタに入力電圧に密接に関連す
るが、順バイアスされたトランジスタのベース・エミッ
タ電圧降下分だけ異なる出力電圧を生じる。電力利得は
ベース（又は入力）電流とコレクタ電流の和で決まる。
換言すると、このバッファ回路の入出力間には電圧がご
く僅かに異るが、入力（ベース）と出力（エミッタ）電
流比で決まる電力利得を有する。
ランジスタを使用するエミッタフォロワと、MOS型電界
効果トランジスタ（FET）を使用するソースフォロワと
である。前者はそのエミッタに入力電圧に密接に関連す
るが、順バイアスされたトランジスタのベース・エミッ
タ電圧降下分だけ異なる出力電圧を生じる。電力利得は
ベース（又は入力）電流とコレクタ電流の和で決まる。
換言すると、このバッファ回路の入出力間には電圧がご
く僅かに異るが、入力（ベース）と出力（エミッタ）電
流比で決まる電力利得を有する。
しかし、エミッタフォロアには次のような欠点を有す
る。先ず第１に、バイポーラトランジスタは飽和に近づ
く大きな電流利得を得るには比較的大きいデバイス面積
を必要とする。例えばダーリントントランジスタの如
く、複数の小型バイポーラトランジスタをカスケード持
続することにより、電流利得を改善することができる
が、そのような持続構成には一層多くのデバイス面積が
必要となる。第２の欠点は、バイポーラトランジスタを
線形領域で動作するに要するコレクタとエミッタ間の電
圧、即ち「ヘッドルーム」が大きいことである。この電
圧差とこれを流れる大きいエミッタ電流との積がエミッ
タフォロワトランジスタの消費電力となり、相当大きい
値になる。
る。先ず第１に、バイポーラトランジスタは飽和に近づ
く大きな電流利得を得るには比較的大きいデバイス面積
を必要とする。例えばダーリントントランジスタの如
く、複数の小型バイポーラトランジスタをカスケード持
続することにより、電流利得を改善することができる
が、そのような持続構成には一層多くのデバイス面積が
必要となる。第２の欠点は、バイポーラトランジスタを
線形領域で動作するに要するコレクタとエミッタ間の電
圧、即ち「ヘッドルーム」が大きいことである。この電
圧差とこれを流れる大きいエミッタ電流との積がエミッ
タフォロワトランジスタの消費電力となり、相当大きい
値になる。
一方、ソースフォロワ接続の電力MOS FETの場合には、
上述の欠点はない。し入力電流が実質的に０であるの
で）その電流利得は殆ど無限大になる。同じデバイス面
積では、MOS FETはダーリントントランジスタよりもは
るかに高速の電流変化要求に応えることができる。しか
もそのヘッドルーム即ちドレイン・ソース間の電圧差
は、その抵抗飽和特性の為に、ダイ面積のみにより制限
される任意に小さい値にすることができる。しかし、ソ
ースフォロワの欠点は、DC電圧利得が悪いということで
ある。ソース出力電圧はオーミック飽和領域での低トラ
ンス（相互）コンダクタンスの為に、DC又は低周波では
ゲート入力電圧に十分正確に追従し得ない。この場合、
希望する電流利得を得る為には、ゲートとソース間に大
きな電圧差が必要である。
上述の欠点はない。し入力電流が実質的に０であるの
で）その電流利得は殆ど無限大になる。同じデバイス面
積では、MOS FETはダーリントントランジスタよりもは
るかに高速の電流変化要求に応えることができる。しか
もそのヘッドルーム即ちドレイン・ソース間の電圧差
は、その抵抗飽和特性の為に、ダイ面積のみにより制限
される任意に小さい値にすることができる。しかし、ソ
ースフォロワの欠点は、DC電圧利得が悪いということで
ある。ソース出力電圧はオーミック飽和領域での低トラ
ンス（相互）コンダクタンスの為に、DC又は低周波では
ゲート入力電圧に十分正確に追従し得ない。この場合、
希望する電流利得を得る為には、ゲートとソース間に大
きな電圧差が必要である。
ソースフォロワのDC利得の制約を補償する一般的な技法
はグローバル帰還ループを介して出力電圧を入力電圧に
接続することである。しかし、MOSデバイスの特性バラ
ツキで変化するドレイン／電圧によるデバイスの応答が
変化するので、この技法は十分効果を上げていない。こ
れらの総合利得変化は容易に10倍（又は1/10）を超し、
デバイスの上限周波数での安定度及び帯域幅を予測する
ことは不可能である。安定度を保障するには、電力帯域
幅をデバイスの能力よりはるかに低い値に劇的に低減す
る必要がある。
はグローバル帰還ループを介して出力電圧を入力電圧に
接続することである。しかし、MOSデバイスの特性バラ
ツキで変化するドレイン／電圧によるデバイスの応答が
変化するので、この技法は十分効果を上げていない。こ
れらの総合利得変化は容易に10倍（又は1/10）を超し、
デバイスの上限周波数での安定度及び帯域幅を予測する
ことは不可能である。安定度を保障するには、電力帯域
幅をデバイスの能力よりはるかに低い値に劇的に低減す
る必要がある。
従って本発明の第１の目的は従来のバッファ回路より電
流供給能力、利得、応答速度及びヘッドルームが優れた
バッファ回路を提供することである。
流供給能力、利得、応答速度及びヘッドルームが優れた
バッファ回路を提供することである。
本発明の第２の目的は電力用MOSデバイスと局部帰還ル
ープを採用し、バッファ回路の出力電圧を回路への入力
電圧に追従させることである。
ープを採用し、バッファ回路の出力電圧を回路への入力
電圧に追従させることである。
本発明の第３の目的はエミッタフォロワとMOSデバイス
の長所を兼備し、短所を避けるバッファ回路を提供する
ことである。
の長所を兼備し、短所を避けるバッファ回路を提供する
ことである。
本発明の第４の目的は広い帯域にわたり安定している電
圧レギュレータに組込まれるバッファ回路を提供するこ
とである。
圧レギュレータに組込まれるバッファ回路を提供するこ
とである。
本発明のバッファ回路は、MOS型電界効果トランジスタ
及びバイポーラ・トランジスタで構成される。MOS型電
界効果トランジスタのソースは、出力端に接続され、ド
レインは電源に接続されている。また、電界効果トラン
ジスタのゲートは、電流源に接続されると共にバイポー
ラ・トランジスタのコレクタに接続され、バイポーラ・
トランジスタのエミッタは、入力端に接続され、ベース
は、出力端に接続されている。
及びバイポーラ・トランジスタで構成される。MOS型電
界効果トランジスタのソースは、出力端に接続され、ド
レインは電源に接続されている。また、電界効果トラン
ジスタのゲートは、電流源に接続されると共にバイポー
ラ・トランジスタのコレクタに接続され、バイポーラ・
トランジスタのエミッタは、入力端に接続され、ベース
は、出力端に接続されている。
この回路構成により、バイポーラ・トランジスタのコレ
クタ電圧は、入力端及び出力端間の電位差に従って変化
し、MOS型電界効果トランジスタのゲート電圧を制御
し、出力端の電圧を入力端の電圧に追従させる。
クタ電圧は、入力端及び出力端間の電位差に従って変化
し、MOS型電界効果トランジスタのゲート電圧を制御
し、出力端の電圧を入力端の電圧に追従させる。
本発明によるバッファ回路（10）のブロック図を示す第
１図に基づき本発明を説明する。バッファ回路（10）は
電力MOSデバイス（12）等の如き増幅手段を含み、入力
信号Vinを電力増幅して出力信号Voutを得る。この回路
（10）はまた局部帰還関係でデバイス（12）に接続され
た差動増幅器（14）の如き調節手段を含み、MOSデバイ
スを調節して出力信号のDCレベルが入力信号の電圧レベ
ルに追従するようにする。増幅器（14）とMOSデバイス
（12）間の局部帰還ループは信号路（16）により完成す
る。この信号路（16）は差動増幅器（14）の反転入力端
子（18）をノード（20）でMOSデバイスの出力に接続す
る。増幅器（14）の非反転入力端子（22）は入力信号電
圧Vinを検知する。差動増幅器は両電圧レベル間の差を
サンプリング（取出）して、その出力端子（24）に差信
号を発生する。この差信号は信号路（25）を介してMOS
デバイス（12）に送られる。差信号の値はMOSデバイス
（12）がそのチャンネル抵抗を変調して、それを流れる
電流を変化することにより、Voutの電圧レベルを変化さ
せる。差動増幅器（14）へのVoutの負帰還によりバッフ
ァ回路（10）はVin,Vout,電源Vcc又はデバイスのパラメ
ータの変化を連続的に補償できるようにする。
１図に基づき本発明を説明する。バッファ回路（10）は
電力MOSデバイス（12）等の如き増幅手段を含み、入力
信号Vinを電力増幅して出力信号Voutを得る。この回路
（10）はまた局部帰還関係でデバイス（12）に接続され
た差動増幅器（14）の如き調節手段を含み、MOSデバイ
スを調節して出力信号のDCレベルが入力信号の電圧レベ
ルに追従するようにする。増幅器（14）とMOSデバイス
（12）間の局部帰還ループは信号路（16）により完成す
る。この信号路（16）は差動増幅器（14）の反転入力端
子（18）をノード（20）でMOSデバイスの出力に接続す
る。増幅器（14）の非反転入力端子（22）は入力信号電
圧Vinを検知する。差動増幅器は両電圧レベル間の差を
サンプリング（取出）して、その出力端子（24）に差信
号を発生する。この差信号は信号路（25）を介してMOS
デバイス（12）に送られる。差信号の値はMOSデバイス
（12）がそのチャンネル抵抗を変調して、それを流れる
電流を変化することにより、Voutの電圧レベルを変化さ
せる。差動増幅器（14）へのVoutの負帰還によりバッフ
ァ回路（10）はVin,Vout,電源Vcc又はデバイスのパラメ
ータの変化を連続的に補償できるようにする。
このバッファ回路（10）が入力信号にいかにして必要な
電力利得を与えるかにつき例をもって示す。出力信号の
電力が出力端子（26）及び負荷（28）に接続された信号
路（27）を介して伝送されると仮定する。理想的には出
力信号の電圧は負荷（28）の抵抗の変化又は電源Vccの
変動に対して一定であるべきである。しかし実際には、
抵抗負荷が減少するとバッファ回路（10）が余分な電流
を流すので、MOSデバイス（12）と負荷（28）の抵抗に
よる分圧出力であるVoutは低下しようとする。このVout
の変化は信号路（16）を介して差動増幅器（14）の反転
入力端子（18）に送り、ここでVoutを非反転入力端子
（22）で検知したVinと比較される。両電圧レベル間の
差は差動増幅器（14）で検知しその出力端子（24）にVi
nとVoutの電圧差に比例する差信号を生じる。VoutがVin
未満であれば、差信号は信号路（25）を介して電力MOS
デバイス（12）への電圧を上昇し、これによりデバイス
のチャンネル抵抗を減少し、Vccから負荷（28）への電
流を増加する。電流が増加すると、VoutがVinと等しく
なる迄Voutを上昇させる。もしVccが変動してVoutを増
減する場合にも同様の回路応答を生じる。
電力利得を与えるかにつき例をもって示す。出力信号の
電力が出力端子（26）及び負荷（28）に接続された信号
路（27）を介して伝送されると仮定する。理想的には出
力信号の電圧は負荷（28）の抵抗の変化又は電源Vccの
変動に対して一定であるべきである。しかし実際には、
抵抗負荷が減少するとバッファ回路（10）が余分な電流
を流すので、MOSデバイス（12）と負荷（28）の抵抗に
よる分圧出力であるVoutは低下しようとする。このVout
の変化は信号路（16）を介して差動増幅器（14）の反転
入力端子（18）に送り、ここでVoutを非反転入力端子
（22）で検知したVinと比較される。両電圧レベル間の
差は差動増幅器（14）で検知しその出力端子（24）にVi
nとVoutの電圧差に比例する差信号を生じる。VoutがVin
未満であれば、差信号は信号路（25）を介して電力MOS
デバイス（12）への電圧を上昇し、これによりデバイス
のチャンネル抵抗を減少し、Vccから負荷（28）への電
流を増加する。電流が増加すると、VoutがVinと等しく
なる迄Voutを上昇させる。もしVccが変動してVoutを増
減する場合にも同様の回路応答を生じる。
バッファ回路（10）の第１実施例の回路図を第２図に示
す。図中第１図の回路に対応する素子には同様の参照符
号を付している。MOSデバイス（12）はｎ−チャンネル
のエンハンスメント型電力MOS FET（12a）で構成され、
ドレイン（30）、ソース（32）及びゲート（34）を有す
る。出力端子（26）を駆動する為の非安定化電源Vccは
ドレイン（30）に接続されている。回路（10a）を適当
に変更することによりｎ−チャンネルデプレション型及
びｐ−チャンネルエンハンスメント及びデプレション型
MOS FETが使用可能であること勿論である。差動増幅器
（14）はコレクタ（36）、ベース（38）（反転入力端子
（18）に対応）及びエミッタ（40）（非反転入力端子
（22）に対応）を有するバイポーラトランジスタ（14
a）にて構成される。トランジスタ（14a）のコレクタ
（36）はノード（41）と信号路（25）を介してMOS FET
（12a）のゲート（34）に接続する。ソース（32）はノ
ード（20）と信号路（16）とを介してベース（38）に接
続される。出力電圧Voutはソース（32）に現われ、これ
はノード（20）を介して出力端子（26）に導かれる。バ
イポーラトランジスタ（14a）の電流源（42）はノード
（41）を介してコレクタ（36）に接続する。
す。図中第１図の回路に対応する素子には同様の参照符
号を付している。MOSデバイス（12）はｎ−チャンネル
のエンハンスメント型電力MOS FET（12a）で構成され、
ドレイン（30）、ソース（32）及びゲート（34）を有す
る。出力端子（26）を駆動する為の非安定化電源Vccは
ドレイン（30）に接続されている。回路（10a）を適当
に変更することによりｎ−チャンネルデプレション型及
びｐ−チャンネルエンハンスメント及びデプレション型
MOS FETが使用可能であること勿論である。差動増幅器
（14）はコレクタ（36）、ベース（38）（反転入力端子
（18）に対応）及びエミッタ（40）（非反転入力端子
（22）に対応）を有するバイポーラトランジスタ（14
a）にて構成される。トランジスタ（14a）のコレクタ
（36）はノード（41）と信号路（25）を介してMOS FET
（12a）のゲート（34）に接続する。ソース（32）はノ
ード（20）と信号路（16）とを介してベース（38）に接
続される。出力電圧Voutはソース（32）に現われ、これ
はノード（20）を介して出力端子（26）に導かれる。バ
イポーラトランジスタ（14a）の電流源（42）はノード
（41）を介してコレクタ（36）に接続する。
MOS FET（12a）とバイポーラトランジスタ（14a）のこ
の相互接続により、回路（10a）は矢印（44）で示す電
流Ｉを供給し、入出力信号電圧の利得を略１に維持する
ことができる。VinとVout間の電圧差はトランジスタ（1
4a）のベース・エミッタ電圧の略一定値となる。Vccが
変動するか負荷（28）の負荷抵抗が変化すると、Voutは
一時的に変化しようとするが、その変化は帰還路（16）
とトランジスタ（14a）を介してMOS FET（12a）に送ら
れて、VoutをVinに対応する初期レベルに復帰させる。
例えば、もしVccが低下すると、Voutが低下し、VinとVo
ut間の電圧差を減少させる。この低下により、ベース・
エミッタ接合の電圧降下が下がり、トランジスタ（14
a）を流れるコレクタ電流も低下する。電流源（42）か
らの電流はゲート（34）に流れて、そのゲート容量を充
電し、ゲート電圧が上昇する。これにより、MOS FET（1
2a）のチャンネル抵抗が減少し、MOS FET（12a）から負
荷（28）へ流入する電流が増加する。電流が増加する
と、Voutを最初のレベルに持ち上げる。これはベース・
エミッタ間の電圧降下を増加させ、コレクタ電流を初期
レベルに復帰する。しかし、ゲート（34）の電圧はゲー
ト容量にストアした電荷の為に、その新しいレベルにと
どまる。その結果、ゲート電圧は高くなる。
の相互接続により、回路（10a）は矢印（44）で示す電
流Ｉを供給し、入出力信号電圧の利得を略１に維持する
ことができる。VinとVout間の電圧差はトランジスタ（1
4a）のベース・エミッタ電圧の略一定値となる。Vccが
変動するか負荷（28）の負荷抵抗が変化すると、Voutは
一時的に変化しようとするが、その変化は帰還路（16）
とトランジスタ（14a）を介してMOS FET（12a）に送ら
れて、VoutをVinに対応する初期レベルに復帰させる。
例えば、もしVccが低下すると、Voutが低下し、VinとVo
ut間の電圧差を減少させる。この低下により、ベース・
エミッタ接合の電圧降下が下がり、トランジスタ（14
a）を流れるコレクタ電流も低下する。電流源（42）か
らの電流はゲート（34）に流れて、そのゲート容量を充
電し、ゲート電圧が上昇する。これにより、MOS FET（1
2a）のチャンネル抵抗が減少し、MOS FET（12a）から負
荷（28）へ流入する電流が増加する。電流が増加する
と、Voutを最初のレベルに持ち上げる。これはベース・
エミッタ間の電圧降下を増加させ、コレクタ電流を初期
レベルに復帰する。しかし、ゲート（34）の電圧はゲー
ト容量にストアした電荷の為に、その新しいレベルにと
どまる。その結果、ゲート電圧は高くなる。
逆に、もし負荷（28）の抵抗増加によりVoutが上昇する
と、トランジスタ（14a）のベース・エミッタ接合電圧
が増加し、これに応じてコレクタ電流が増加する。電流
源（42）からの電流が一定であれば、コレクタ（36）へ
の負荷（増加）電流分はノード（41）を介してMOS FET
（12a）のゲート容量から電荷を奪うこととなり、ゲー
ト電圧が低下する。そこで、MOS FET（12a）のチャンネ
ル抵抗は増加し、MOS FET（12a）から負荷（28）への電
流は減少する。Voutはその最初のレベルに低下し、ゲー
ト電圧は低い値に抑えられる。
と、トランジスタ（14a）のベース・エミッタ接合電圧
が増加し、これに応じてコレクタ電流が増加する。電流
源（42）からの電流が一定であれば、コレクタ（36）へ
の負荷（増加）電流分はノード（41）を介してMOS FET
（12a）のゲート容量から電荷を奪うこととなり、ゲー
ト電圧が低下する。そこで、MOS FET（12a）のチャンネ
ル抵抗は増加し、MOS FET（12a）から負荷（28）への電
流は減少する。Voutはその最初のレベルに低下し、ゲー
ト電圧は低い値に抑えられる。
以上、本発明のバッファ回路を実施例につき説明した
が、本発明はこの例に限定すべきではない。本発明の要
旨を逸脱することなく種々の変形変更が可能であるこ
と、当業者には明らかであろう。
が、本発明はこの例に限定すべきではない。本発明の要
旨を逸脱することなく種々の変形変更が可能であるこ
と、当業者には明らかであろう。
本発明によれば、バイポーラ・トランジスタのエミッタ
とベースとの間の電位差に応じて変化するコレクタ電圧
によりMOS型電界効果トランジスタのゲートを制御する
という簡単な構成でありながら、バイポーラ・トランジ
スタの欠点とMOS型電界効果トランジスタの欠点を解消
し、両方の長所を活かしたバッファ回路を実現してい
る。すなわち、電界効果トランジスタのソース（出力
端）とドレインとの間の電位差（ヘッドルーム）をバイ
ポーラ・トランジスタのエミッタ・フォロワ回路より格
段に小さくできるので消費電力を低減できる。これは、
特に大電流を流すバワーMOS型電界効果トランジスタの
場合には従来回路との効果の差が顕著となる。更に、バ
イポーラ・トランジスタのコレクタ電圧の変化により電
界効果トランジスタのゲートを制御するので、従来の電
界効果トランジスタのみのソース・フォロワ回路に比較
して格段に直流（DC）又は低周波領域の追従特性が改善
される。
とベースとの間の電位差に応じて変化するコレクタ電圧
によりMOS型電界効果トランジスタのゲートを制御する
という簡単な構成でありながら、バイポーラ・トランジ
スタの欠点とMOS型電界効果トランジスタの欠点を解消
し、両方の長所を活かしたバッファ回路を実現してい
る。すなわち、電界効果トランジスタのソース（出力
端）とドレインとの間の電位差（ヘッドルーム）をバイ
ポーラ・トランジスタのエミッタ・フォロワ回路より格
段に小さくできるので消費電力を低減できる。これは、
特に大電流を流すバワーMOS型電界効果トランジスタの
場合には従来回路との効果の差が顕著となる。更に、バ
イポーラ・トランジスタのコレクタ電圧の変化により電
界効果トランジスタのゲートを制御するので、従来の電
界効果トランジスタのみのソース・フォロワ回路に比較
して格段に直流（DC）又は低周波領域の追従特性が改善
される。
第１図は、本発明の原理を示す回路図、第２図は、本発
明の実施例を示す回路図である。 （12a）は、MOS型電界効果トランジスタ、（14a）は、
バイポーラ・トランジスタ、（42）は電流源である。
明の実施例を示す回路図である。 （12a）は、MOS型電界効果トランジスタ、（14a）は、
バイポーラ・トランジスタ、（42）は電流源である。
Claims (1)
- 【請求項１】出力端にソースが接続され、電圧源にドレ
インが接続されたMOS型電界効果トランジスタと、 該電界効果トランジスタのゲートに接続された電流源
と、 上記出力端にベースが接続され、入力端にエミッタが接
続され、上記電界効果トランジスタのゲートにコレクタ
が接続されたバイポーラ・トランジスタとを具え、 該パイポーラ・トランジスタは、上記入力端及び出力端
間の電位差に応じて上記MOS型電界効果トランジスタの
ゲート電圧を制御して上記出力端の電圧を上記入力端の
電圧に追従させることを特徴とするバッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/848,520 US4728901A (en) | 1986-04-07 | 1986-04-07 | Power buffer circuit |
| US848520 | 1986-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239607A JPS62239607A (ja) | 1987-10-20 |
| JPH0736498B2 true JPH0736498B2 (ja) | 1995-04-19 |
Family
ID=25303513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073966A Expired - Fee Related JPH0736498B2 (ja) | 1986-04-07 | 1987-03-27 | バツフア回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4728901A (ja) |
| EP (1) | EP0240618A3 (ja) |
| JP (1) | JPH0736498B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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