JP6145403B2 - 出力回路および電圧発生装置 - Google Patents

Description

本発明は、出力回路および電圧発生装置に関し、特に、入力電圧に対して線形な出力電圧を生成する出力回路に関する。

近年、流量計や空調設備等における各種センサからの検出信号に基づいて制御対象とする操作弁等を制御する制御システムとして、制御対象の制御量等の算出をマイクロコンピュータ（以下、「マイコン」とも称する。）によって行い、マイコンによって算出された制御量等に応じた制御信号を最終的にアナログ信号に変換して出力するものが増えつつある。

このような制御システムでは、例えば、マイコンの演算結果に基づくデジタル信号に対してパルス幅変調（ＰＷＭ：ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）等を行い、変調したデジタル信号をＤ／Ａコンバータによってアナログ信号に変換して制御信号を生成する電圧発生装置を備えている。このような電圧発生装置は、所定範囲の入力信号に対して線形な電圧出力または電流出力を行うことが求められおり、産業用の制御システムでは、例えば、０−１０Ｖの電圧出力や４−２０ｍＡの電流出力等が求められている。

従来の電圧発生装置における最終段の出力回路として、例えば特許文献１に開示された出力回路が知られている。特許文献１に記載の出力回路６０は、図８に示されるように、演算増幅器Ｕ６および３端子レギュレータ６５を備え、コンピュータ６１内のＤ／Ａコンバータ６２から供給された入力電圧ＶＩに基づいて演算増幅器Ｕ６が３端子レギュレータ６５の接地端子の電圧を制御することにより、入力電圧ＶＩと等しい電圧Ｖｏｕｔを生成する。出力回路６０は、更に、入力電圧ＶＩを監視する制御装置６３と、３端子レギュレータ６５の出力端子と負荷Ｚとの間に接続された無接点スイッチからなる開閉器６４とを備え、制御装置６３によって入力電圧ＶＩが０Ｖであることが検出されたら開閉器６４を開路することで、電圧Ｖｏｕｔを０Ｖにすることを可能にしている。

また、従来の電圧発生装置における出力回路の別の一例として、例えば特許文献２に開示された出力回路が知られている。特許文献２に記載の出力回路７０は、図９に示されるように、演算増幅器Ｕ８と、トランジスタＱ１および抵抗Ｒ５から成る増幅回路と、トランジスタＭＰ７と抵抗Ｒ６から成る増幅回路とを備え、入力電圧ＶＩに基づいて演算増幅器Ｕ８がトランジスタＱ１を制御することにより、入力電圧ＶＩと等しい電圧ＶＯＸを出力する。なお、特許文献２には開示されていないが、説明の便宜上、入力電圧ＶＩを生成する回路として変調回路７１およびＤ／Ａコンバータ７２を図示している。

特許文献２に記載の出力回路７０によれば、出力回路７０に０Ｖの電圧ＶＩを入力することで、０Ｖの電圧ＶＯＸを出力することが可能となる。

特開平５−３４１８６０号公報 特開平５−１１４８４４号公報

しかしながら、特許文献１に記載の出力回路では、０Ｖの電圧を出力することはできるが、０Ｖ付近の電圧を連続的（線形）に出力することができないため、入力電圧ＶＩに対する電圧Ｖｏｕｔの線形性が全出力電圧範囲において保たれない。

特許文献２に記載の出力回路では、０Ｖの電圧ＶＯＸを出力するために、入力電圧ＶＩを０Ｖにする必要がある。しかしながら、図９に示されるように、Ｄ／Ａ変換回路７２の出力段の回路がＯＰアンプＵ７で構成されている場合、一般にＯＰアンプは０Ｖを出力することが困難であるため、０Ｖの入力電圧ＶＩを生成することは容易ではない。

また、仮に入力電圧ＶＩを０Ｖにすることができたとしても、特許文献２に記載の出力回路では、入力電圧ＶＩが０ＶのときにトランジスタＭＰ７がオフ状態（非活性状態）となるため、出力回路７０の負帰還ループが不安定になり、精度良く出力電圧を生成することはできない。

上記の問題を解決するために、本発明者らは、本願に先立って、出力回路の新たな回路構成を検討した。

図１０は、本発明者らが本願に先立って検討した出力回路を示す図である。同図に示される出力回路８０は、グラウンドノードＧＮＤと仮想接地端子ＶＸとの間にダイオードＤＸ１、ＤＸ２を設けることで、グラウンド電圧よりも高い仮想接地端子ＶＸを基準として出力電圧ＶＯＬＸを生成する。

出力回路８０によれば、理論上、０Ｖの電圧ＶＯＬＸを生成することは可能である。また、これによれば、電圧ＶＯＬＸを０Ｖにする場合であっても、Ｄ／Ａ変換回路７２は、仮想接地ノードＳＧＮＤよりも大きい入力電圧ＶＩを生成すればよい。すなわち、Ｄ／Ａ変換回路７２におけるＯＰアンプＵ７は、０Ｖの電圧を出力する必要はない。

しかしながら、図１０に示される出力回路８０では、出力電圧ＶＯＬＸが０ＶのときトランジスタＭＰ７がオフ状態となるため、前述の図９の出力回路７０と同様に、出力回路８０の負帰還ループが不安定になり、精度良く出力電圧を生成することは困難である。

本発明は、以上のような問題点を解消するためになされたものであり、出力回路において、負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることを目的とする。

本発明に係る出力回路は、第１出力端子および第２出力端子と、直流電圧が供給される第１固定電位ノードと前記第１出力端子との間に接続された出力トランジスタと、前記第１出力端子と前記第２出力端子との間に接続された出力負荷と、前記第１出力端子と前記第２出力端子との間の電圧に基づくモニタ電圧が、外部から供給された入力電圧と一致するように前記出力トランジスタを制御する負帰還増幅回路と、一端が前記第２出力端子に接続され、他端が前記第１固定電位ノードと異なる直流電圧が供給される第２固定電位ノードに接続され、定電圧を発生する定電圧源と、前記第１出力端子と前記第２固定電位ノードとの間に電流経路を形成する回路と、を有することを特徴とする。

上記出力回路において、前記電流経路を形成する回路は、前記第１出力端子と前記第２固定電位ノードとの間に接続された抵抗素子を含んでもよい。

上記出力回路において、前記電流経路を形成する回路は、前記第１出力端子と前記第２固定電位ノードとの間に接続された定電流源回路を含んでもよい。

上記出力回路において、前記第１固定電位ノードに供給される直流電圧は、電源電圧であり、前記第２固定電位ノードに供給される直流電圧は、グラウンド電圧であってもよい。

上記出力回路において、前記第１固定電位ノードに供給される直流電圧は、グラウンド電圧であり、前記第２固定電位ノードに供給される直流電圧は、電源電圧であってもよい。

上記出力回路において、前記出力負荷は、前記第１出力端子と前記第２出力端子との間に直列に接続された第１抵抗素子および第２抵抗素子を含み、前記負帰還増幅回路は、前記第１抵抗素子と前記第２抵抗素子との接続ノードの電圧が前記モニタ電圧として入力される反転入力端子と、前記入力電圧が入力される非反転入力端子とを有する差動増幅回路と、増幅トランジスタと、一端が前記第１固定電位ノードに接続された負荷素子と、を含み、前記増幅トランジスタの第１主電極が前記第２固定電位ノードに接続され、前記増幅トランジスタの第２主電極が前記負荷素子の他端に接続され、前記増幅トランジスタの制御電極が前記差動増幅回路の出力端子に接続され、前記出力トランジスタの第１主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの第２主電極が前記第１出力端子に接続され、前記出力トランジスタの制御電極が前記増幅トランジスタの第２主電極に接続されてもよい。

上記出力回路において、前記負帰還増幅回路は、前記入力電圧が入力される反転入力端子と前記モニタ電圧が入力される非反転入力端子とを有する差動増幅回路を含み、前記出力トランジスタの第１主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの第２主電極が前記第１出力端子に接続され、前記出力トランジスタの制御電極が前記差動増幅回路の出力端子に接続されてもよい。

上記出力回路において、前記負帰還増幅回路は、前記入力電圧が入力される非反転入力端子と前記モニタ電圧が入力される反転入力端子とを有する差動増幅回路を含み、前記出力トランジスタの第１主電極が前記第１出力端子に接続され、前記出力トランジスタの第２主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの制御電極が前記差動増幅回路の出力端子に接続されてもよい。

本発明に係る電圧発生装置は、デジタル信号を変調する変調回路と、前記変調回路によって変調されたデジタル信号をアナログ信号に変換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータによって変換されたアナログ信号を前記入力電圧として入力する上記出力回路とを備え、前記Ｄ／Ａコンバータは、前記変調されたデジタル信号を、前記第２出力端子の電圧を基準とした振幅のデジタル信号に変換する変換回路と、前記変換回路によって変換されたデジタル信号を平滑化し、前記アナログ信号として出力する平滑化回路とを含むことを特徴とする。

以上説明したことにより、本発明によれば、出力回路において、負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることが可能となる。

図１は、本発明の一実施の形態に係る出力回路を備えた電圧発生装置を示す図である。 図２は、本発明の一実施の形態に係る電圧発生装置におけるＤ／Ａコンバータの内部構成を例示する図である。 図３は、本発明の一実施の形態に係る出力回路の入出力特性を例示する図である。 図４は、実施の形態２に係る出力回路を備えた電圧発生装置を示す図である。 図５は、実施の形態３に係る出力回路を備えた電圧発生装置を示す図である。 図６は、実施の形態４に係る出力回路を備えた電圧発生装置を示す図である。 図７は、実施の形態５に係る出力回路を備えた電圧発生装置を示す図である。 図８は、従来の出力回路を示す図である。 図９は、従来の別の出力回路を示す図である。 図１０は、本願発明者らが本願に先立って検討した出力回路を示す図である。

以下、本発明の実施の形態について図を参照して説明する。

≪実施の形態１≫
図１は、本発明の一実施の形態に係る出力回路を備えた電圧発生装置を示す図である。
同図に示される電圧発生装置１は、デジタル入力端子ＤＩに供給されたデジタル信号に応じた電圧を生成し、生成した電圧を２つ出力端子ＶＯ、ＳＧＮＤから出力する。出力端子ＶＯと出力端子ＳＧＮＤの間には、外部の負荷ＺＬが接続され、出力端子ＶＯから負荷ＺＬを経由して出力端子ＳＧＮＤに電流が流れることにより、負荷ＺＬが駆動される。

具体的に、電源発生装置１は、変調回路１１と、Ｄ／Ａコンバータ１２と、出力回路１０と、複数の外部端子とを備える。なお、図１には、上記複数の外部端子として、上述したデジタル入力端子ＤＩ、出力端子ＶＯ、および出力端子ＳＧＮＤが、代表的に図示されている。

電源発生装置１は、例えば、図示されない外部端子からグラウンド電圧ＧＮＤと２つの異なる電源電圧ＶＣＣ、ＶＤＤが供給される。電源電圧ＶＣＣは、例えば１０〜１５Ｖの範囲の電圧であり、電源電圧ＶＤＤは、例えば５Ｖである。特に制限されないが、変調回路１１、Ｄ／Ａコンバータ１２、および差動増幅回路Ｕ１は、電源電圧ＶＤＤからの給電により動作し、出力回路１０における差動増幅回路Ｕ１を除いたその他の回路は電源電圧ＶＣＣからの給電により動作する。また、変調回路１１、Ｄ／Ａコンバータ１２、および後述する差動増幅回路Ｕ１は、例えば、公知のＣＭＯＳ製造プロセスによって１個の半導体基板に形成された１チップの半導体装置によって実現される。

なお、以下の説明では、参照符号ＶＣＣ、ＶＤＤ、およびＧＮＤは、電圧のみならず、その電圧が供給されるノードをも表すものとする。

変調回路１１は、外部からデジタル入力端子ＤＩに供給されたデジタル信号を変調して出力する。変調回路１１の変調方式としては、例えば、パルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ：Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）、およびデルタ・シグマ変調等を例示することができる。

Ｄ／Ａコンバータ１２は、変調回路１１によって変調されたデジタル信号ＤＭをアナログ信号（例えば電圧信号）に変換する。
図２に、Ｄ／Ａコンバータ１２の内部構成を例示する。同図に示されるように、Ｄ／Ａコンバータ１２は、例えば、変換回路１２１と平滑化回路１２２とから構成される。

変換回路１２１は、変調回路１１によって変調されたデジタル信号ＤＭを出力端子ＳＧＮＤの電圧を基準とした振幅のデジタル信号に変換する。具体的に、変換回路１２１は、例えばスイッチ回路ＳＷ１およびＳＷ２を含む。スイッチ回路ＳＷ１は、一端が、出力端子ＳＧＮＤが接続されるノードに接続され、他端がノードＮ１に接続される。また、スイッチ回路ＳＷ２は、一端が基準電圧ＶＲＥＦが供給されるノードに接続され、他端がノードＮ１に接続される。特に制限されないが、スイッチ回路ＳＷ１、ＳＷ２は、例えば、ＭＯＳトランジスタ等を用いたアナログスイッチ等によって構成される。基準電圧ＶＲＥＦは、例えば、電圧発生装置１０内に設けられた定電圧発生回路（図示せず）によって生成される電圧であり、例えば、出力端子ＳＧＮＤ（例えば１Ｖ）よりも大きく、且つ電源電圧ＶＤＤ（５Ｖ）よりも小さい電圧である。

スイッチ回路ＳＷ１およびスイッチ回路ＳＷ２は、例えば、変調されたデジタル信号ＤＭの論理レベルに応じてオン・オフが制御される。具体的に、デジタル信号ＤＭがハイレベルである場合に、スイッチ回路ＳＷ１がオフするとともにスイッチ回路ＳＷ２がオンし、デジタル信号ＤＭがローレベルである場合に、スイッチ回路ＳＷ１がオンするとともにスイッチ回路ＳＷ２がオフする。これにより、例えばＶＤＤ−ＧＮＤ間の振幅を持つデジタル信号ＤＭが、ＶＲＥＦ−ＳＧＮＤ間の振幅を持つデジタル信号ＤＴに変換されてノードＮ１に出力される。

平滑化回路１２２は、変換回路１２１によって変換されたデジタル信号ＤＴを平滑化する。平滑化回路１２２は、例えば、抵抗Ｒｆ１、Ｒｆ２およびＣｆ１、Ｃｆ２から成るローパスフィルタと、差動増幅回路Ｕ２とを含む。差動増幅回路Ｕ２は、ボルテージフォロア回路を構成する。差動増幅回路Ｕ２は、例えばＯＰアンプである。これにより、差動増幅回路Ｕ２は、上記ローパスフィルタ回路によって平滑化された電圧と等しい電圧を出力する。これにより、デジタル信号ＤＴのパルス幅に応じたアナログ信号（電圧）が生成され、出力回路１０に供給される。

以上、変調回路１１およびＤ／Ａコンバータ１２により、デジタル入力端子ＤＩに供給されたデジタル信号が、出力端子ＳＧＮＤの電位を基準としたアナログ信号に変換される。

出力回路１０は、Ｄ／Ａコンバータ１２によって変換されたアナログ信号に比例する電圧ＶＯＬを生成し、出力端子ＶＯ−ＳＧＮＤ間から出力する。以下、Ｄ／Ａコンバータ１２から出力回路１０に供給される上記アナログ信号を入力電圧ＶＩと称する。なお、参照符号ＶＩは、前記入力電圧のみならず、その電圧が供給される差動増幅回路Ｕ１の入力端子をも表すものとする。

具体的に、出力回路１０は、負帰還増幅回路１３と、出力トランジスタＭＰ１と、出力負荷１５と、定電圧源１６と、抵抗Ｒ４とから構成される。特に制限されないが、出力回路１０を構成するトランジスタＭＰ１、ＭＮ１、抵抗Ｒ１〜Ｒ４、および定電圧源１６は、例えばディスクリート部品で構成される。

出力トランジスタＭＰ１は、電源ノードＶＣＣと出力端子ＶＯとの間に接続される。出力トランジスタＭＰ１は、例えば、負荷ＺＬを駆動することが可能な電流出力能力を備えたパワートランジスタであり、例えばＰチャネル型のＭＯＳトランジスタである。出力トランジスタＭＰ１は、そのソース電極が電源ノードＶＣＣに接続され、そのドレイン電極が出力端子ＶＯに接続される。
なお、本実施の形態においては、出力トランジスタＭＰ１のソース電極が本発明に係る出力トランジスタの第１主電極に対応し、出力トランジスタＭＰ１のドレイン電極が本発明に係る出力トランジスタの第２主電極に対応し、出力トランジスタＭＰ１のゲート電極が本発明に係る出力トランジスタの制御電極に対応する。

出力負荷１５は、出力端子ＶＯと出力端子ＳＧＮＤとの間に接続される。出力負荷１５は、例えば、出力端子ＶＯと出力端子ＳＧＮＤとの間に直列に接続された抵抗Ｒ２およびＲ３から構成される。抵抗Ｒ２と抵抗Ｒ３によって抵抗分圧された電圧がモニタ電圧ＶＳとして負帰還増幅回路１３に入力される。これにより、モニタ電圧ＶＳは、出力電圧ＶＯＬに比例した電圧となる。

負帰還増幅回路１３は、モニタ電圧ＶＳが入力電圧ＶＩと一致するように、出力トランジスタＭＰ１を制御する。負帰還増幅回路１３は、例えば、差動増幅回路Ｕ１と、トランジスタＭＮ１および抵抗Ｒ１から構成されるソース接地回路とを含む。

差動増幅回路Ｕ１は、非反転入力端子（＋）に入力電圧ＶＩが供給され、反転入力端子（−）にモニタ電圧ＶＳが供給される。差動増幅回路Ｕ１は、例えばＯＰアンプである。

トランジスタＭＮ１は、例えば、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＭＮ１は、そのソース電極がグラウンドノードＧＮＤに接続され、そのドレイン電極が抵抗Ｒ１に接続され、そのゲート電極は差動増幅回路Ｕ１の出力端子に接続される。抵抗Ｒ１は、トランジスタＭＮ１のドレイン電極と電源ノードＶＣＣとの間に接続される負荷素子である。抵抗Ｒ１とトランジスタＭＮ１のドレイン電極との接続ノードの電圧がトランジスタＭＰ１のゲート電極に供給される。
なお、本実施の形態においては、トランジスタＭＮ１のソース電極が本発明に係る増幅トランジスタの第１主電極に対応し、トランジスタＭＮ１のドレイン電極が本発明に係る増幅トランジスタの第２主電極に対応し、トランジスタＭＮ１のゲート電極が本発明に係る増幅トランジスタの制御電極に対応する。

定電圧源１６は、一端が出力端子ＳＧＮＤに接続され、他端がグラウンドノードＧＮＤに接続され、両端に定電圧を発生させる。特に制限されないが、定電圧源１６の両端に発生する電圧は、例えば１Ｖである。定電圧源１６は、例えば、単数または直列に接続された複数のダイオードＤによって構成される。ダイオードＤは、アノードが出力端子ＳＧＮＤ側に接続され、カソードがグラウンドノードＧＮＤ側に接続される。図１には、直列接続された２つのダイオードＤによって定電圧源１６を構成する場合が例示されているが、直列接続するダイオードの個数やダイオードの種類は、定電圧源１６の両端に発生させたい電圧値に応じて変更可能である。例えば、ダイオードＤとしては、ＰＮダイオード、ショットキーバリアダイオード、およびツェナーダイオード等を用いることができる。また、同一種類のダイオードを直列接続してもよいし、異なる種類のダイオードを直列接続してもよい。

抵抗Ｒ４は、出力端子ＶＯとグラウンドノードＧＮＤとの間に電流経路を形成する。これにより、例えば、出力電圧ＶＯＬを０Ｖにする場合（抵抗Ｒ２、Ｒ３の電流ＩＡおよび負荷ＺＬの電流ＩＤが零の場合）であっても、抵抗Ｒ４を介して出力端子ＶＯからグラウンドノードＧＮＤに十分な電流ＩＢを流すことができるので、出力トランジスタＭＰ１は活性状態が保たれる（オフしない）。特に制限されないが、十分な電流ＩＢとしては、例えば、抵抗Ｒ２、Ｒ３の電流ＩＡや負荷ＺＬの電流ＩＤが零である場合であってもトランジスタＭＰ１が飽和領域で動作できる電流値であることが望ましい。

以上のように出力回路１０を構成することで、出力端子ＶＯ−ＳＧＮＤ間から入力電圧ＶＩに比例した電圧ＶＯＬが出力され、負荷ＺＬに供給される。

図３に、出力回路１０の入出力特性を示す。図３において、横軸は、出力端子ＳＧＮＤと出力回路１０の入力端子ＶＩとの間の電圧を表し、縦軸は、出力回路１０の出力電圧ＶＯＬを表す。参照符号１００は、本実施の形態に係る出力回路１０の入出力特性を示し、参照符号１０１は、前述の図９に示した従来の出力回路の入出力特性を示す。

同図に示されるように、従来の出力回路（例えば図８や図９の出力回路）では、０Ｖ付近において出力トランジスタが十分にオンせず負帰還ループが不安定になるため、０Ｖ付近の電圧を精度良く出力することが困難であり、入力電圧に対する線形性が損なわれる。これに対し、本実施の形態に係る出力回路１０によれば、グラウンドノードＧＮＤよりも電位の高い出力端子ＳＧＮＤを基準として出力電圧ＶＯＬを生成し、且つ、０Ｖ付近の電圧を出力する場合であっても出力トランジスタＭＰ１を十分にオンさせておくことができるので、出力電圧ＶＯＬによらず出力回路１０の負帰還ループの安定させることが可能となり、広範囲にわたって入力電圧に対する出力電圧ＶＯＬの線形性を高めることができる。

以上、本実施の形態に係る出力回路１０によれば、グラウンドノードＧＮＤよりも電位の高い出力端子ＳＧＮＤを基準とした出力電圧ＶＯＬを生成し、負荷ＺＬに供給するので、出力端子ＶＯの電圧を０Ｖにすることなく、負荷ＺＬに０Ｖの出力電圧ＶＯＬを供給することが可能となる。

また、本実施の形態に係る出力回路１０によれば、抵抗Ｒ４によって出力端子ＶＯとグラウンドノードＧＮＤとの間に電流経路を形成されるので、０Ｖ付近の出力電圧ＶＯＬを生成する場合であっても、出力トランジスタＭＰ１に十分な電流を流しておくことができ、出力回路１０における負帰還ループの安定性を高めることができる。

すなわち、本実施の形態に係る出力回路１０によれば、出力回路１０における負帰還ループの安定性を高め、且つ入力電圧ＶＩに対する出力電圧ＶＯＬの線形性を高めることが可能となる。

更に、本実施の形態に係る出力回路１０によれば、トランジスタＭＮ１および抵抗Ｒ１から成るソース接地回路を介して出力トランジスタＭＰ１を駆動し、且つ、抵抗Ｒ２およびＲ３の抵抗分圧によって生成した電圧を出力電圧ＶＯＬのモニタ電圧として差動増幅回路Ｕ１に入力するので、出力トランジスタＭＰ１を差動増幅回路Ｕ１によって直接駆動する場合に比べて、差動増幅回路Ｕ１の電源電圧ＶＤＤを電源電圧ＶＣＣよりも低く設定することが可能となる。これにより、電圧発生装置１の消費電力の低減を図ることができる。また、これによれば、上述したように変調回路１１と、Ｄ／Ａコンバータ１２と、差動増幅回路Ｕ１とを１つの半導体基板に形成した半導体装置で実現する場合、その半導体装置を低耐圧の製造プロセス（例えば、公知のＣＭＯＳプロセス）によって製造することができるので、電圧発生装置１の製造コストの削減を図ることが可能となる。

更に、本実施の形態に係る電圧発生装置１によれば、Ｄ／Ａコンバータ１２が、変調されたデジタル信号ＤＭを、出力端子ＳＧＮＤの電位を基準とした振幅のデジタル信号ＤＭに変換してからアナログ信号（入力電圧ＶＩ）に変換するから、０Ｖの出力電圧ＶＯＬを生成する場合であっても、出力電圧ＶＯＬに対応する入力電圧ＶＩを０Ｖよりも高くすることができる。すなわち、従来の図９に示したＤ／Ａコンバータのように、出力電圧を０Ｖにするために０Ｖの入力電圧ＶＩを生成する必要はない。したがって、本実施の形態に係る電圧発生装置１によれば、Ｄ／Ａコンバータ１２の出力段の差動増幅回路（ＯＰアンプ）Ｕ２が精度良く０Ｖを出力できない場合であっても、電圧発生装置１に要求された出力電圧範囲に応じた入力電圧ＶＩを生成することが容易となる。

また、本実施の形態に係る電圧発生装置１によれば、Ｄ／Ａコンバータ１２が出力端子ＳＧＮＤの電位を基準に入力電圧ＶＩを生成するので、入力電圧ＶＩに出力端子ＳＧＮＤの電圧と同一方向の温度依存性を持たせることができる。これによれば、例えば定電圧源１６を構成するダイオードＤの順方向電圧の温度依存性に起因して、出力端子ＳＧＮＤの電圧が温度に応じて変化する場合であっても、入力電圧ＶＩの電圧も同一方向に変化するので、結果的に出力電圧ＶＯＬは温度の影響を受け難くなる。

以上、本実施の形態に係る電圧発生装置によれば、デジタル入力に対して、より線形性の高いアナログ出力を実現することが可能となる。

≪実施の形態２≫
図４は、実施の形態２に係る出力回路を備えた電圧発生装置を示す図である。
同図に示される電圧発生装置２は、抵抗Ｒ４の代わりに定電流源回路２５を備える点で実施の形態１に係る電圧発生装置１と相違する一方、その他の構成は実施の形態１に係る電圧発生装置１と同様である。以下の説明においては、実施の形態１に係る電圧発生装置１と共通する構成要素については同一の符号を用いて表し、その詳細な説明は省略する。

具体的に、出力回路２は、出力端子ＶＯとグラウンドノードＧＮＤとの間に定電流源回路２５を備える。定電流源回路２５は、出力端子ＶＯ側からグラウンドノードＧＮＤ側に流れ込む方向に、定電流ＩＢを発生させる。特に制限されないが、定電流源回路２５は、例えば、電源電圧や温度の影響を受けにくいバンドギャップ電圧等に基づいて生成された基準電流をコピーして出力するカレントミラー回路等である。

これによれば、実施の形態１の出力回路１と同様に、０Ｖ付近の出力電圧ＶＯＬを生成する場合であっても、出力トランジスタＭＰ１に十分な電流を流しておくことができる。

以上、実施の形態２に係る出力回路２０によれば、実施の形態１に係る出力回路１０と同様に、出力回路２０における負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることが可能となる。

≪実施の形態３≫
図５は、実施の形態３に係る出力回路を備えた電圧発生装置を示す図である。
同図に示される電圧発生装置３は、出力回路３０が電源電圧ＶＣＣを基準として出力端子ＳＧＮＤの電位を決定する構成を有する点で実施の形態１に係る電圧発生装置１と相違する一方、出力回路３０以外の構成は実施の形態１に係る電圧発生装置１と同様である。以下の説明においては、実施の形態１に係る電圧発生装置１と共通する構成要素については同一の符号を用いて表し、その詳細な説明は省略する。

具体的に、出力回路３０は、負帰還増幅回路３３と、出力トランジスタＭＮ２と、出力負荷１５と、定電圧源２６と、抵抗Ｒ４とから構成される。

出力トランジスタＭＮ２は、出力端子ＶＯとグラウンドノードＧＮＤとの間に接続される。出力トランジスタＭＮ２は、例えば、負荷ＺＬを駆動することが可能な電流出力能力を備えたパワートランジスタであり、例えばＮチャネル型のＭＯＳトランジスタである。出力トランジスタＭＮ２は、そのソース電極がグラウンドノードＧＮＤに接続され、そのドレイン電極が出力端子ＶＯに接続される。
なお、本実施の形態においては、出力トランジスタＭＮ２のソース電極が本発明に係る出力トランジスタの第１主電極に対応し、出力トランジスタＭＮ２のドレイン電極が本発明に係る出力トランジスタの第２主電極に対応し、出力トランジスタＭＮ２のゲート電極が本発明に係る出力トランジスタの制御電極に対応する。

負帰還増幅回路３３は、モニタ電圧ＶＳが入力電圧ＶＩと一致するように、出力トランジスタＭＮ２を制御する。負帰還増幅回路３３は、例えば、差動増幅回路Ｕ１と、トランジスタＭＰ２および抵抗Ｒ１から構成されるソース接地回路とを含む。

差動増幅回路Ｕ１は、非反転入力端子（＋）に入力電圧ＶＩが供給され、反転入力端子（−）にモニタ電圧ＶＳが供給される。トランジスタＭＰ２は、例えば、Ｐチャネル型のＭＯＳトランジスタである。トランジスタＭＰ２は、そのソース電極が電源ノードＶＤＤに接続され、そのドレイン電極が抵抗Ｒ１に接続され、そのゲート電極は差動増幅回路Ｕ１の出力端子に接続される。抵抗Ｒ１は、トランジスタＭＰ２のドレイン電極とグラウンドノードＧＮＤとの間に接続される負荷素子である。抵抗Ｒ１とトランジスタＭＰ２のドレイン電極との接続ノードの電圧がトランジスタＭＮ２のゲート電極に供給される。
なお、本実施の形態においては、トランジスタＭＰ２のソース電極が本発明に係る増幅トランジスタの第１主電極に対応し、トランジスタＭＰ２のドレイン電極が本発明に係る増幅トランジスタの第２主電極に対応し、トランジスタＭＰ２のゲート電極が本発明に係る増幅トランジスタの制御電極に対応する。

定電圧源２６は、一端が出力端子ＳＧＮＤに接続され、他端が電源ノードＶＣＣに接続され、両端に定電圧を発生させる。特に制限されないが、定電圧源２６の両端に発生する電圧は、例えば１Ｖである。定電圧源２６は、例えば、実施の形態１における定電圧源１６と同様に、単数または直列に接続された複数のダイオードＤを含む。

抵抗Ｒ４は、出力端子ＶＯと電源ノードＶＣＣとの間に電流経路を形成する。これにより、トランジスタＭＮ２に流入する電流ＩＣは、外部の負荷ＺＬに流れる電流ＩＤと、抵抗Ｒ２、Ｒ３に流れる電流ＩＡとに加えて、抵抗Ｒ４に流れる電流ＩＢとの和となるので、例えば、出力電圧ＶＯＬを０Ｖにする場合であっても、抵抗Ｒ４を介して電源ノードＶＣＣから出力端子ＶＯに電流ＩＢが流れ、出力トランジスタＭＮ２は活性状態が保たれる（オフしない）。

以上のように出力回路３０を構成することで、出力端子ＳＧＮＤと出力端子ＶＯと間から入力電圧ＶＩに比例した電圧ＶＯＬが出力され、負荷ＺＬに供給される。

以上、実施の形態３に係る出力回路３０によれば、実施の形態１に係る出力回路１０と同様に、出力回路３０における負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることが可能となる。

≪実施の形態４≫
図６は、実施の形態４に係る出力回路を備えた電圧発生装置を示す図である。
同図に示される電圧発生装置４は、出力回路４０が２つの増幅段を有する点で、３つの増幅段を有する電圧発生装置１と相違する一方、出力回路４０以外の構成は電圧発生装置１と同様である。以下の説明においては、実施の形態１に係る電圧発生装置１と共通する構成要素については同一の符号を用いて表し、その詳細な説明は省略する。

具体的に、出力回路４０は、負帰還増幅回路４３と、出力トランジスタＭＰ１と、出力負荷１５と、定電圧源１６と、抵抗Ｒ４とから構成される。

負帰還増幅回路４３は、モニタ電圧ＶＳが入力電圧ＶＩと一致するように、出力トランジスタＭＰ１を制御する。負帰還増幅回路４３は、例えば、電源ノードＶＣＣからの給電により動作する差動増幅回路Ｕ１を含む。

差動増幅回路Ｕ１は、反転入力端子（−）に入力電圧ＶＩが供給され、非反転入力端子（＋）にモニタ電圧ＶＳが供給される。差動増幅回路Ｕ１の出力電圧がトランジスタＭＰ１のゲート電極に供給される。

これによれば、実施の形態１に係る出力回路１０と同様に、出力端子ＳＧＮＤと出力端子ＶＯとの間から入力電圧ＶＩに比例した電圧ＶＯＬが出力され、負荷ＺＬに供給される。

以上、実施の形態４に係る出力回路４０によれば、実施の形態１に係る出力回路１０と同様に、出力回路４０における負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることが可能となる。また、出力回路４０における増幅段を２つ（差動増幅回路Ｕ１と、出力トランジスタＭＰ１と出力負荷１５から成るソース接地増幅回路）にしたので、回路規模の縮小を図ることができる。また、増幅段が３つある場合に比べて、出力回路４０の更なる安定性の向上が期待できる。

≪実施の形態５≫
図７は、実施の形態５に係る出力回路を備えた電圧発生装置を示す図である。
同図に示される電圧発生装置５は、出力回路５０が出力段にソースフォロア回路を有する点で電圧発生装置１と相違する一方、出力回路５０以外の構成は電圧発生装置１と同様である。以下の説明においては、実施の形態１に係る電圧発生装置１と共通する構成要素については同一の符号を用いて表し、その詳細な説明は省略する。

具体的に、出力回路５０は、負帰還増幅回路５３と、出力トランジスタＭＮ３と、出力負荷１５と、定電圧源１６と、抵抗Ｒ４とから構成される。

出力トランジスタＭＮ３と出力負荷１５とは、ソースフォロア回路を構成する。具体的に、出力トランジスタＭＮ３は、電源ノードＶＣＣと出力端子ＶＯとの間に接続される。出力トランジスタＭＮ３は、例えば、負荷ＺＬを駆動することが可能な電流出力能力を備えたパワートランジスタであり、例えばＮチャネル型のＭＯＳトランジスタである。出力トランジスタＭＮ３は、そのソース電極が出力端子ＶＯに接続され、そのドレイン電極が電源ノードＶＣＣに接続される。出力負荷１５は、出力端子ＶＯと出力端子ＳＧＮＤとの間に接続される。出力負荷１５は、例えば、出力端子ＶＯと出力端子ＳＧＮＤとの間に直列に接続された抵抗Ｒ２およびＲ３から構成される。抵抗Ｒ２と抵抗Ｒ３による抵抗分圧によって生成された電圧がモニタ電圧ＶＳとして負帰還増幅回路５３に入力される。
なお、本実施の形態においては、出力トランジスタＭＮ３のソース電極が本発明に係る出力トランジスタの第１主電極に対応し、出力トランジスタＭＮ３のドレイン電極が本発明に係る出力トランジスタの第２主電極に対応し、出力トランジスタＭＮ３のゲート電極が本発明に係る出力トランジスタの制御電極に対応する。

負帰還増幅回路５３は、モニタ電圧ＶＳが入力電圧ＶＩと一致するように、出力トランジスタＭＮ３を制御する。負帰還増幅回路５３は、例えば、電源ノードＶＣＣからの給電により動作する差動増幅回路Ｕ１を含む。差動増幅回路Ｕ１は、非反転入力端子（＋）に入力電圧ＶＩが供給され、反転入力端子（−）にモニタ電圧ＶＳが供給される。差動増幅回路Ｕ１の出力電圧は、出力トランジスタＭＮ３のゲート電極に供給される。

これによれば、実施の形態１に係る出力回路１０と同様に、出力端子ＳＧＮＤと出力端子ＶＯとの間から入力電圧ＶＩに比例した電圧ＶＯＬが出力され、負荷ＺＬに供給される。

以上、実施の形態５に係る出力回路５０によれば、実施の形態１に係る出力回路１０と同様に、出力回路５０における負帰還ループの安定性を高め、且つ入力電圧に対する出力電圧の線形性を高めることが可能となる。また、出力回路５０における増幅段を２つ（差動増幅回路Ｕ１と、出力トランジスタＭＮ３と出力負荷１５から成るソースフォロア回路）にしたので、回路規模の縮小を図ることができる。また、増幅段が３つある場合に比べて、出力回路５０の更なる安定性の向上が期待できる。

以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

例えば、実施の形態１において、出力回路１０を構成するトランジスタＭＰ１、ＭＮ１、抵抗Ｒ１〜Ｒ４、および定電圧源１６がディスクリート部品によって構成される場合を例示したが、これらの回路素子の一部または全部を単数または複数の半導体チップで実現してもよく、特に制限はない。このことは、実施の形態２乃至５における差動増幅回路Ｕ１の後段の回路についても同様である。

また、上記の実施の形態では、Ｄ／Ａコンバータ１２における平滑化回路１２２が、２段のローパスフィルタ回路（Ｒｆ１及びＣｆ１とＲｆ２およびＣｆ２）と、差動増幅回路Ｕ２から成るボルテージフォロア回路とを含む場合を例示したが、デジタル信号ＤＴを平滑化してアナログ信号に変換することができれば、その回路構成は特に制限されない。例えば、平滑化回路１２２として、所望のフィルタ特性を有するアクティブフィルタ回路を用いることもできる。

また、上記の実施の形態において、出力端子ＶＯとグラウンドノードＧＮＤとの間に電流経路を形成する回路として、抵抗Ｒ４と定電流源回路２５を例示したが、出力電圧ＶＯＬが０Ｖまたは０Ｖ付近にある場合にトランジスタＭＰ１に十分な電流を流すことができる回路であれば、その回路構成に特に制限はない。

また、上記の実施の形態において、定電圧源１６、２６としてダイオードを用いる場合を例示したが、定電圧を発生することができれば、その回路構成に特に制限はない。

また、上記の実施の形態において、出力段のトランジスタＭＰ１、ＭＮ２、ＭＮ３がＭＯＳトランジスタである場合を例示したが、これに限られず、種々のトランジスタを用いることができる。例えば、ＭＯＳトランジスタの代わりに、バイポーラトランジスタを用いることも可能である。例えば、バイポーラトランジスタを適用した場合、エミッタ電極が本発明に係る出力トランジスタおよび増幅トランジスタの第１主電極に対応し、コレクタ電極が本発明に係る出力トランジスタおよび増幅トランジスタの第２主電極に対応し、ベース電極が本発明に係る出力トランジスタおよび増幅トランジスタの制御電極に対応する。
また、上記の実施の形態において、出力負荷１５を抵抗Ｒ２と抵抗Ｒ３を直列接続した回路としたが、これに限られない。例えば、出力負荷１５を一つの抵抗素子で構成する（抵抗Ｒ３を削除して短絡する）ことにより、出力端子ＶＯの電圧をそのままモニタ電圧ＶＳとして差動増幅回路Ｕ１に入力してもよい。

１〜５…電圧発生装置、ＤＩ…デジタル入力端子、ＶＯ、ＳＧＮＤ…出力端子、ＺＬ…負荷、１１…変調回路、１２…Ｄ／Ａコンバータ、１０、２０、３０、４０、５０…出力回路、ＤＭ…変調されたデジタル信号、ＶＩ…入力電圧、ＶＯＬ…出力電圧、ＶＳ…モニタ電圧、１３、３３、４３、５３…負帰還増幅回路、ＭＰ１、ＭＰ２…Ｐチャネル型のトランジスタ、１５…出力負荷、１６、２６…定電圧源、２５…定電流源回路、ＩＡ…出力負荷１５に流れる電流、ＩＢ…抵抗Ｒ４または定電流源回路２５に流れる電流、ＩＣ…トランジスタＭＰ１またはＭＮ２に流れる電流、ＩＤ…負荷ＺＬに流れる電流、ＭＮ１、ＭＮ２、ＭＮ３…Ｎチャネル型のトランジスタ、Ｄ…ダイオード、Ｕ１、Ｕ２…差動増幅回路、１２１…変換回路、ＳＷ１、ＳＷ２…スイッチ回路、ＶＲＥＦ…基準電圧、Ｒ１〜Ｒ３、Ｒｆ１、Ｒｆ２…抵抗、Ｃｆ１、Ｃｆ２…容量。

Claims (9)

1. 第１出力端子および第２出力端子と、
   直流電圧が供給される第１固定電位ノードと前記第１出力端子との間に接続された出力トランジスタと、
   前記第１出力端子と前記第２出力端子との間に接続された出力負荷と、
   前記第１出力端子と前記第２出力端子との間の電圧に基づくモニタ電圧が、外部から供給された入力電圧と一致するように、前記出力トランジスタを制御する負帰還増幅回路と、
   一端が前記第２出力端子に接続され、他端が前記第１固定電位ノードと異なる直流電圧が供給される第２固定電位ノードに接続され、定電圧を発生する定電圧源と、
   前記第１出力端子と前記第２固定電位ノードとの間に電流経路を形成する回路と、
   を有することを特徴とする出力回路。
2. 請求項１に記載の出力回路において、
   前記電流経路を形成する回路は、前記第１出力端子と前記第２固定電位ノードとの間に接続された抵抗素子を含む
   ことを特徴とする出力回路。
3. 請求項１に記載の出力回路において、
   前記電流経路を形成する回路は、前記第１出力端子と前記第２固定電位ノードとの間に接続された定電流源回路を含む
   ことを特徴とする出力回路。
4. 請求項１乃至３のいずれか一項に記載の出力回路において、
   前記第１固定電位ノードに供給される直流電圧は、電源電圧であり、
   前記第２固定電位ノードに供給される直流電圧は、グラウンド電圧である
   ことを特徴する出力回路。
5. 請求項１乃至３のいずれか一項に記載の出力回路において、
   前記第１固定電位ノードに供給される直流電圧は、グラウンド電圧であり、
   前記第２固定電位ノードに供給される直流電圧は、電源電圧である
   ことを特徴する出力回路。
6. 請求項１乃至５のいずれか一項に記載の出力回路において、
   前記出力負荷は、前記第１出力端子と前記第２出力端子との間に直列に接続された第１抵抗素子および第２抵抗素子を含み、
   前記負帰還増幅回路は、
   前記第１抵抗素子と前記第２抵抗素子との接続ノードの電圧が前記モニタ電圧として入力される反転入力端子と、前記入力電圧が入力される非反転入力端子とを有する差動増幅回路と、
   増幅トランジスタと、
   一端が前記第１固定電位ノードに接続された負荷素子と、を含み、
   前記増幅トランジスタの第１主電極が前記第２固定電位ノードに接続され、前記増幅トランジスタの第２主電極が前記負荷素子の他端に接続され、前記増幅トランジスタの制御電極が前記差動増幅回路の出力端子に接続され、
   前記出力トランジスタの第１主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの第２主電極が前記第１出力端子に接続され、前記出力トランジスタの制御電極が前記増幅トランジスタの第２主電極に接続される、
   ことを特徴とする出力回路。
7. 請求項１乃至５のいずれか一項に記載の出力回路において、
   前記負帰還増幅回路は、
   前記入力電圧が入力される反転入力端子と、前記モニタ電圧が入力される非反転入力端子とを有する差動増幅回路を含み、
   前記出力トランジスタの第１主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの第２主電極が前記第１出力端子に接続され、前記出力トランジスタの制御電極が前記差動増幅回路の出力端子に接続される
   ことを特徴とする出力回路。
8. 請求項１乃至５のいずれか一項に記載の出力回路において、
   前記負帰還増幅回路は、
   前記入力電圧が入力される非反転入力端子と、前記モニタ電圧が入力される反転入力端子とを有する差動増幅回路を含み、
   前記出力トランジスタの第１主電極が前記第１出力端子に接続され、前記出力トランジスタの第２主電極が前記第１固定電位ノードに接続され、前記出力トランジスタの制御電極が前記差動増幅回路の出力端子に接続される
   ことを特徴とする出力回路。
9. デジタル信号を変調する変調回路と、
   前記変調回路によって変調されたデジタル信号をアナログ信号に変換するＤ／Ａコンバータと、
   前記Ｄ／Ａコンバータによって変換されたアナログ信号を前記入力電圧として入力する請求項１乃至８のいずれか一項に記載の出力回路と、を備え、
   前記Ｄ／Ａコンバータは、
   前記変調されたデジタル信号を、前記第２出力端子の電圧を基準とした振幅のデジタル信号に変換する変換回路と、
   前記変換回路によって変換されたデジタル信号を平滑化し、前記アナログ信号として出力する平滑化回路と、を含む
   ことを特徴とする電圧発生装置。

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