KR20160084226A - 디커플링 회로와 이를 포함하는 반도체 장치 - Google Patents

디커플링 회로와 이를 포함하는 반도체 장치 Download PDF

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KR20160084226A
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Abstract

디커플링 회로와 이를 포함하는 반도체 장치가 제공된다. 상기 디커플링 회로는, 제1 단자에 일단이 연결되는 제1 커패시터와, 상기 제1 커패시터의 타단과 제2 단자 사이에 연결되는 제1 스위치 소자와, 상기 제1 커패시터의 타단의 전압 레벨을 기초로 상기 제1 스위치 소자를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로, 및 상기 제1 단자에 일단이 연결되는 제2 커패시터와, 상기 제2 커패시터의 타단과 상기 제2 단자 사이에 연결되는 제2 스위치 소자와, 상기 제2 커패시터의 타단의 전압 레벨 및 상기 제1 컨트롤 소자의 출력 신호를 기초로, 상기 제2 스위치 소자를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함한다.

Description

디커플링 회로와 이를 포함하는 반도체 장치{Decoupling circuit and Semiconductor device including the same}
본 발명은 디커플링 회로와 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 집적도와 동작속도의 증가에 따라 칩에 발생되는 파워 노이즈(power noise)는 칩의 동작에 매우 큰 영향을 주고 있다. 이러한 파워 노이즈를 줄이기 위해서, 디커플링 커패시터(decoupling capacitor)를 포함하여 많은 디커플링 소자들이 사용되고 있다. 이에 따라, 전체 칩에서 이러한 디커플링 소자들이 차지하는 면적은 계속 증가하고 있다.
이러한 디커플링 소자들 중 디커플링 커패시터는 파워 즉 전원과 접지(이하, VSS) 사이에 연결되어 직류(DC)를 제외한 교류(AC)영역에서 이론적으로 숏(Short) 상태를 만들어 줌으로써 그 사이의 교류 노이즈(AC noise)를 줄이는 역할을 한다. 이때, 상기 디커플링 커패시터의 성능은 커패시터의 면적에 비례하게 된다. 또한, 최근에는 커패시턴스(Capacitance)를 극대화하여 파워 노이즈를 최소화하기 위한 방안으로, 셀 타입 디커플링 커패시터(Cell Type Decoupling Capacitor)의 사용이 증가하는 추세이다.
이때, 원 스테이지(1-stage) 구조의 커패시터를 사용하는 경우, 단위 면적당 커패시턴스를 극대화 할 수 는 있으나, 커패시터 양단에 인가되는 전압이 증가하여 신뢰성을 저하시킬 수 있고, 멀티 스테이지를 이용하는 경우 전체 커패시턴스가 감소하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 원 스테이지 구조의 디커플링 커패시터에 대한 신뢰성을 높일 수 있고, 커패시턴스를 극대화하여 파워 노이즈를 최소화 할 수 있는 디커플링 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 원 스테이지 구조의 디커플링 커패시터에 대한 신뢰성을 높일 수 있고, 커패시턴스를 극대화하여 파워 노이즈를 최소화 할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디커플링 회로는, 제1 단자에 일단이 연결되는 제1 커패시터와, 상기 제1 커패시터의 타단과 제2 단자 사이에 연결되는 제1 스위치 소자와, 상기 제1 커패시터의 타단의 전압 레벨을 기초로 상기 제1 스위치 소자를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로, 및 상기 제1 단자에 일단이 연결되는 제2 커패시터와, 상기 제2 커패시터의 타단과 상기 제2 단자 사이에 연결되는 제2 스위치 소자와, 상기 제2 커패시터의 타단의 전압 레벨 및 상기 제1 컨트롤 소자의 출력 신호를 기초로, 상기 제2 스위치 소자를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스위치 소자는, PMOS 트랜지스터를 포함하고, 상기 제1 및 제2 컨트롤 소자는, NAND 게이트를 포함하되, 상기 제1 컨트롤 소자는, 활성화 신호(Enable Signal)를 입력받을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 커패시터에 TBBD가 발생하는 경우, 상기 제1 컨트롤 소자의 출력 신호는 활성화되고, 상기 제2 컨트롤 소자는 상기 제2 스위치 소자를 턴 온(turn on) 시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 커패시터에 TBBD가 발생된 경우, 상기 제1 커패시터의 저항은, 상기 제1 스위치 소자의 저항보다 작고, 상기 제1 커패시터의 타단의 전압 레벨은, 상기 제1 커패시터에 TBBD가 발생하기 전보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 단자는 VSS이고, 상기 제2 단자는 VDD일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스위치 소자는, PMOS 트랜지스터를 포함하고, 상기 제1 및 제2 컨트롤 소자는, 인버터(inverter) 소자를 포함하되, 상기 제1 컨트롤 소자의 입력은, 상기 제1 커패시터의 타단과 연결되고, 상기 제2 컨트롤 소자의 입력은, 상기 제2 커패시터의 타단 및 상기 제1 컨트롤 소자의 출력과 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 커패시터에 TBBD가 발생된 경우, 상기 제1 컨트롤 소자의 출력 신호는 활성화되고, 상기 제2 컨트롤 소자는 상기 제2 스위치 소자를 턴 온 시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스위치 소자는, PMOS 트랜지스터를 포함하고, 상기 제1 컨트롤 소자는, 상기 제2 컨트롤 소자와 서로 다른 소자를 포함하되, 상기 제1 컨트롤 소자의 입력은, 상기 제1 커패시터의 타단과 연결되고, 상기 제2 컨트롤 소자의 입력은, 상기 제2 커패시터의 타단 및 상기 제1 컨트롤 소자의 출력과 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨트롤 소자는, 인버터(inverter) 소자를 포함하고, 상기 제2 컨트롤 소자는, NAND 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 스위치 소자는, NMOS 트랜지스터를 포함하고, 상기 제1 컨트롤 소자는, 제1 OR 게이트 및 제1 NAND 게이트를 포함하고, 상기 제2 컨트롤 소자는, 제2 OR 게이트 및 제2 NAND 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 OR 게이트는, 리드(READ) 신호 및 상기 제1 커패시터의 타단의 신호를 입력받고, 상기 제1 NAND 게이트는, 상기 제1 OR 게이트의 출력 신호 및 초기화 신호(PVCCH)를 입력받고, 상기 제2 OR 게이트는, 상기 리드 신호 및 상기 제2 커패시터의 타단의 신호를 입력받고, 상기 제2 NAND 게이트는, 상기 제2 OR 게이트의 출력 신호 및 상기 제1 NAND 게이트의 출력 신호의 반전된 신호를 입력받을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 단자는 VDD이고, 상기 제2 단자는 VSS일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 단자에 일단이 연결되는 제3 커패시터와, 상기 제3 커패시터의 타단과 상기 제2 단자 사이에 연결되는 제3 스위치 소자와, 상기 제3 커패시터의 타단의 전압 레벨 및 상기 제2 컨트롤 소자의 출력 신호를 기초로, 상기 제3 스위치 소자를 온/오프 시키는 제3 컨트롤 소자를 포함하는 제3 회로를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 스위치 소자는, PMOS 또는 NMOS 트랜지스터를 포함하고, 상기 제3 컨트롤 소자는, NAND 게이트, OR 게이트, 또는 인버터(inverter) 소자를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 디커플링 회로는, 제1 커패시터와, 상기 제1 커패시터를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로, 및 제2 커패시터와, 상기 제2 커패시터를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함하되, 상기 제1 컨트롤 소자는, 상기 제1 커패시터에 TDDB(Time Dependent Dielectric Breakdown)가 발생하는 경우, 상기 제1 커패시터를 턴 오프시키고, 상기 제2 커패시터를 턴 온(turn On) 시키기 위한 제1 신호를 상기 제2 컨트롤 소자에 전달한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨트롤 소자는, NAND 게이트를 포함하되, 상기 제1 컨트롤 소자는, 활성화 신호(Enable Signal)를 입력받을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨트롤 소자는 상기 제1 커패시터의 일단의 전압 레벨을 기초로 상기 제1 스위치 소자를 제어하고, 상기 제1 커패시터에 TDDB 발생시, 상기 제1 커패시터의 일단의 전압 레벨은 감소하고, 상기 제2 커패시터의 일단의 전압 레벨은 증가할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨트롤 소자는, 인버터(inverter) 소자를 포함하되, 상기 제1 컨트롤 소자의 입력은, 상기 제1 커패시터의 타단과 연결되고, 상기 제2 컨트롤 소자의 입력은, 상기 제2 커패시터의 타단 및 상기 제1 컨트롤 소자의 출력과 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 커패시터에 TDDB 발생시, 상기 제1 신호는 로우 레벨에서 하이 레벨로 변하고, 상기 제2 스위치 소자는 턴 온 될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨트롤 소자는, 상기 제2 컨트롤 소자와 서로 다른 소자를 포함하되, 상기 제1 컨트롤 소자의 입력은, 상기 제1 커패시터의 타단과 연결되고, 상기 제2 컨트롤 소자의 입력은, 상기 제2 커패시터의 타단 및 상기 제1 컨트롤 소자의 출력과 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 컨트롤 소자는, 제1 OR 게이트 및 제1 NAND 게이트를 포함하고, 상기 제2 컨트롤 소자는, 제2 OR 게이트 및 제2 NAND 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 OR 게이트는, 리드(READ) 신호 및 상기 제1 커패시터의 타단의 신호가 인가되고, 상기 제1 NAND 게이트는, 상기 제1 OR 게이트의 출력 신호 및 초기화 신호(PVCCH)가 인가되고, 상기 제2 OR 게이트는, 상기 리드 신호 및 상기 제2 커패시터의 타단의 신호가 인가되고, 상기 제2 NAND 게이트는, 상기 제2 OR 게이트의 출력 신호 및 상기 제1 NAND 게이트의 출력 신호가 반전되어 인가될 수 있다.
본 발명의 몇몇 실시예에서, 상기 리드 신호가 턴 오프(turn OFF)될 때,
상기 제1 커패시터에 TBBD가 발생되지 않은 경우, 상기 제1 커패시터의 타단의 전압 레벨은 유지되고, 상기 제1 커패시터에 TBBD가 발생된 경우, 상기 제1 커패시터의 타단의 전압 레벨은 상승할 수 있다.
본 발명의 몇몇 실시예에서, 제3 커패시터와, 상기 제3 커패시터를 온/오프 시키는 제3 컨트롤 소자를 포함하는 제3 회로를 더 포함하되, 상기 제2 커패시터에 TDDB가 발생하는 경우, 상기 제2 컨트롤 소자는 상기 제2 커패시터를 턴 오프시키고, 상기 제3 커패시터를 턴 온 시키기 위한 제2 신호를 상기 제3 컨트롤 소자에 전달할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 컨트롤 소자는 상기 제2 커패시터의 일단의 전압 레벨을 기초로 상기 제2 커패시터를 제어하고, 상기 제2 커패시터에 TDDB 발생시, 상기 제2 커패시터의 일단의 전압 레벨은 감소하고, 상기 제3 커패시터의 일단의 전압 레벨은 증가할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, VDD와 VSS 사이에 연결되는 복수의 논리 회로, 및 상기 복수의 논리 회로에 각각 병렬로 연결되는 복수의 디커플링 회로를 포함하되, 각각의 상기 디커플링 회로는, 제1 커패시터와, 상기 제1 커패시터를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로와, 제2 커패시터와, 상기 제2 커패시터를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함하고, 상기 제1 컨트롤 소자는, 리드(READ) 신호를 입력받아, 상기 제1 커패시터의 TDDB 발생 여부를 테스트하고, 상기 제1 커패시터에 TDDB가 발생된 경우, 상기 제1 커패시터를 턴 오프시키고, 상기 제2 커패시터를 턴 온 시키기 위한 제1 신호를 상기 제2 컨트롤 소자에 전달한다.
본 발명의 몇몇 실시예에서, 상기 리드 신호는 상기 복수의 디커플링 회로에 각각 입력되고, 상기 복수의 디커플링 회로에 인가되는 복수의 상기 리드 신호는, 상기 복수의 디커플링 회로에 순차적으로 인가될 수 있다.
본 발명의 몇몇 실시예에서, 상기 리드 신호는 상기 복수의 디커플링 회로에 각각 입력되고, 상기 복수의 디커플링 회로에 인가되는 복수의 상기 리드 신호는, 상기 복수의 디커플링 회로에 랜덤하게 인가될 수 있다.
본 발명의 몇몇 실시예에서, 각각의 상기 디커플링 회로는, 제3 커패시터와, 상기 제3 커패시터를 온/오프 시키는 제3 컨트롤 소자를 포함하는 제3 회로를 더 포함하되, 상기 제2 커패시터에 TDDB가 발생된 경우, 상기 제2 컨트롤 소자는 상기 제2 커패시터를 오프시키고, 상기 제3 커패시터를 턴 온 시키기 위한 제2 신호를 상기 제3 컨트롤 소자에 전달할 수 있다.기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 2는 본 발명의 제2 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 3은 본 발명의 제2 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 제3 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 5는 본 발명의 제3 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제4 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 7은 본 발명의 제4 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 제5 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 9는 본 발명의 제5 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 제6 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 11은 본 발명의 제6 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 장치를 설명하기 위한 블럭도이다.
도 13은 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 칩를 설명하기 위한 블럭도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 칩을 포함하는 반도체 장치를 설명하기 위한 블럭도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 디커플링 회로 및 이를 포함하는 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 디커플링 회로(1)는 제1 회로(100)와 제2 회로(110)를 포함한다. 상기 제1 회로(100) 및 제2 회로(110)는 각각 셀 타입 커패시터(Cell Type Capacitor)를 구성할 수 있다.
제1 회로(100)는 제1 커패시터(101), 제1 스위치 소자(106), 제1 컨트롤 소자(103)를 포함할 수 있다.
제1 커패시터(101)의 일단은 VDD에 연결되고, 타단은 제1 스위치 소자(106) 및 제1 컨트롤 소자(103)와 연결될 수 있다. 제1 커패시터(101)는 반도체 메모리 장치에서 전원과 그라운드 사이에 존재하는 노이즈를 감소시킬 수 있다. 제1 커패시터(101)는 전기를 축적할 수 있는 능력을 가지는 전자 부품으로, 전기를 축적하는 능력 외에도 직류 전류를 차단하고 교류 전류를 통과시키는 용도로도 사용될 수 있다. 제1 커패시터(101)의 구조는 간격이 좁은 두 개의 전극과 전극 사이에 구비된 유전체로 구성될 수 있다. 제1 커패시터(101)는 고정　커패시터 또는 가변　커패시터를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 스위치 소자(106)는 VSS와 제1 커패시터(101) 사이에 연결될 수 있다. 제1 스위치 소자(106)는 자신의 양단의 전기 회로를 연결하거나, 끊을 수 있다. 제1 스위치 소자(106)는 제1 컨트롤 소자(103)의 출력 신호에 의해 제어될 수 있다. 제1 스위치 소자(106)는 PMOS 또는 NMOS 트랜지스터를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 컨트롤 소자(103)는 제1 커패시터(101)의 전기적 특성에 따라 제1 스위치 소자(106)를 제어할 수 있다. 구체적으로, 제1 컨트롤 소자(103)는 제1 커패시터(101)의 타단(A)의 전압 레벨을 기초로 상기 제1 스위치 소자(106)를 온/오프 시킬 수 있다. 제1 컨트롤 소자(103)는 미리 정해진 기준을 기초로 상기 제1 커패시터(101)의 타단(A)의 전압 레벨을 로우 레벨 또는 하이 레벨로 판별하고, 이에 따라 '0' 또는 '1'의 논리값을 부여할 수 있다. 제1 컨트롤 소자(103)는 출력 신호를 이용하여 제1 스위치 소자(106)의 동작을 제어하고, 상기 출력 신호를 제2 컨트롤 소자(113)에 전달할 수 있다. 제1 컨트롤 소자(103)는 NAND 게이트, OR 게이트, 또는 인버터 소자 등을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 회로(110)는 제2 커패시터(111), 제2 스위치 소자(116), 제2 컨트롤 소자(113)를 포함할 수 있다. 제2 회로(110)의 구조는 제1 회로(100)와 실질적으로 동일하게 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 자세한 내용은 후술하도록 한다.
구체적으로, 제2 커패시터(111)의 일단은 VDD에 연결되고, 타단은 제1 스위치 소자(106) 및 제1 컨트롤 소자(103)와 연결될 수 있다. 제2 스위치 소자(116)는 VSS와 제2 커패시터(111) 사이에 연결될 수 있다. 제2 스위치 소자(116)는 제2 컨트롤 소자(113)의 출력 신호에 의해 제어될 수 있다. 제2 스위치 소자(116)는 PMOS 또는 NMOS 트랜지스터를 포함할 수 있다.
제2 컨트롤 소자(113)는 상기 제2 커패시터(111)의 타단(B)의 전압 레벨을 기초로 상기 제2 스위치 소자(116)를 턴 온/오프 시킬 수 있다. 제2 컨트롤 소자(113)는 미리 정해진 기준을 기초로 상기 제2 커패시터(111)의 타단(B)의 전압 레벨을 로우 레벨 또는 하이 레벨로 판별하고, 이에 따라 '0' 또는 '1'의 논리값을 부여할 수 있다. 제2 컨트롤 소자(113)는 출력 신호를 제2 스위치 소자(116)에 전달하여 제2 스위치 소자(116)의 동작을 제어할 수 있다. 제2 컨트롤 소자(113)는 NAND 게이트, OR 게이트, 또는 인버터 소자 등을 포함할 수 있다.
제1 커패시터(101)에 TDDB(Time Dependent Dielectric Breakdown)가 발생하지 않는 경우, 제1 커패시터(101)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, 제1 커패시터(101)의 타단(A)의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨이 '0'의 논리값을 갖는 경우, 제1 컨트롤 소자(103)는 제1 스위치 소자(106)를 온(On) 시킬 수 있는 신호를 출력할 수 있다. 이어서, 제1 스위치 소자(106)는 제1 커패시터(101)의 타단(A)을 VSS에 연결시킴으로써, 제1 커패시터(101)를 구동시킬 수 있다.
제1 커패시터(101)에 TDDB가 발생하는 경우, 제1 커패시터(101)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 경우, 제1 커패시터(101)의 타단(A)의 전압 레벨은 VDD에 가까워질 수 있다. 즉, A 노드의 전압 레벨이 '1'의 논리값을 갖는 경우, 제1 컨트롤 소자(103)는 제1 스위치 소자(106)를 오프 시킬 수 있는 신호를 출력할 수 있다. 이어서, 제1 스위치 소자(106)는 제1 회로(100)를 오픈시킴으로써, TDDB가 발생한 제1 커패시터(101)를 사용하지 못하도록 할 수 있다. 이와 동시에, 제1 컨트롤 소자(103)는 제2 컨트롤 소자(113)에 제2 스위치 소자(116)를 동작시킬 수 있는 출력 신호를 전달할 수 있다. 제2 컨트롤 소자(113)는 제2 스위치 소자(116)를 턴 온 시킴으로써, 제1 커패시터(101)를 대체하여 제2 커패시터(111)가 동작하도록 할 수 있다.
본 발명에서 제시하는 디커플링 회로(1)는 복수의 셀 타입 커패시터를 포함할 수 있다. 셀 타입 커패시터를 복수의 모듈 단위로 구성할 경우, TDDB가 발생한 셀 타입 커패시터는 별도의 과정없이 비활성 모드(Disable Mode)로 전환 되고, TDDB가 발생한 셀 타입 커패시터를 대신하여, 리던던트 셀 커패시터(Redundant Cell Capactor)가 활성 모드(Enable Mode)로 동작할 수 있다. 구체적으로, 제1 컨트롤 소자(103)는, 제1 회로(100)의 제1 커패시터(101)에 TBBD가 발생하는 경우, 제1 스위치 소자(106)를 턴 오프시키고, 제2 스위치 소자(116)를 턴 온 시키기 위한 제1 신호를 상기 제2 컨트롤 소자(113)에 전달함으로써, 제1 커패시터(101)를 대체하여 제2 커패시터(111)를 동작시킬 수 있다. 따라서, 제2 커패시터(111)는 제1 커패시터(101)의 리던던시로서 동작한다. 이를 통해, 디커플링 회로(1)는 제1 커패시터(101)에 TBBD 발생 시 동작하는 제2 커패시터(111)를 포함함으로써, 원 스테이지 셀 타입 커패시터(1 Stage Cell Type Capacitor)의 신뢰성 문제를 해결할 수 있고, 또한, 제2 커패시터(111)는 제1 커패시터(101)의 리던던시로서 동작함으로써, 병렬로 둘 이상의 커패시터가 연결되는 경우보다 큰 커패시터의 커패시턴스(Capacitance)를 확보할 수 있으며, 파워 노이즈(Power Noise)를 최소화할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다. 도 3은 본 발명의 제2 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다.
도 2와 도 3을 참조하면, 본 발명의 제2 실시예에 따른 디커플링 회로(2)는 제1 회로(200)와 제2 회로(210)를 포함한다. 제1 회로(200)는 제1 커패시터(201), 제1 스위치 소자(206), 제1 컨트롤 소자(203)를 포함할 수 있고, 제2 회로(210)는 제2 커패시터(211), 제2 스위치 소자(216), 제2 컨트롤 소자(213)를 포함할 수 있다. 제2 회로(210)는 제1 회로(200)와 실질적으로 동일하게 구성될 수 있다.
구체적으로, 제1 스위치는 PMOS 트랜지스터를 포함하고, 제1 컨트롤 소자(203)는 NAND 게이트를 포함할 수 있다. 제1 커패시터(201)의 일단은 VSS에 연결되고, 타단은 제1 스위치 소자(206) 및 제1 컨트롤 소자(203)와 연결될 수 있다.
제1 스위치 소자(206)는 VDD와 제1 커패시터(201) 사이에 연결될 수 있다. 제1 스위치 소자(206)는 제1 스위치 소자(206) 양단의 전기 회로를 연결(short)하거나, 개방(open)시킬 수 있다. 제1 스위치 소자(206)는 제1 컨트롤 소자(203)의 출력 신호에 의해 제어될 수 있다. 제1 컨트롤 소자(203)의 출력 신호가 '0'의 논리값을 갖는 경우, 제1 스위치 소자(206)는 전기 회로를 연결하고, 출력 신호가 '1'의 논리값을 갖는 경우, 제1 스위치 소자(206)는 전기 회로를 개방한다.
제2 스위치 소자(216)는 PMOS 트랜지스터를 포함하고, 제2 컨트롤 소자(213)는 NAND 게이트를 포함할 수 있다. 제2 커패시터(211)의 일단은 VSS에 연결되고, 타단은 제2 스위치 소자(216) 및 제2 컨트롤 소자(213)와 연결될 수 있다.
제2 스위치 소자(216)는 VDD와 제2 커패시터(211) 사이에 연결될 수 있다. 제2 스위치 소자(216)는 제2 스위치 소자(216) 양단의 전기 회로를 연결(short)하거나, 개방(open)시킬 수 있다. 제2 스위치 소자(216)는 제2 컨트롤 소자(213)의 출력 신호에 의해 제어될 수 있다. 제2 컨트롤 소자(213)의 출력 신호가 '0'의 논리값을 갖는 경우, 제2 스위치 소자(216)는 전기 회로를 연결하고, 출력 신호가 '1'의 논리값을 갖는 경우, 제2 스위치 소자(216)는 전기 회로를 개방한다.
제1 컨트롤 소자(203)는 활성화 신호(Enable Signal; EN)를 입력받을 수 있다. 제1 컨트롤 소자(203)는 제1 커패시터(201)의 타단(A)의 전압 레벨과, 활성화 신호(Enable Signal)를 기초로 제1 스위치 소자(206)를 온/오프 시킬 수 있다. 구체적으로, 도 3의 제1 구간(Ⅰ)에서, 제1 커패시터(201)에 TDDB가 발생하지 않는 경우, 제1 커패시터(201)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '1'의 논리값을 가질 수 있고, 제1 컨트롤 소자(203)는 제1 스위치 소자(206)를 온(On) 시킬 수 있는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 출력할 수 있다.
반면, 도 3의 제2 구간(Ⅱ)에서, 제1 커패시터(201)에 TDDB가 발생하는 경우, 제1 커패시터(201)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 때, 제1 커패시터(201)의 저항은, 상기 제1 스위치 소자(206)의 저항보다 작고, 상기 제1 커패시터(201)의 타단(A)의 전압 레벨은 상기 제1 커패시터(201)에 TBBD가 발생하기 전보다 낮게 형성될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제1 컨트롤 소자(203)는 제1 스위치 소자(206)를 오프 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
제2 컨트롤 소자(213)는 제1 컨트롤 소자(203)의 출력 신호를 입력받을 수 있다. 제2 컨트롤 소자(213)는 제2 커패시터(211)의 타단(B)의 전압 레벨과, 제1 컨트롤 소자(203)의 출력 신호를 기초로 제2 스위치 소자(216)를 온/오프 시킬 수 있다. 구체적으로, 도 5의 제1 구간(Ⅰ)에서, 제1 커패시터(201)에 TDDB가 발생하지 않는 경우, 제1 컨트롤 소자(203)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(213)는 제2 스위치 소자(216)를 오프시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
반면, 제1 커패시터(201)에 TDDB가 발생하는 경우, 제1 컨트롤 소자(203)의 출력 신호는 '1'의 논리값을 가질 수 있고, 제2 컨트롤 소자(213)는 제2 스위치 소자(216)를 온 시키는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 출력할 수 있다. 이때, 제2 커패시터(211)는 정상적으로 동작하기에 전기적으로 개방된 상태(Open)가 될 수 있고, 이 경우, B 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, B 노드의 전압 레벨은 '1'의 논리값을 가질 수 있다.
정리하자면, 제1 커패시터(201)에 TDDB 발생시, 제1 커패시터(201)는 전기적으로 연결된 상태(Short)이다. A 노드는 VSS 전압이 되며, 제1 컨트롤 소자(203)는 이를 이용해 제1 스위치 소자(206)를 오프 시킬 수 있는 신호(예를 들어, 노드 X = VDD)를 생성해 TDDB가 발생한 셀 타입 커패시터(제1 회로(200))를 사용하지 못하도록 하고, 동시에, 다른 셀 타입 커패시터(제2 회로(210))를 활성 모드(Enable Mode)에서 동작하도록 한다.
반대의 경우, 제1 커패시터(201)는 전기적으로 절연된 상태(Open)이며, 제1 스위치 소자(206)는 이를 이용해 제1 컨트롤 소자(203)를 온 시킬 수 있는 신호(노드 X = VSS)를 생성해 셀 타입 커패시터(제1 회로(200))를 사용할 수 있도록 하고, 동시에, 다른 셀 타입 커패시터(제2 회로(210))를 비활성 모드(Disable Mode)에서 동작하도록 한다.
이를 통해, 본 발명의 다른 실시예에 따른 디커플링 회로(2)는 제1 커패시터(201)에 TBBD 발생 시 동작하는 제2 커패시터(211) 를 포함함으로써,기존의 원 스테이지 셀 타입 커패시터(1 Stage Cell Type Capacitor)의 신뢰성 문제를 해결할 수 있고, 또한, 제2 커패시터(111)는 제1 커패시터(101)의 리던던시로서 동작함으로써, 병렬로 둘 이상의 커패시터가 연결되는 경우보다 큰 커패시턴스(capacitance)를 확보할 수 있고, 파워 노이즈(Power Noise)도 최소화할 수 있다.
도 4는 본 발명의 제3 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다. 도 5는 본 발명의 제3 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 4와 도 5를 참조하면, 본 발명의 제3 실시예에 따른 디커플링 회로(3)는 제1 회로(300)와 제2 회로(310)를 포함한다. 제1 회로(300)는 제1 커패시터(301), 제1 스위치 소자(306), 제1 컨트롤 소자(303)를 포함할 수 있고, 제2 회로(310)는 제1 회로(300)와 실질적으로 동일하게 구성될 수 있다. 또한, 본 발명의 제3 실시예에 따른 디커플링 회로(3)는 도 2 및 도 3을 참조하여 설명한 본 발명의 제2 실시예에 따른 디커플링 회로(2)와 실질적으로 동일하게 동작할 수 있다.
구체적으로, 제1 스위치 소자(306)는 PMOS 트랜지스터를 포함하고, 제1 컨트롤 소자(303)는 인버터(inverter) 소자를 포함할 수 있다. 제1 커패시터(301)의 일단은 VSS에 연결되고, 타단은 제1 스위치 소자(306) 및 제1 컨트롤 소자(303)와 연결될 수 있다.
제1 스위치 소자(306)는 VDD와 제1 커패시터(301) 사이에 연결될 수 있다. 제1 스위치 소자(306)는 제1 스위치 소자(306) 양단의 전기 회로를 연결(short)하거나, 개방(open)시킬 수 있다. 제1 스위치 소자(306)는 제1 컨트롤 소자(303)의 출력 신호에 의해 제어될 수 있다.
제2 스위치 소자(316)는 PMOS 트랜지스터를 포함하고, 제2 컨트롤 소자(313)는 인터버 소자를 포함할 수 있다. 제2 커패시터(311)의 일단은 VSS에 연결되고, 타단은 제2 스위치 소자(316) 및 제2 컨트롤 소자(313)와 연결될 수 있다. 제2 스위치 소자(316)는 VDD와 제2 커패시터(311) 사이에 연결될 수 있다. 제2 스위치 소자(316)는 제2 컨트롤 소자(313)의 출력 신호에 의해 제어될 수 있다.
제1 컨트롤 소자(303)는 제1 커패시터(301)의 타단(A)의 전압 레벨을 기초로 제1 스위치 소자(306)를 온/오프 시킬 수 있다. 구체적으로, 도 5의 제1 구간(Ⅰ)에서, 제1 커패시터(301)에 TDDB가 발생하지 않는 경우, 제1 커패시터(301)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '1'의 논리값을 가질 수 있고, 제1 컨트롤 소자(303)는 제1 스위치 소자(306)를 온(On) 시킬 수 있는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 X 노드로 출력할 수 있다.
반면, 도 5의 제2 구간(Ⅱ)에서, 제1 커패시터(301)에 TDDB가 발생하는 경우, 제1 커패시터(301)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제1 컨트롤 소자(303)는 제1 스위치 소자(306)를 오프 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
제2 컨트롤 소자(313)는 제1 컨트롤 소자(303)의 출력 신호를 입력받을 수 있다. 제2 컨트롤 소자(313)는 제2 커패시터(311)의 타단(B)의 전압 레벨과, 제1 컨트롤 소자(303)의 출력 신호를 기초로 제2 스위치 소자(316)를 온/오프 시킬 수 있다. 구체적으로, 도 5의 제1 구간(Ⅰ)에서, 제1 커패시터(301)에 TDDB가 발생하지 않는 경우, 제1 컨트롤 소자(303)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(313)는 제2 스위치 소자(316)를 오프시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다. 반면, 제1 커패시터(301)에 TDDB가 발생하는 경우, 제1 컨트롤 소자(303)의 출력 신호는 '1'의 논리값을 가질 수 있고, 제2 컨트롤 소자(313)는 제2 스위치 소자(316)를 온 시키는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 출력할 수 있다.
정리하자면, 제1 커패시터(301)에 TDDB 발생시, 제1 커패시터(301)는 전기적으로 연결된 상태(Short)이다. A 노드는 VSS 전압이 되며, 제1 컨트롤 소자(303)는 이를 이용해 제1 스위치 소자(306)를 오프 시킬 수 있는 신호(예를 들어, 노드 X = VDD)를 생성해 TDDB가 발생한 셀 타입 커패시터(제1 회로(300))를 사용하지 못하도록 하고, 동시에, 다른 셀 타입 커패시터(제2 회로(310))를 활성 모드(Enable Mode)에서 동작하도록 한다.
반대의 경우, 제1 커패시터(301)는 전기적으로 절연된 상태(Open)이며, 제1 스위치 소자(306)는 이를 이용해 제1 컨트롤 소자(303)를 온 시킬 수 있는 신호(노드 X = VSS)를 생성해 셀 타입 커패시터(제1 회로(300))를 사용할 수 있도록 하고, 동시에, 다른 셀 타입 커패시터(제2 회로(310))를 비활성 모드(Disable Mode)에서 동작하도록 한다.
도 6은 본 발명의 제4 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다. 도 7은 본 발명의 제4 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6과 도 7을 참조하면, 본 발명의 제4 실시예에 따른 디커플링 회로(4)는 제1 회로(400)와 제2 회로(410)를 포함한다. 제1 회로(400)는 제1 커패시터(401), 제1 스위치 소자(406), 제1 컨트롤 소자(403)를 포함할 수 있고, 제2 회로(410)는 제2 커패시터(411), 제2 스위치 소자(416), 제2 컨트롤 소자(413)를 포함할 수 있다. 상기 제1 컨트롤 소자(403)는, 상기 제2 컨트롤 소자(413)와 서로 다른 소자를 포함할 수 있다.
구체적으로, 제1 스위치 소자(406)는 PMOS 트랜지스터를 포함하고, 제1 컨트롤 소자(403)는 인버터(inverter) 소자를 포함할 수 있다. 제1 커패시터(401)의 일단은 VSS에 연결되고, 타단은 제1 스위치 소자(406) 및 제1 컨트롤 소자(403)와 연결될 수 있다.
제1 스위치 소자(406)는 VDD와 제1 커패시터(401) 사이에 연결될 수 있다. 제1 스위치 소자(406)는 제1 스위치 소자(406) 양단의 전기 회로를 연결(short)하거나, 개방(open)시킬 수 있다. 제1 스위치 소자(406)는 제1 컨트롤 소자(403)의 출력 신호에 의해 제어될 수 있다.
제2 스위치 소자(416)는 PMOS 트랜지스터를 포함하고, 제2 컨트롤 소자(413)는 NAND 게이트를 포함할 수 있다. 제2 커패시터(411)의 일단은 VSS에 연결되고, 타단은 제2 스위치 소자(416) 및 제2 컨트롤 소자(413)와 연결될 수 있다. 제2 스위치 소자(416)는 VDD와 제2 커패시터(411) 사이에 연결될 수 있다. 제2 스위치 소자(416)는 제2 컨트롤 소자(413)의 출력 신호에 의해 제어될 수 있다.
제1 컨트롤 소자(403)는 제1 커패시터(401)의 타단(A)의 전압 레벨을 기초로 제1 스위치 소자(406)를 온/오프 시킬 수 있다. 구체적으로, 도 7의 제1 구간(Ⅰ)에서, 제1 커패시터(401)에 TDDB가 발생하지 않는 경우, 제1 커패시터(401)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '1'의 논리값을 가질 수 있고, 제1 컨트롤 소자(403)는 제1 스위치 소자(406)를 온(On) 시킬 수 있는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 X 노드로 출력할 수 있다.
반면, 도 7의 제2 구간(Ⅱ)에서, 제1 커패시터(401)에 TDDB가 발생하는 경우, 제1 커패시터(401)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제1 컨트롤 소자(403)는 제1 스위치 소자(406)를 오프 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
제2 컨트롤 소자(413)는 제2 커패시터(411)의 타단(B)의 전압 레벨과, 제1 컨트롤 소자(403)의 출력 신호를 기초로 제2 스위치 소자(416)를 온/오프 시킬 수 있다. 구체적으로, 도 7의 제1 구간(Ⅰ)에서, 제1 커패시터(401)에 TDDB가 발생하지 않는 경우, 제1 컨트롤 소자(403)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(413)는 제2 스위치 소자(416)를 오프시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
본 발명의 제4 실시예에 따른 디커플링 회로(4)는 도 2 및 도 3을 참조하여 설명한 본 발명의 제2 실시예에 따른 디커플링 회로(2)와 실질적으로 동일하게 동작할 수 있다.
도 8은 본 발명의 제5 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다. 도 9는 본 발명의 제5 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8과 도 9를 참조하면, 본 발명의 제5 실시예에 따른 디커플링 회로(5)는 제1 회로(500)와 제2 회로(510)를 포함한다. 제1 회로(500)는 제1 커패시터(501), 제1 스위치 소자(506), 제1 컨트롤 소자(503)를 포함할 수 있고, 제2 회로(510)는 제2 커패시터(511), 제2 스위치 소자(516), 제2 컨트롤 소자(513)를 포함할 수 있다. 제2 회로(510)는 제1 회로(500)와 실질적으로 동일하게 구성될 수 있다.
구체적으로, 제1 스위치 소자(506)는 NMOS 트랜지스터를 포함하고, 제1 컨트롤 소자(503)는 제1 OR 게이트(504) 및 제1 NAND 게이트(514)를 포함할 수 있다. 제1 커패시터(501)의 일단은 VDD에 연결되고, 타단은 제1 스위치 소자(506) 및 제1 컨트롤 소자(503)와 연결될 수 있다.
제1 스위치 소자(506)는 VSS와 제1 커패시터(501) 사이에 연결될 수 있다. 제1 스위치 소자(506)는 제1 컨트롤 소자(503)의 출력 신호에 의해 제어될 수 있다.
제2 스위치 소자(516)는 NMOS 트랜지스터를 포함하고, 제2 컨트롤 소자(513)는 제2 OR 게이트(514) 및 제2 NAND 게이트(515)를 포함할 수 있다. 제2 커패시터(511)의 일단은 VDD에 연결되고, 타단은 제2 스위치 소자(516) 및 제2 컨트롤 소자(513)와 연결될 수 있다.
제2 스위치 소자(516)는 VSS와 제2 커패시터(511) 사이에 연결될 수 있다. 제2 스위치 소자(516)는 제2 컨트롤 소자(513)의 출력 신호에 의해 제어될 수 있다.
제1 컨트롤 소자(503)는 리드 신호(READ)를 입력받을 수 있다. 상기 리드 신호(READ)는 제1 회로(500)의 TBBD 발생 여부를 테스트하기 위한 신호이다. 이에 대한 구체적인 설명은 후술하도록 한다.
제1 OR 게이트(504)는 제1 커패시터(501)의 타단(A)의 전압 레벨과, 리드 신호(READ)를 기초로, 제1 NAND 게이트(505)에 출력 신호를 전달할 수 있다. 제1 NAND 게이트(505)는 초기화 신호(이하 PVCCH)와 제1 OR 게이트(504)의 출력 신호를 기초로, 제1 스위치 소자(506)를 온/오프 시킬 수 있다.
구체적으로, 도 9의 제1 구간(Ⅰ)에서, VDD와 PVCCH가 인가되고, 제1 스위치 소자(506)와 제2 스위치 소자(516)는 온 상태에 있게 되어, 제1 커패시터(501)와 제2 커패시터(511)에는 일정 전압이 충전될 수 있다. 즉, 제1 커패시터(501)와 제2 커패시터(511)를 초기화시킬 수 있다. PVCCH는 VDD와 동시에 또는 순차적으로 인가될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 9의 제2 구간(Ⅱ)에서, 제1 커패시터(501)에 TDDB가 발생하지 않는 경우, 리드 신호(READ)가 턴 오프된 이후, 제1 커패시터(501)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨로 유지될 수 있다. 즉, A 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제1 NAND 게이트(514)는 제1 스위치 소자(506)를 온(On) 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
반면, 도 9의 제3 구간(Ⅲ)에서, 제1 커패시터(501)에 TDDB가 발생하는 경우, 리드 신호(READ)가 턴 오프된 이후, 제1 커패시터(501)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 때, 제1 커패시터(501)의 저항은, 상기 제1 스위치 소자(506)의 저항보다 작고, 상기 제1 커패시터(501)의 타단(A)의 전압 레벨은 상기 제1 커패시터(501)에 TBBD가 발생하기 전보다 낮게 형성될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨에서 하이 레벨로 상승할 수 있다. 즉, A 노드의 전압 레벨은 '0'에서 '1'의 논리값으로 변할 수 있고, 제1 NAND 게이트(514)는 제1 스위치 소자(506)를 오프 시킬 수 있는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 계속해서 출력할 수 있다.
여기에서, 리드 신호(READ)가 턴 온되는 경우, 제1 스위치 소자(506)는 항상 개방 상태가 될 수 있다. 이어서 리드 신호(READ)가 턴 오프 될 때, TDDB가 발생하지 않은 경우라면, 제1 스위치 소자(506)가 연결 상태로 변경되고, TDDB가 발생한 경우라면, 제1 스위치 소자(506)는 개방 상태를 유지하게 된다. 즉, 리드 신호(READ)는 제1 커패시터(501)의 TDDB 발생 여부를 체크할 수 있는 역할을 수행할 수 있다. 상기 리드 신호(READ)는 특정 주기 신호에 의해 주기적으로 발생될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 OR 게이트(514)는 제2 커패시터(511)의 타단(B)의 전압 레벨과, 리드 신호(READ)를 입력받을 수 있다. 제2 NAND 게이트(515)는 제1 컨트롤 소자(503)의 반전된 출력 신호를 입력받을 수 있다. 제2 NAND 게이트(515)는 제2 OR 게이트(514)의 출력 신호와, 제1 컨트롤 소자(503)의 반전된 출력 신호를 기초로 제2 스위치 소자(516)를 온/오프 시킬 수 있다. 구체적으로, 도 9의 제2 구간(Ⅱ)에서, 제1 커패시터(501)에 TDDB가 발생하지 않는 경우, 리드 신호(READ)가 턴 오프된 이후, 제1 NAND 게이트(514)의 출력 신호는 '1'의 논리값을 가질 수 있고, 제2 컨트롤 소자(513)는 제2 스위치 소자(516)를 온 시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
반면, 제1 커패시터(501)에 TDDB가 발생하는 경우, 리드 신호(READ)가 턴 오프된 이후, 제1 NAND 게이트(514)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(513)는 제2 스위치 소자(516)를 온 시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다. 이때, 제2 커패시터(511)는 정상적으로 동작하기에 전기적으로 개방된 상태(Open)가 될 수 있고, 이 경우, B 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, B 노드의 전압 레벨은 '1'의 논리값을 가질 수 있다.
정리하자면, 제1 커패시터(501)에 TBBD가 발생되지 않은 경우, 제1 커패시터(501)의 타단(A)의 전압 레벨은 유지되고, 제1 커패시터(501)에 TBBD가 발생된 경우, 제1 커패시터(501)의 타단(A)의 전압 레벨은 상승할 수 있다. 또한, 제1 커패시터(501)에 TDDB 발생시, 제1 커패시터(501)는 전기적으로 연결된 상태(Short)이다. 이때, A 노드는 VDD 전압이 되며, 제1 컨트롤 소자(503)는 이를 이용해 제1 스위치 소자(506)를 오프 시킬 수 있는 신호(예를 들어, '0'의 논리값)를 생성해 TDDB가 발생한 셀 타입 커패시터(제1 회로(500))를 사용하지 못하도록 하고, 동시에, 다른 셀 타입 커패시터(제2 회로(510))를 활성 모드(Enable Mode)에서 동작하도록 한다.
다만, 본 발명의 제5 실시예에 따른 디커플링 회로(5)에서 제2 커패시터(511)는 제1 커패시터(501)에 TBBD가 발생한 경우뿐만 아니라, 제1 커패시터(501)에 TBBD가 발생하지 않은 경우에도 동작할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 본 발명의 다른 실시예에 따른 디커플링 회로(5)는 제1 커패시터(501)에 TBBD 발생 시 동작하는 제2 커패시터(511)를 포함함으로써, 기존의 원 스테이지 셀 타입 커패시터(1 Stage Cell Type Capacitor)의 신뢰성 문제를 해결할 수 있고, 또한, 제2 커패시터(111)는 제1 커패시터(101)의 리던던시로서 동작함으로써, 병렬로 둘 이상의 커패시터가 연결되는 경우보다 큰 커패시턴스(capacitance)를 확보할 수 있고, 파워 노이즈(Power Noise)도 최소화할 수 있다.
도 10은 본 발명의 제6 실시예에 따른 디커플링 회로를 설명하기 위한 블럭도이다. 도 11은 본 발명의 제6 실시예에 따른 디커플링 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10과 도 11을 참조하면, 본 발명의 제6 실시예에 따른 디커플링 회로(6)는 제1 회로(600), 제2 회로(610) 및 제3 회로(620)를 포함한다. 제1 회로(600)는 제1 커패시터(601), 제1 스위치 소자(606), 제1 컨트롤 소자(603)를 포함할 수 있다. 제2 회로(610)는 제2 커패시터(611), 제2 스위치 소자(616), 제2 컨트롤 소자(613)를 포함할 수 있다. 또한, 제3 회로(620)는 제3 커패시터(621), 제3 스위치 소자(623), 제3 컨트롤 소자(626)를 포함할 수 있다. 또한, 본 발명의 제6 실시예에 따른 디커플링 회로(6)는 도 2 및 도 3을 참조하여 설명한 본 발명의 제2 실시예에 따른 디커플링 회로(2)와 실질적으로 유사하게 동작할 수 있다. 다만, 본 발명의 제6 실시예에 따른 디커플링 회로(6)는 추가적인 리던던트 셀 커패시터를 더 포함할 수 있다.
구체적으로, 제1 스위치 소자(606)는 PMOS 트랜지스터를 포함하고, 제1 컨트롤 소자(603)는 NAND 게이트를 포함할 수 있다. 제1 커패시터(601)의 일단은 VSS에 연결되고, 타단은 제1 스위치 소자(606) 및 제1 컨트롤 소자(603)와 연결될 수 있다. 제1 스위치 소자(606)는 VDD와 제1 커패시터(601) 사이에 연결될 수 있다. 제1 스위치 소자(606)는 제1 컨트롤 소자(603)의 출력 신호에 의해 제어될 수 있다.
제2 스위치 소자(616)는 PMOS 트랜지스터를 포함하고, 제2 컨트롤 소자(613)는 NAND 게이트를 포함할 수 있다. 제2 커패시터(611)의 일단은 VSS에 연결되고, 타단은 제2 스위치 소자(616) 및 제2 컨트롤 소자(613)와 연결될 수 있다. 제2 스위치 소자(616)는 VDD와 제2 커패시터(611) 사이에 연결될 수 있다. 제2 스위치 소자(616)는 제2 컨트롤 소자(613)의 출력 신호에 의해 제어될 수 있다.
마찬가지로, 제3 스위치 소자(623)는 PMOS 트랜지스터를 포함하고, 제3 컨트롤 소자(623)는 NAND 게이트를 포함할 수 있다. 제3 커패시터(621)의 일단은 VSS에 연결되고, 타단은 제3 스위치 소자(626) 및 제3 컨트롤 소자(623)와 연결될 수 있다. 제3 스위치 소자(626)는 VDD와 제3 커패시터(621) 사이에 연결될 수 있다. 제3 스위치 소자(626)는 제3 컨트롤 소자(623)의 출력 신호에 의해 제어될 수 있다.
제1 컨트롤 소자(603)는 제1 커패시터(601)의 타단(A)의 전압 레벨을 기초로 제1 스위치 소자(606)를 온/오프 시킬 수 있다. 구체적으로, 도 11의 제1 구간(Ⅰ)에서, 제1 커패시터(601)에 TDDB가 발생하지 않는 경우, 제1 커패시터(601)는 전기적으로 개방된 상태(Open)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 하이 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '1'의 논리값을 가질 수 있고, 제1 컨트롤 소자(603)는 제1 스위치 소자(606)를 온(On) 시킬 수 있는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 X 노드로 출력할 수 있다.
반면, 도 11의 제2 구간(Ⅱ)에서, 제1 커패시터(601)에 TDDB가 발생하는 경우, 제1 커패시터(601)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 경우, A 노드의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, A 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제1 컨트롤 소자(603)는 제1 스위치 소자(606)를 오프 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
제2 컨트롤 소자(613)는 제1 컨트롤 소자(603)의 출력 신호를 입력받을 수 있다. 제2 컨트롤 소자(613)는 제2 커패시터(611)의 타단(B)의 전압 레벨과, 제1 컨트롤 소자(603)의 출력 신호를 기초로 제2 스위치 소자(616)를 온/오프 시킬 수 있다. 구체적으로, 도 11의 제1 구간(Ⅰ)에서, 제1 커패시터(601)에 TDDB가 발생하지 않는 경우, 제1 컨트롤 소자(603)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(613)는 제2 스위치 소자(616)를 오프시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다. 반면, 도 11의 제2 구간(Ⅱ)에서, 제1 커패시터(601)에 TDDB가 발생하는 경우, 제1 컨트롤 소자(603)의 출력 신호는 '1'의 논리값을 가질 수 있고, 제2 컨트롤 소자(613)는 제2 스위치 소자(616)를 온 시키는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 출력할 수 있다.
추가로, 도 11의 제3 구간(Ⅲ)에서, 제2 커패시터(611)에 TDDB가 발생하는 경우, 제2 커패시터(611)는 전기적으로 연결된 상태(Short)가 될 수 있다. 이 경우, B 노드의 전압 레벨은 로우 레벨에 해당할 수 있다. 즉, B 노드의 전압 레벨은 '0'의 논리값을 가질 수 있고, 제2 컨트롤 소자(613)는 제2 스위치 소자(616)를 오프 시킬 수 있는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다.
이때, 제3 컨트롤 소자(623)는 제2 컨트롤 소자(613)의 출력 신호를 입력받을 수 있다. 제3 컨트롤 소자(623)는 제3 커패시터(621)의 타단의 전압 레벨과, 제2 컨트롤 소자(613)의 출력 신호를 기초로 제3 스위치 소자(626)를 온/오프 시킬 수 있다. 구체적으로, 도 11의 제2 구간(Ⅱ)에서, 제2 커패시터(611)에 TDDB가 발생하지 않는 경우, 제2 컨트롤 소자(613)의 출력 신호는 '0'의 논리값을 가질 수 있고, 제3 컨트롤 소자(623)는 제3 스위치 소자(626)를 오프시키는 신호(예를 들어, '1'의 논리값을 갖는 신호)를 출력할 수 있다. 반면, 도 11의 제3 구간(Ⅲ)에서 제2 커패시터(611)에 TDDB가 발생하는 경우, 제2 컨트롤 소자(613)의 출력 신호는 '1'의 논리값을 가질 수 있고, 제3 컨트롤 소자(623)는 제3 스위치 소자(626)를 온 시키는 신호(예를 들어, '0'의 논리값을 갖는 신호)를 출력할 수 있다.
정리하자면, 제1 커패시터(601)에 TDDB 발생시, 제1 컨트롤 소자(603)는 제1 스위치 소자(606)를 오프시키고, 제2 컨트롤 소자(613)에 신호를 전달하여 제2 커패시터(611)가 동작하도록 제2 스위치 소자(616)를 턴 온 시킨다. 이를 통해, 제2 커패시터(611)는 제1 커패시터(601)에 대한 리던던트 커패시터의 역할을 할 수 있다.
다만, 제2 커패시터(611)에도 TDDB가 발생하는 경우, 제2 컨트롤 소자(613)는 제2 스위치 소자(616)를 오프시키고, 제3 컨트롤 소자(623)에 신호를 전달하여 제3 커패시터(621)가 대신 동작하도록 제3 스위치 소자(626)를 턴 온 시킨다. 이를 통해, 제3 커패시터(621)는 제2 커패시터(611)에 대한 리던던트 커패시터의 역할을 할 수 있다.
이를 통해, 본 발명의 디커플링 회로(6)는 투 스테이지 셀 타입 커패시터(2 Stage Cell Type Capacitor)의 신뢰성 문제를 더욱 개선할 수 있고, 또한, 커패시터의 커패시턴스(Capacitance)를 극대화하여 파워 노이즈(Power Noise)를 최소화할 수 있다. 본 발명의 제6 실시예에 따른 디커플링 회로(6)의 제1 제1 컨트롤 소자 내지 제3 컨트롤 소자(603, 613, 623)는 NAND 게이트로 도시하였으나, 다만, 본 발명이 이에 한정되는 것은 아니고, OR 게이트 또는 인버터 소자를 포함할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 장치를 설명하기 위한 블럭도이다. 도 13은 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 장치의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12 및 도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(10)는 앞에서 설명한 디커플링 회로(1~6)중 어느 하나를 포함할 수 있다. 구체적으로, 상기 반도체 장치(10)는 복수의 디커플링 회로(11~14)를 포함할 수 있으며, 각각의 디커플링 회로(11~14)는 앞에서 설명한 디커플링 회로(1~6)중 어느 하나와 실질적으로 동일하게 구성되고 동작될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 이하에서는 각각의 디커플링 회로(11~14)가 도 8 및 도 9를 참조하여 설명한 디커플링 회로(5)와 동일한 것을 예를 들어 설명하도록 한다.
각각의 디커플링 회로(11~14)는 병렬로 연결될 수 있다. 각각의 디커플링 회로(11~14)에는 동일한 초기화 신호(PVCCH)가 입력될 수 있다. 또한 각각의 디커플링 회로(11~14)에는 각각의 리드 신호(READ<0:3>)가 인가 될 수 있다. 여기 또는 이하에서, 리드 신호가 인가되었다는 것은, 리드 신호가 턴 온 되었다가 턴 오프 되는 신호가 디커플링 회로에 입력되는 것을 의미한다.
복수의 디커플링 회로(11~14)에는 리드 신호(READ<0:3>)가 순차적으로 입력될 수 있다. 예를 들어, 도 13을 참조하면, 제1 리드신호(READ<0>)가 디커플링 회로(11)에 인가되고, 이어서, 제2 리드신호(READ<1>)가 디커플링 회로(12)에 인가되고, 이어서, 제3 리드신호(READ<2>)가 디커플링 회로(13)에 인가될 수 있다. 이러한 리드 신호(READ<0:3>) 중 일부는 서로 중첩이 되도록 디커플링 회로(11~14)에 인가될 수 있다.
각각의 리드 신호(READ<0:3>)는 각각의 디커플링 회로(11~14)에 포함된 제1 커패시터(미도시)의 TDDB 발생 여부를 체크할 수 있는 역할을 수행할 수 있다. 상기 리드 신호(READ<0:3>)는 특정 주기 신호(PTEN)에 의해 주기적으로 발생될 수 있다. 예를 들어, 상기 각각의 리드 신호(READ<0:3>)는 주기적인 온도 센싱 시그널의 주기(d)마다, 순차적으로 또는 랜덤하게 복수의 디커플링 회로(11~14)에 인가될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 14는 본 발명의 몇몇 실시예에 따른 디커플링 회로를 포함하는 반도체 칩를 설명하기 위한 블럭도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 칩(800)은 논리 회로(51~54)와 디커플링 회로(21~24)를 포함한다. 구체적으로, 상기 반도체 칩(800)은 VDD와 접지 사이에 연결되는 복수의 논리 회로(51~54)와, 상기 복수의 논리 회로(51~54)에 각각 병렬로 연결되는 복수의 디커플링 회로(21~24)를 포함할 수 있다. 상기 디커플링 회로(21~24)는 앞에서 설명한 본 발명의 몇몇 실시예에 따른 디커플링 회로(1~6) 중 어느 하나와 실질적으로 동일하게 구성 및 동작할 수 있다.
이를 통해, 반도체 칩(800)에 연결된 디커플링 회로(21~24)는, 반도체 칩(800)의 파워 노이즈(Power Noise)를 최소화할 수 있고, 동일 면적 내에서 디커플링 회로(21~24)에 포함된 커패시터의 커패시턴스를 극대화할 수 있다. 또한, 상기 디커플링 회로(21~24)는 제1 커패시터에 TBBD 발생 시 동작하는 제2 커패시터를 포함함으로써, 기존의 원 스테이지 셀 타입 커패시터의 신뢰성 문제를 개선할 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 칩을 포함하는 반도체 장치를 설명하기 위한 블럭도이다.
도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(900)는 반도체 칩(801~804)과 디커플링 회로(31~34)를 포함한다. 구체적으로, 상기 반도체 장치(900)는 VDD와 접지 사이에 연결되는 복수의 반도체 칩(801~804)과, 상기 복수의 반도체 칩(801~804)에 각각 병렬로 연결되는 복수의 디커플링 회로(31~34)를 포함할 수 있다. 상기 디커플링 회로(31~34)는 앞에서 설명한 본 발명의 몇몇 실시예에 따른 디커플링 회로(31~34)와 실질적으로 동일하게 구성 및 동작할 수 있다.
이를 통해, 반도체 장치(900)에 연결된 디커플링 회로(31~34)는, 반도체 장치(900)의 파워 노이즈를 최소화할 수 있고, 제1 커패시터에 TBBD 발생 시 동작하는 제2 커패시터를 포함함으로써, 기존의 원 스테이지 셀 타입 커패시터의 신뢰성 문제를 개선할 수 있다.
도 16은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 16을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 디커플링 회로(1~6) 중 어느 하나를 포함하는 반도체 장치(900)를 채용할 수 있다.
도 17는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 디커플링 회로(1~6) 중 어느 하나를 포함하는 반도체 장치(900)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(900)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 내지 도 20는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 18은 태블릿 PC(1200)을 도시한 도면이고, 도 19은 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 디커플링 회로(1~6) 중 어느 하나를 포함하는 반도체 장치(900)는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치(900)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 회로 101: 제1 커패시터
103: 제1 스위치 소자 106: 제1 컨트롤 소자
110: 제2 회로 111: 제2 커패시터
113: 제2 스위치 소자 116: 제2 컨트롤 소자

Claims (10)

  1. 제1 단자에 일단이 연결되는 제1 커패시터와, 상기 제1 커패시터의 타단과 제2 단자 사이에 연결되는 제1 스위치 소자와, 상기 제1 커패시터의 타단의 전압 레벨을 기초로 상기 제1 스위치 소자를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로; 및
    상기 제1 단자에 일단이 연결되는 제2 커패시터와, 상기 제2 커패시터의 타단과 상기 제2 단자 사이에 연결되는 제2 스위치 소자와, 상기 제2 커패시터의 타단의 전압 레벨 및 상기 제1 컨트롤 소자의 출력 신호를 기초로, 상기 제2 스위치 소자를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함하는 디커플링 회로.
  2. 제 1항에 있어서,
    상기 제1 및 제2 스위치 소자는, PMOS 트랜지스터를 포함하고,
    상기 제1 및 제2 컨트롤 소자는, NAND 게이트를 포함하되,
    상기 제1 컨트롤 소자는, 활성화 신호(Enable Signal)를 입력받는 디커플링 회로.
  3. 제 2항에 있어서,
    상기 제1 커패시터에 TBBD가 발생하는 경우, 상기 제1 컨트롤 소자의 출력 신호는 활성화되고, 상기 제2 컨트롤 소자는 상기 제2 스위치 소자를 턴 온(turn on) 시키는 디커플링 회로.
  4. 제 2항에 있어서,
    상기 제1 커패시터에 TBBD가 발생된 경우,
    상기 제1 커패시터의 저항은, 상기 제1 스위치 소자의 저항보다 작고,
    상기 제1 커패시터의 타단의 전압 레벨은, 상기 제1 커패시터에 TBBD가 발생하기 전보다 낮게 형성되는 디커플링 회로.
  5. 제 1항에 있어서,
    상기 제1 및 제2 스위치 소자는, PMOS 트랜지스터를 포함하고,
    상기 제1 및 제2 컨트롤 소자는, 인버터(inverter) 소자를 포함하되,
    상기 제1 컨트롤 소자의 입력은, 상기 제1 커패시터의 타단과 연결되고,
    상기 제2 컨트롤 소자의 입력은, 상기 제2 커패시터의 타단 및 상기 제1 컨트롤 소자의 출력과 연결되는 디커플링 회로.
  6. 제 1항에 있어서,
    상기 제1 및 제2 스위치 소자는, NMOS 트랜지스터를 포함하고,
    상기 제1 컨트롤 소자는, 제1 OR 게이트 및 제1 NAND 게이트를 포함하고,
    상기 제2 컨트롤 소자는, 제2 OR 게이트 및 제2 NAND 게이트를 포함하고 디커플링 회로.
  7. 제 6항에 있어서,
    상기 제1 OR 게이트는, 리드(READ) 신호 및 상기 제1 커패시터의 타단의 신호를 입력받고,
    상기 제1 NAND 게이트는, 상기 제1 OR 게이트의 출력 신호 및 초기화 신호(PVCCH)를 입력받고,
    상기 제2 OR 게이트는, 상기 리드 신호 및 상기 제2 커패시터의 타단의 신호를 입력받고,
    상기 제2 NAND 게이트는, 상기 제2 OR 게이트의 출력 신호 및 상기 제1 NAND 게이트의 출력 신호의 반전된 신호를 입력받는 디커플링 회로.
  8. 제1 커패시터와, 상기 제1 커패시터를 온/오프 시키는 제1 컨트롤 소자를 포함하는 제1 회로; 및
    제2 커패시터와, 상기 제2 커패시터를 온/오프 시키는 제2 컨트롤 소자를 포함하는 제2 회로를 포함하되,
    상기 제1 컨트롤 소자는, 상기 제1 커패시터에 TDDB(Time Dependent Dielectric Breakdown)가 발생하는 경우, 상기 제1 커패시터를 턴 오프시키고, 상기 제2 커패시터를 턴 온(turn On) 시키기 위한 제1 신호를 상기 제2 컨트롤 소자에 전달하는 디커플링 회로.
  9. 제 8항에 있어서,
    상기 제1 컨트롤 소자는 상기 제1 커패시터의 일단의 전압 레벨을 기초로 상기 제1 스위치 소자를 제어하고,
    상기 제1 커패시터에 TDDB 발생시, 상기 제1 커패시터의 일단의 전압 레벨은 감소하고, 상기 제2 커패시터의 일단의 전압 레벨은 증가하는 디커플링 회로.
  10. 제 8항에 있어서,
    상기 제1 컨트롤 소자는, 제1 OR 게이트 및 제1 NAND 게이트를 포함하고,
    상기 제2 컨트롤 소자는, 제2 OR 게이트 및 제2 NAND 게이트를 포함하는 디커플링 회로.
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