CN1266286A - 具有mis脉冲保护器的rc半导体集成化电路 - Google Patents
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Abstract
一种具有MIS(Metal Insulator Semiconductor)脉冲保护器的RC半导体集成化电路装置,采用MIS脉冲保护器保护电容。其优点是制造简单,且MIS脉冲保护器可以吸收更高的能量,以更有效地保护电路元件。
Description
本发明涉及一种将电阻、电容MIS脉冲保护器集成于一半导体基板上，由此MIS脉冲保护器提供对电容的保护的半导体装置。
传统的具有保护元件的RC电路通常由分离元件(discreteelement)所构成，其缺点为：生产成本高、电路布局面积大、测试时需要另外连线。且由于元件间的空隙大而影响其操作速度。随着半导体集成电路的发展，目前的趋势是将具有保护元件的RC电路集成化，以克服上述的缺点。
美国专利号5355014中揭示了一个相关的已知技术，其发明名称为：“Semiconductor Device with Integrated RC Network andSchottky Diode”。图1表示其电路，其中数码31、32、33分别为肖特基二极管(Schottky diode)、电阻及电容，且电阻和电容串联，然后再与肖特基二极管并联。消特基二极管31的阴极连接于输入端及电阻32的第一端，其阳极接地；电容33的第一端连接于电阻32的第二端，其第二端接地。此电路采用肖特基二极管来保护电容和电阻，以提供排放大电流的路径，从而抑制脉冲或静电放电(ESD)对于RC电路所造成的损坏。
图2为图1的电路所对应的半导体装置的剖面图，其采用半导体技术，在一半导体基板上分别形成：肖特基二极管区域31、电阻区域32、电容区域33及三者之间的配线。
此种具有肖特基二极管的RC集成化电路克服了分离元件电路的上述问题。然而，参照图2，由于肖特基二极管的结构复杂，相应的制造过程过于复杂，须采用淀积、离子植入甚至多重内连接等制造过程，故生产成本非常高。
有鉴于此，本发明的主要目的在于提供一种采用MIS脉冲保护器的RC半导体集成化电路，其最大的优点在于制造简单，且藉由多个MIS元件的并联，可提供更大的脉冲或静电放电防护能力。
根据半导体元件理论，若MIS元件的隔离层(insulator layer)很薄时，其电气特性类似于肖特二极管。故若采用恰当的材料并适当地控制MIS元件的隔离层的厚度，则制成的MIS元件同样可作为保护元件。相较于肖特基二极管，MIS脉冲保护器的半导体制造过程更简单，且可视需要吸收的电流范围来增加MIS元件的数量。故采用MIS脉冲保护器可吸收更大的电流，故提供更有效的保护。
根据本发明，在一半导体基板上分别形成：电阻区域；电容的介质层、上/下电极区域；MIS脉冲保护器的隔离层、及金属导电区域；及上述电阻、电容及MIS脉冲保护器之间的配线。其中上述MIS脉冲保护器与电容并联，然后再与上述电阻串联。
本发明的上述及其他目的、优点和特色由以下优选实施例的详细说明中并参考图式可以更加明白，其中：
图1表示已知的具有肖特基二极管的RC电路；
图2为图1电路所对应的半导体装置的纵剖面图；
图3为本发明的制造流程图；
图4(a)表示依照本发明以MIS脉冲保护器来保护电容的RC电路的优选实施例；
图4(b)为应用图4(a)的电路之一实际电路；
图5为图4(b)的电路所对应的半导体装置的横剖面图；
图6为沿着图5的A-A线的纵剖面图。
符号说明
10：基座
11、51：MIS脉冲保护器
31：肖特基二极管
12、32、52：电阻
13、33、53：电容
110：绝缘层(isolation layer)
120：介质层(dielectric layer)
130：隔离层(insulator layer)
140：电阻层
150：扩散阻挡层(diffusion barrier layer)
160：上层金属导电层
170：下电极层
参考图式，本发明的优选实施例将在下面详细说明。
图4(a)表示根据本发明的RC电路的优选实施例，其中，藉由MIS脉冲保护器11来保护电容13，此MIS脉冲保护器11与电容13并联，再与电阻12串联。图4(b)为应用图4(a)的电路之一实际电路，此RC电路包含8个分支电路，可视需要选择相应的输入/输出。
图5为图4(b)的电路所对应的半导体装置的横剖面图。图6为沿著图5的A-A线的纵剖面图。如图6所示，半导体基板10上主要包含：MIS脉冲保护器51、电阻52与电容53等。以下参考图3说明制成此晶片的过程、材料等等。
采用N型硅晶片作为基座10的材料，在整个表面上，以溅镀、蒸镀、CVD或热氧化的方式被覆一层厚度约为1-2μm的绝缘薄膜，此绝缘薄膜主要用于避免电阻区域及输入/输出电极连接区与基材导通。接着，经由光刻(photolithography)技术蚀刻电阻区及输入/输出电极连接区以外的区域，以形成电阻区及输入/输出电极连接区的绝缘层110。
然后，在整个表面上，藉由溅镀、蒸镀、CVD或热氧化的方式被覆一层由Ta2O5或SiO2等金属氧化物所构成的介质层120，厚度约为300-2000埃。接着，藉由光刻与蚀刻此介质层120，得到用于形成MIS脉冲保护器所需的区域。
在整个表面上，藉由溅镀、蒸镀、CVD或热氧化的方式被覆MIS脉冲保护器的隔离层130，此隔离层130很薄，约50-300埃，其可由Ta2O5、ZnO或SiO2等金属氧化物所构成。
然后，在整个表面上，藉由溅镀、蒸镀或CVD的方式形成一层由TaN、TaAl、NiCr或CrSi等电阻材料所构成的电阻层140，其厚度约为500-2500埃。然后，为了防止电阻层140与位于其上的上层金属导电层之间的相互作用，在电阻层140之上，藉由溅镀、蒸镀或CVD的方式被覆厚度约为3000-5000埃的扩散阻档层150，此扩散阻档层150可由Ti、TiN或TiW构成。
进一步，在整个表面上且在此扩散阻档层150之上，藉由溅镀、蒸镀或CVD的方式形成一层厚度约为1-2μm的上层金属导电层160，此上层金属导电层160可由Al、Cu、Au或Ag等金属构成。然后，藉由光刻和选择性蚀刻上层金属导电层160，形成电阻的二个电极、MIS脉冲保护器的金属层、电容的上电极板及输入/输出电极连接区，且形成电阻、电容及MIS脉冲保护器之间所需的配线。
接着，在用于形成电阻的区域，经由光刻和选择性蚀刻，去除在电阻层140之上的扩散阻档层150及上层金属导电层160，以形成电阻区域。
最后，在硅基座10的整个下表面，藉由溅镀、蒸镀或CVD的方式，形成一层由Al、Au或Ag等金属构成的厚度约为2000-5000埃的金属层，作为下电极层170。
在上述实施例中，以每个RC分支电路具有一个MIS脉冲保护器的例子作说明。然而，RC分支电路的个数、MIS脉冲保护器的个数并不限于此，可以视需要来改变RC分支电路的个数；或视需要保护的电容的范围，以并联的方式在电路中增加MIS的脉冲保护器的数目。
在优选实施例的详细说明中所提出的具体的实施例仅为了易于说明本发明的技术内容，而并非将本发明狭义地限制于该实施例，在不超出本发明的精神及所附权利要求的范围的情况下，可作种种变化实施。例如，亦可以采用具有高掺杂浓度的P型硅晶片作为基板。
Claims (8)
1.一种具有MIS脉冲保护器的RC半导体集成化电路，包括：
一电阻，其第一端连接于输入端；
一电容，其第一端作为输出端，连接于所述电阻的第二端，其第二端接地；以及
一个或数个MIS并联所形成的脉冲保护器，此脉冲保护器并联于所述电容，用于保护所述电容，
其特征在于：
此电路采用半导体技术制成，在半导体基座上分别形成：
一电阻区域；
一电容区域，包含介质层及上/下电极区域；
一MIS结构，包含隔离层、半导体层与金属导电区域，提供脉冲保护；
一输入/输出电极连接区；及
所述电阻区域、所述电容区域与所述MIS结构之间的配线。
2.根据权利要求1所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，由以下步骤制成；
形成一基座；
被覆一绝缘薄膜于所述基座的整个表面上，藉由光刻和选择性蚀刻，形成一绝缘层于所述基板表面上的对应电阻及输入/输出电极的区域，用以避免所述电阻及所述输入/输出电极连接区域与上述基板导通；
形成一介质于整个表面上且覆盖上述绝缘层，用以作为所述电容的介质材料；
藉由光刻和选择性蚀刻，形成所述MIS区域；
被覆一薄的隔离层于整个表面上且覆盖于上述介质层之上，用以作为所述MIS结构的隔离薄膜；
被覆一电阻层于整个表面上且覆盖于上述隔离之上，用以形成电阻层；
被覆一扩散阻档层于整个表面上且覆盖上述电阻层之上，以防止此电阻层和第一导电层相互作用；
被覆第一导电层于整个表面上且覆盖上述扩散阻档层之上；
藉由光刻和选择性蚀刻在上层金属扩散阻档层与上述导电层共同形成电阻的二个电极、所述MIS的结构的金属层、所述电容的上电极板及输入/输出电极连接区，且形成所述电阻、所述电容及所述MIS结构之间所需的配线；
藉由光刻和选择性蚀刻，在上述电阻层中形成所述电阻；
形成第二导电层于上述基座的整个下表面，作为所述电容的下电极层。
3.根据权利要求2所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中是采用溅镀、蒸镀、CVD或热氧化的方法的任一依序地形成上述绝缘层、介质层、隔离层。
4.根据权利要求3所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中是采用溅镀、蒸镀或CVD的方法的任一依序地形成上述绝缘层、扩散阻档层、第一金属导电层及第二电极层。
5.根据权利要求4所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中所述MIS结构中的隔离层所采用的材料为Ta2O5、ZnO或SiO2。
6.根据权利要求4所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中上述电阻层由TaN、TaAl、NiCr或CrSi等电阻材料所构成。
7.根据权利要求4所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中上述基座为具有高掺杂浓度的N型硅晶片。
8.根据权利要求4所述的具有MIS脉冲保护器的RC半导体集成化电路，其特征在于，其中上述基座为具有高掺杂浓度的P型硅晶片。
Priority Applications (1)
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| CN 99102791 CN1266286A (zh) | 1999-03-03 | 1999-03-03 | 具有mis脉冲保护器的rc半导体集成化电路 |
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| CN (1) | CN1266286A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100390994C (zh) * | 2004-09-17 | 2008-05-28 | 富士通株式会社 | 半导体器件 |
| CN104882378A (zh) * | 2015-04-09 | 2015-09-02 | 北京空间飞行器总体设计部 | 一种基于氧等离子体工艺的纳米介质层制备方法 |
| CN104900485A (zh) * | 2015-04-09 | 2015-09-09 | 北京空间飞行器总体设计部 | 一种基于热氧化工艺的纳米介质层制备方法 |
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1999
- 1999-03-03 CN CN 99102791 patent/CN1266286A/zh active Pending
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| CN104882378A (zh) * | 2015-04-09 | 2015-09-02 | 北京空间飞行器总体设计部 | 一种基于氧等离子体工艺的纳米介质层制备方法 |
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| CN104900485B (zh) * | 2015-04-09 | 2017-11-07 | 北京空间飞行器总体设计部 | 一种基于热氧化工艺的纳米介质层制备方法 |
| CN104882378B (zh) * | 2015-04-09 | 2017-12-15 | 北京空间飞行器总体设计部 | 一种基于氧等离子体工艺的纳米介质层制备方法 |
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