JP2003297925A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003297925A JP2003297925A JP2002093033A JP2002093033A JP2003297925A JP 2003297925 A JP2003297925 A JP 2003297925A JP 2002093033 A JP2002093033 A JP 2002093033A JP 2002093033 A JP2002093033 A JP 2002093033A JP 2003297925 A JP2003297925 A JP 2003297925A
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Abstract
(57)【要約】
【課題】 ノイズ低減回路に起因する歩留まり低下を抑
制することができる。 【解決手段】 ＭＯＳキャパシタ１によりノイズ低減回
路を構成している。リーク不良検出回路５は、電源線か
らＭＯＳキャパシタ１を経由してグランド線に至る経路
の所定部位における電圧変動の検出によって、該ＭＯＳ
キャパシタの絶縁膜に電流がリークする不良を検出す
る。リーク遮断スイッチ３は、該電流リーク不良検出時
には、該経路を遮断、ないしは該経路における電気抵抗
を増加させる。
制することができる。 【解決手段】 ＭＯＳキャパシタ１によりノイズ低減回
路を構成している。リーク不良検出回路５は、電源線か
らＭＯＳキャパシタ１を経由してグランド線に至る経路
の所定部位における電圧変動の検出によって、該ＭＯＳ
キャパシタの絶縁膜に電流がリークする不良を検出す
る。リーク遮断スイッチ３は、該電流リーク不良検出時
には、該経路を遮断、ないしは該経路における電気抵抗
を増加させる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ノイズ低減回路に
起因する歩留まり低下を抑制することができる半導体集
積回路に関する。 【０００２】 【従来の技術】半導体集積回路の設計では、まず所望論
理回路を設計した後に、いわゆるＰ＆Ｒ（Place and
Route）によって、チップ・レイアウト上に設計した論
理回路の諸ゲートを配置し、配線する。このように設計
された半導体集積回路チップのレイアウトでは、未使用
の隙間が存在する。該隙間には、通常「フィードスルー
・セル」と称するセルが配置され、半導体集積回路チッ
プのレイアウトが完成する。 【０００３】図４は、フィードスルー・セルが配置され
た段階の半導体集積回路チップを模式的に示したレイア
ウト図である。 【０００４】図中において、破線によって個々のセルの
境界が示されている。又、符号ａ〜ｄは、所望論理回路
を構成するセル配置の各行を示し、符号１〜４は、各列
を示す。右上がり斜線部分は電源ＶＤＤの配線であり、
右下がり斜線部分はグランドＧＮＤの配線であり、これ
ら配線は、個々のセルに亘っている。 【０００５】ここで、砂地網掛けの領域は、所望論理回
路の設計に使用されている。図５に示すようなこの領域
にあるセルに対して、図４の空白で示された未使用の領
域には、図６のようなフィードスルー・セルが配置され
て、これにより、右上がり斜線部分の電源ＶＤＤの配線
や、右下がり斜線部分のグランドＧＮＤの配線が配置さ
れることになる。該フィードスルー・セルは、回路的に
は図７のように、電源ＶＤＤ及びグランドＧＮＤの配線
のみである。 【０００６】ここで従来から、上述のようなフィードス
ルー・セルに、ノイズ低減機能を持たせるようにしてい
る。例えば、図８のようなノイズ低減回路を備えた、図
９に示すようなレイアウトのフィードスルー・セルであ
る。ノイズ低減回路は、ＭＯＳ（Metal Oxide Semico
nductor）キャパシタを利用したものであり、ゲート電
極部位、及び絶縁膜を介して該ゲート部位に対向する基
板部位によって、ＭＯＳキャパシタが形成されており、
これらゲート電極部位及び対向基板部位の内、一方が電
源線側に、他方がグランド線側に接続されている。該Ｍ
ＯＳキャパシタは、対向電極間の容量によってノイズを
吸収し、ノイズによる悪影響を抑制する。 【０００７】なお、図８において、ＭＯＳキャパシタは
ＰチャネルＭＯＳトランジスタである。図９において、
太線の部分は、電源ＶＤＤやグランドＧＮＤなどに用い
るメタル配線である。一点鎖線部分はウェルであり、こ
の例ではＮ型のウェルになっている。二点鎖線部分は、
ＭＯＳトランジスタのゲート電極形成などに利用され
る、ポリ・シリコンである。符号２１は、上述のＰチャ
ネルＭＯＳトランジスタのゲート電極である。 【０００８】 【発明が解決しようとする課題】しかしながら、ノイズ
低減回路を作り込んだフィードスルー・セルにおいて、
ＭＯＳキャパシタの絶縁膜にピンホールなどの不良が生
じた場合、該ＭＯＳキャパシタのトランジスタのゲート
及びバック・ゲートの間にリーク電流が流れる。従っ
て、該ノイズ低減回路を作り込んだフィードスルー・セ
ルに起因する、半導体集積回路の歩留まり低下が避けら
れない。 【０００９】ここで、図１０は、図９におけるＡ−Ａ’
断面の断面図である。例えばこの図１０において、絶縁
膜３０にピンホールが生じると、ポリ・シリコンによる
ゲート２１と、Ｎ−ＷＥＬＬ側のバック・ゲートとの間
にリーク電流が流れ、当該半導体集積回路が不良にな
る。 【００１０】本発明は、前記従来の問題点を解決するべ
くなされたもので、未使用領域を利用したノイズ低減回
路に起因する歩留まり低下を抑制することができる半導
体集積回路を提供することを目的とする。 【００１１】 【課題を解決するための手段】本願発明は、ＭＯＳキャ
パシタによるノイズ低減回路を作り込むようにした半導
体集積回路において、電源線から該ＭＯＳキャパシタを
経由してグランド線に至る経路の所定部位における電圧
変動の検出によって、該ＭＯＳキャパシタの絶縁膜に電
流がリークする不良を検出するリーク不良検出回路と、
該電流リーク不良検出時には、該経路を遮断、ないしは
該経路における電気抵抗を増加させるリーク遮断スイッ
チと、を設けたことにより、前記課題を解決したもので
ある。 【００１２】以下、本発明の作用について、簡単に説明
する。 【００１３】ノイズ低減回路にあるＭＯＳキャパシタで
は、絶縁膜でのピンホールなどでリーク電流が発生する
不良になると、電源線から該ＭＯＳキャパシタを経由し
てグランド線に至る経路に電圧変動が生じる。例えば図
８では、このような経路中の符号２０の部位において、
電圧変動（電圧降下）が生じる。 【００１４】本発明は、リーク不良検出回路による、こ
のような所定部位における電圧変動の検出によって、該
ＭＯＳキャパシタの絶縁膜に電流がリークする不良を検
出する。又、該電流リーク不良検出時には、リーク遮断
スイッチにより、該経路を遮断、ないしは該経路におけ
る電気抵抗を増加させる。これにより、リーク電流によ
る半導体集積回路の不良が解消する。例えば図８では、
符号２０の部位において、電圧変動検出によりリーク電
流を検出し、該リーク電流を遮断ないしは低下させる。 【００１５】なお、このようにリーク電流が遮断される
と、そのフィードスルー・セルのノイズ低減機能はなく
なる。しかしながら、ノイズ低減回路の機能は補助的な
ものであり、従って、その半導体集積回路の本来の機能
を失わせるものではなく、又、半導体集積回路の他の正
常なフィードスルー・セルのノイズ低減回路によって、
ノイズが吸収され、ノイズによる悪影響が抑制されるの
で問題はない。 【００１６】従って、本発明によれば、ノイズ低減回路
にあるＭＯＳキャパシタにおけるリーク電流を抑制する
ことができ、ノイズ低減回路に起因する歩留まり低下を
抑制することができる。 【００１７】 【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。 【００１８】図１は、本発明が適用された第１実施形態
のノイズ低減機能を有するフィードスルー・セルの回路
図である。 【００１９】この図において、破線の範囲内が１つのフ
ィードスルー・セルに作り込まれている。ＭＯＳキャパ
シタ１は、ＰチャネルＭＯＳトランジスタであり、ゲー
ト、及びバック・ゲート（絶縁膜を介して該ゲート部位
に対向する基板部位）によって、キャパシタが形成され
る。該ゲートはグランドＧＮＤに接続され、一方、該バ
ック・ゲートは、通常オン状態のＰチャネルＭＯＳトラ
ンジスタでなる本発明のリーク遮断スイッチ３を経由し
て電源ＶＤＤに接続され、このような該ＭＯＳキャパシ
タ１によって、フィードスルー・セルにノイズ低減回路
が作り込まれている。 【００２０】又、ＰチャネルＭＯＳトランジスタ６及び
ＮチャネルＭＯＳトランジスタ７により、本発明のリー
ク不良検出回路５が構成されている。 【００２１】図２は、本実施形態のフィードスルー・セ
ルのレイアウト図である。 【００２２】この図において、符号２１、２６〜２８
は、ＭＯＳキャパシタ１であるＰチャネルＭＯＳトラン
ジスタ、ＰチャネルＭＯＳトランジスタ６、Ｎチャネル
ＭＯＳトランジスタ７、リーク遮断スイッチ３であるＰ
チャネルＭＯＳトランジスタの、それぞれのゲート電極
を示している。 【００２３】以下、本実施形態の作用について説明す
る。 【００２４】ＭＯＳキャパシタ１では、絶縁膜でのピン
ホールなどで対向する電極間にリーク電流が発生する不
良になると、正常の場合には電源ＶＤＤに近い電位であ
った符号２０の部位の電圧が下降する。該部位は、電源
線から該ＭＯＳキャパシタを経由してグランド線に至る
経路にある。 【００２５】電圧が下降すると、リーク不良検出回路５
の出力はＬ状態からＨ状態になる。Ｈ状態になると、リ
ーク遮断スイッチ３は、遮断、ないしは遮断に近い電気
抵抗の状態になり、これによってＭＯＳキャパシタ１の
リーク電流は遮断ないしは抑制される。 【００２６】以上のように本実施形態においては、ＭＯ
Ｓキャパシタ１がＰチャネルＭＯＳトランジスタの場合
において、本発明を効果的に適用することができる。 【００２７】図３は、本発明が適用された第２実施形態
のノイズ低減機能を有するフィードスルー・セルの回路
図である。 【００２８】この図において、破線の範囲内が１つのフ
ィードスルー・セルに作り込まれている。ＭＯＳキャパ
シタ１は、ＮチャネルＭＯＳトランジスタであり、ゲー
ト、及びバック・ゲート（絶縁膜を介して該ゲート部位
に対向する基板部位）によって、キャパシタが形成され
る。該ゲートは電源ＶＤＤに接続され、一方、該バック
・ゲートは、通常オン状態のＮチャネルＭＯＳトランジ
スタでなる本発明のリーク遮断スイッチ３を経由してグ
ランドＧＮＤに接続され、このような該ＭＯＳキャパシ
タ１によってノイズ低減回路が、フィードスルー・セル
に作り込まれている。 【００２９】又、ＰチャネルＭＯＳトランジスタ６及び
ＮチャネルＭＯＳトランジスタ７により、本発明のリー
ク不良検出回路５が構成されている。 【００３０】以下、本実施形態の作用について説明す
る。 【００３１】ＭＯＳキャパシタ１では、絶縁膜でのピン
ホールなどで対向する電極間にリーク電流が発生する不
良になると、正常の場合にはグランドＧＮＤに近い電位
であった符号２０の部位の電圧が上昇する。該部位は、
電源線から該ＭＯＳキャパシタを経由してグランド線に
至る経路にある。 【００３２】電圧が上昇すると、リーク不良検出回路５
の出力はＨ状態からＬ状態になる。Ｌ状態になると、リ
ーク遮断スイッチ３は、遮断、ないしは遮断に近い電気
抵抗の状態になり、これによってＭＯＳキャパシタ１の
リーク電流は遮断ないしは抑制される。 【００３３】以上のように本実施形態においては、ＭＯ
Ｓキャパシタ１がＮチャネルＭＯＳトランジスタの場合
において、本発明を効果的に適用することができる。 【００３４】本発明の第１及び第２実施形態において
は、リーク不良検出回路は、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタで構成されるＣＭ
ＯＳインバータを用いて構成されている。ＣＭＯＳイン
バータの論理閾値は、ＭＯＳトランジスタのゲート長、
ゲート幅、スレッショルド電圧を調整することで、かな
りの程度可変することが可能である。しかし、どの程度
までのリーク電流を許容するかに応じて、本発明のリー
ク不良検出回路に他の回路、例えば一方の入力を所定電
位に固定した差動増幅器等を用いることもできる。 【００３５】 【発明の効果】本発明によれば、ノイズ低減回路に起因
する歩留まり低下を抑制することができる。
起因する歩留まり低下を抑制することができる半導体集
積回路に関する。 【０００２】 【従来の技術】半導体集積回路の設計では、まず所望論
理回路を設計した後に、いわゆるＰ＆Ｒ（Place and
Route）によって、チップ・レイアウト上に設計した論
理回路の諸ゲートを配置し、配線する。このように設計
された半導体集積回路チップのレイアウトでは、未使用
の隙間が存在する。該隙間には、通常「フィードスルー
・セル」と称するセルが配置され、半導体集積回路チッ
プのレイアウトが完成する。 【０００３】図４は、フィードスルー・セルが配置され
た段階の半導体集積回路チップを模式的に示したレイア
ウト図である。 【０００４】図中において、破線によって個々のセルの
境界が示されている。又、符号ａ〜ｄは、所望論理回路
を構成するセル配置の各行を示し、符号１〜４は、各列
を示す。右上がり斜線部分は電源ＶＤＤの配線であり、
右下がり斜線部分はグランドＧＮＤの配線であり、これ
ら配線は、個々のセルに亘っている。 【０００５】ここで、砂地網掛けの領域は、所望論理回
路の設計に使用されている。図５に示すようなこの領域
にあるセルに対して、図４の空白で示された未使用の領
域には、図６のようなフィードスルー・セルが配置され
て、これにより、右上がり斜線部分の電源ＶＤＤの配線
や、右下がり斜線部分のグランドＧＮＤの配線が配置さ
れることになる。該フィードスルー・セルは、回路的に
は図７のように、電源ＶＤＤ及びグランドＧＮＤの配線
のみである。 【０００６】ここで従来から、上述のようなフィードス
ルー・セルに、ノイズ低減機能を持たせるようにしてい
る。例えば、図８のようなノイズ低減回路を備えた、図
９に示すようなレイアウトのフィードスルー・セルであ
る。ノイズ低減回路は、ＭＯＳ（Metal Oxide Semico
nductor）キャパシタを利用したものであり、ゲート電
極部位、及び絶縁膜を介して該ゲート部位に対向する基
板部位によって、ＭＯＳキャパシタが形成されており、
これらゲート電極部位及び対向基板部位の内、一方が電
源線側に、他方がグランド線側に接続されている。該Ｍ
ＯＳキャパシタは、対向電極間の容量によってノイズを
吸収し、ノイズによる悪影響を抑制する。 【０００７】なお、図８において、ＭＯＳキャパシタは
ＰチャネルＭＯＳトランジスタである。図９において、
太線の部分は、電源ＶＤＤやグランドＧＮＤなどに用い
るメタル配線である。一点鎖線部分はウェルであり、こ
の例ではＮ型のウェルになっている。二点鎖線部分は、
ＭＯＳトランジスタのゲート電極形成などに利用され
る、ポリ・シリコンである。符号２１は、上述のＰチャ
ネルＭＯＳトランジスタのゲート電極である。 【０００８】 【発明が解決しようとする課題】しかしながら、ノイズ
低減回路を作り込んだフィードスルー・セルにおいて、
ＭＯＳキャパシタの絶縁膜にピンホールなどの不良が生
じた場合、該ＭＯＳキャパシタのトランジスタのゲート
及びバック・ゲートの間にリーク電流が流れる。従っ
て、該ノイズ低減回路を作り込んだフィードスルー・セ
ルに起因する、半導体集積回路の歩留まり低下が避けら
れない。 【０００９】ここで、図１０は、図９におけるＡ−Ａ’
断面の断面図である。例えばこの図１０において、絶縁
膜３０にピンホールが生じると、ポリ・シリコンによる
ゲート２１と、Ｎ−ＷＥＬＬ側のバック・ゲートとの間
にリーク電流が流れ、当該半導体集積回路が不良にな
る。 【００１０】本発明は、前記従来の問題点を解決するべ
くなされたもので、未使用領域を利用したノイズ低減回
路に起因する歩留まり低下を抑制することができる半導
体集積回路を提供することを目的とする。 【００１１】 【課題を解決するための手段】本願発明は、ＭＯＳキャ
パシタによるノイズ低減回路を作り込むようにした半導
体集積回路において、電源線から該ＭＯＳキャパシタを
経由してグランド線に至る経路の所定部位における電圧
変動の検出によって、該ＭＯＳキャパシタの絶縁膜に電
流がリークする不良を検出するリーク不良検出回路と、
該電流リーク不良検出時には、該経路を遮断、ないしは
該経路における電気抵抗を増加させるリーク遮断スイッ
チと、を設けたことにより、前記課題を解決したもので
ある。 【００１２】以下、本発明の作用について、簡単に説明
する。 【００１３】ノイズ低減回路にあるＭＯＳキャパシタで
は、絶縁膜でのピンホールなどでリーク電流が発生する
不良になると、電源線から該ＭＯＳキャパシタを経由し
てグランド線に至る経路に電圧変動が生じる。例えば図
８では、このような経路中の符号２０の部位において、
電圧変動（電圧降下）が生じる。 【００１４】本発明は、リーク不良検出回路による、こ
のような所定部位における電圧変動の検出によって、該
ＭＯＳキャパシタの絶縁膜に電流がリークする不良を検
出する。又、該電流リーク不良検出時には、リーク遮断
スイッチにより、該経路を遮断、ないしは該経路におけ
る電気抵抗を増加させる。これにより、リーク電流によ
る半導体集積回路の不良が解消する。例えば図８では、
符号２０の部位において、電圧変動検出によりリーク電
流を検出し、該リーク電流を遮断ないしは低下させる。 【００１５】なお、このようにリーク電流が遮断される
と、そのフィードスルー・セルのノイズ低減機能はなく
なる。しかしながら、ノイズ低減回路の機能は補助的な
ものであり、従って、その半導体集積回路の本来の機能
を失わせるものではなく、又、半導体集積回路の他の正
常なフィードスルー・セルのノイズ低減回路によって、
ノイズが吸収され、ノイズによる悪影響が抑制されるの
で問題はない。 【００１６】従って、本発明によれば、ノイズ低減回路
にあるＭＯＳキャパシタにおけるリーク電流を抑制する
ことができ、ノイズ低減回路に起因する歩留まり低下を
抑制することができる。 【００１７】 【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。 【００１８】図１は、本発明が適用された第１実施形態
のノイズ低減機能を有するフィードスルー・セルの回路
図である。 【００１９】この図において、破線の範囲内が１つのフ
ィードスルー・セルに作り込まれている。ＭＯＳキャパ
シタ１は、ＰチャネルＭＯＳトランジスタであり、ゲー
ト、及びバック・ゲート（絶縁膜を介して該ゲート部位
に対向する基板部位）によって、キャパシタが形成され
る。該ゲートはグランドＧＮＤに接続され、一方、該バ
ック・ゲートは、通常オン状態のＰチャネルＭＯＳトラ
ンジスタでなる本発明のリーク遮断スイッチ３を経由し
て電源ＶＤＤに接続され、このような該ＭＯＳキャパシ
タ１によって、フィードスルー・セルにノイズ低減回路
が作り込まれている。 【００２０】又、ＰチャネルＭＯＳトランジスタ６及び
ＮチャネルＭＯＳトランジスタ７により、本発明のリー
ク不良検出回路５が構成されている。 【００２１】図２は、本実施形態のフィードスルー・セ
ルのレイアウト図である。 【００２２】この図において、符号２１、２６〜２８
は、ＭＯＳキャパシタ１であるＰチャネルＭＯＳトラン
ジスタ、ＰチャネルＭＯＳトランジスタ６、Ｎチャネル
ＭＯＳトランジスタ７、リーク遮断スイッチ３であるＰ
チャネルＭＯＳトランジスタの、それぞれのゲート電極
を示している。 【００２３】以下、本実施形態の作用について説明す
る。 【００２４】ＭＯＳキャパシタ１では、絶縁膜でのピン
ホールなどで対向する電極間にリーク電流が発生する不
良になると、正常の場合には電源ＶＤＤに近い電位であ
った符号２０の部位の電圧が下降する。該部位は、電源
線から該ＭＯＳキャパシタを経由してグランド線に至る
経路にある。 【００２５】電圧が下降すると、リーク不良検出回路５
の出力はＬ状態からＨ状態になる。Ｈ状態になると、リ
ーク遮断スイッチ３は、遮断、ないしは遮断に近い電気
抵抗の状態になり、これによってＭＯＳキャパシタ１の
リーク電流は遮断ないしは抑制される。 【００２６】以上のように本実施形態においては、ＭＯ
Ｓキャパシタ１がＰチャネルＭＯＳトランジスタの場合
において、本発明を効果的に適用することができる。 【００２７】図３は、本発明が適用された第２実施形態
のノイズ低減機能を有するフィードスルー・セルの回路
図である。 【００２８】この図において、破線の範囲内が１つのフ
ィードスルー・セルに作り込まれている。ＭＯＳキャパ
シタ１は、ＮチャネルＭＯＳトランジスタであり、ゲー
ト、及びバック・ゲート（絶縁膜を介して該ゲート部位
に対向する基板部位）によって、キャパシタが形成され
る。該ゲートは電源ＶＤＤに接続され、一方、該バック
・ゲートは、通常オン状態のＮチャネルＭＯＳトランジ
スタでなる本発明のリーク遮断スイッチ３を経由してグ
ランドＧＮＤに接続され、このような該ＭＯＳキャパシ
タ１によってノイズ低減回路が、フィードスルー・セル
に作り込まれている。 【００２９】又、ＰチャネルＭＯＳトランジスタ６及び
ＮチャネルＭＯＳトランジスタ７により、本発明のリー
ク不良検出回路５が構成されている。 【００３０】以下、本実施形態の作用について説明す
る。 【００３１】ＭＯＳキャパシタ１では、絶縁膜でのピン
ホールなどで対向する電極間にリーク電流が発生する不
良になると、正常の場合にはグランドＧＮＤに近い電位
であった符号２０の部位の電圧が上昇する。該部位は、
電源線から該ＭＯＳキャパシタを経由してグランド線に
至る経路にある。 【００３２】電圧が上昇すると、リーク不良検出回路５
の出力はＨ状態からＬ状態になる。Ｌ状態になると、リ
ーク遮断スイッチ３は、遮断、ないしは遮断に近い電気
抵抗の状態になり、これによってＭＯＳキャパシタ１の
リーク電流は遮断ないしは抑制される。 【００３３】以上のように本実施形態においては、ＭＯ
Ｓキャパシタ１がＮチャネルＭＯＳトランジスタの場合
において、本発明を効果的に適用することができる。 【００３４】本発明の第１及び第２実施形態において
は、リーク不良検出回路は、ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタで構成されるＣＭ
ＯＳインバータを用いて構成されている。ＣＭＯＳイン
バータの論理閾値は、ＭＯＳトランジスタのゲート長、
ゲート幅、スレッショルド電圧を調整することで、かな
りの程度可変することが可能である。しかし、どの程度
までのリーク電流を許容するかに応じて、本発明のリー
ク不良検出回路に他の回路、例えば一方の入力を所定電
位に固定した差動増幅器等を用いることもできる。 【００３５】 【発明の効果】本発明によれば、ノイズ低減回路に起因
する歩留まり低下を抑制することができる。
【図面の簡単な説明】
【図１】本発明が適用された第１実施形態のノイズ低減
機能を有するフィードスルー・セルの回路図 【図２】図１の実施形態のフィードスルー・セルのレイ
アウト図 【図３】本発明が適用された第２実施形態のノイズ低減
機能を有するフィードスルー・セルの回路図 【図４】従来のフィードスルー・セルが配置された段階
の半導体集積回路チップを模式的に示したレイアウト図 【図５】従来の所望論理回路の設計に使用されている領
域にあるセルを示したレイアウト図 【図６】従来のフィードスルー・セルを示したレイアウ
ト図 【図７】図６のフィードスルー・セルの回路図 【図８】従来のノイズ低減の機能を持たせたフィードス
ルー・セルの回路図 【図９】図８のノイズ低減の機能を持たせたフィードス
ルー・セルのレイアウト図 【図１０】図９のノイズ低減の機能を持たせたフィード
スルー・セルの断面図 【符号の説明】 １…ＭＯＳキャパシタ ３…リーク遮断スイッチ ５…リーク不良検出回路 ６…ＰチャネルＭＯＳトランジスタ ７…ＮチャネルＭＯＳトランジスタ ＶＤＤ…電源 ＧＮＤ…グランド
機能を有するフィードスルー・セルの回路図 【図２】図１の実施形態のフィードスルー・セルのレイ
アウト図 【図３】本発明が適用された第２実施形態のノイズ低減
機能を有するフィードスルー・セルの回路図 【図４】従来のフィードスルー・セルが配置された段階
の半導体集積回路チップを模式的に示したレイアウト図 【図５】従来の所望論理回路の設計に使用されている領
域にあるセルを示したレイアウト図 【図６】従来のフィードスルー・セルを示したレイアウ
ト図 【図７】図６のフィードスルー・セルの回路図 【図８】従来のノイズ低減の機能を持たせたフィードス
ルー・セルの回路図 【図９】図８のノイズ低減の機能を持たせたフィードス
ルー・セルのレイアウト図 【図１０】図９のノイズ低減の機能を持たせたフィード
スルー・セルの断面図 【符号の説明】 １…ＭＯＳキャパシタ ３…リーク遮断スイッチ ５…リーク不良検出回路 ６…ＰチャネルＭＯＳトランジスタ ７…ＮチャネルＭＯＳトランジスタ ＶＤＤ…電源 ＧＮＤ…グランド
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/82 Ｄ
Ｇ０１Ｒ 31/28 Ｖ
Ｈ０１Ｌ 27/04 Ｃ
Ｆターム(参考） 2G132 AA00 AD01 AK07 AL00
5F038 AC03 AC05 BH07 BH19 CD14
DF17 DT08 DT18 EZ20
5F064 CC23 DD26 EE06 FF04 FF36
FF45 HH10 HH12
Claims (1)
- 【特許請求の範囲】 【請求項１】ＭＯＳキャパシタによるノイズ低減回路を
作り込むようにした半導体集積回路において、 電源線から該ＭＯＳキャパシタを経由してグランド線に
至る経路の所定部位における電圧変動の検出によって、
該ＭＯＳキャパシタの絶縁膜に電流がリークする不良を
検出するリーク不良検出回路と、 該電流リーク不良検出時には、該経路を遮断、ないしは
該経路における電気抵抗を増加させるリーク遮断スイッ
チと、を設けたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093033A JP2003297925A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002093033A JP2003297925A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297925A true JP2003297925A (ja) | 2003-10-17 |
Family
ID=29386712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002093033A Pending JP2003297925A (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297925A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086477A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置 |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
| JP2009182119A (ja) * | 2008-01-30 | 2009-08-13 | Kawasaki Microelectronics Inc | 静電気放電保護回路 |
| JP2011035209A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | 半導体装置 |
-
2002
- 2002-03-28 JP JP2002093033A patent/JP2003297925A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086477A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置 |
| JP2007273846A (ja) * | 2006-03-31 | 2007-10-18 | Fujitsu Ltd | デカップリングコンデンサ及び半導体集積回路装置 |
| JP2009182119A (ja) * | 2008-01-30 | 2009-08-13 | Kawasaki Microelectronics Inc | 静電気放電保護回路 |
| JP2011035209A (ja) * | 2009-08-03 | 2011-02-17 | Renesas Electronics Corp | 半導体装置 |
| US8582366B2 (en) | 2009-08-03 | 2013-11-12 | Renesas Electronics Corporation | Semiconductor device using charge pump circuit |
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