WO2011027553A1 - 経年劣化診断装置、経年劣化診断方法 - Google Patents

経年劣化診断装置、経年劣化診断方法 Download PDF

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WO2011027553A1
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ring oscillator
logic gate
logic gates
test
logic
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實吉永典
野瀬浩一
水野正之
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日本電気株式会社
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    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
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    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test

Definitions

  • the present invention relates to an aging deterioration diagnosis apparatus and an aging deterioration diagnosis method for a semiconductor integrated circuit.
  • the present invention relates to a semiconductor integrated circuit aging deterioration diagnosis device and an aging deterioration diagnosis method characterized by being small in area and resistant to environmental influences and easy to introduce and use in a semiconductor circuit.
  • a semiconductor chip becomes a defective product when its performance deteriorates beyond a certain level by use after shipment.
  • the deterioration in performance due to use can be attributed to a lifespan (reasonable performance deterioration due to aging) or an accidental failure.
  • a lifespan reasonable performance deterioration due to aging
  • an accidental failure if it is determined that the product is defective in maintenance, etc., it can be determined whether the failure is due to the lifetime (reasonable deterioration in performance due to aging) or accidental failure. It can be difficult.
  • a ring oscillator is configured using a CMOS circuit.
  • the oscillation frequency can be digitally encoded by using a counter, and the degree of deterioration can be diagnosed with a simple circuit configuration without using an external measuring instrument.
  • the measurement time is shortened by using two ring oscillators for test and reference to improve the resolution of the degree of deterioration in the practical range. .
  • the oscillation frequency to be measured greatly fluctuates due to the influence of the environment (for example, variation in chip temperature and power supply voltage).
  • the environment for example, variation in chip temperature and power supply voltage.
  • This problem is improved to some extent in the technique of Non-Patent Document 1 by measuring the ratio of the oscillation frequencies using two ring oscillators.
  • a difference frequency signal of the two ring oscillators is generated, and the degree of deterioration is detected by the difference frequency signal and one of the two ring oscillators.
  • the risk of being affected by environmental fluctuations with one of the two ring oscillators cannot be avoided, and will still be affected to some extent by environmental fluctuations.
  • the present invention provides a semiconductor integrated circuit aging deterioration diagnosis apparatus capable of canceling the influence of the environment at the time of measuring the progress of performance deterioration of a semiconductor integrated circuit with a simple configuration, and capable of performing measurement in a short time. It is an object to provide a method for diagnosing aging.
  • a first ring oscillator in which a ring oscillator is configured using a plurality of odd-numbered logic gates configured using CMOS circuits, and a plurality of odd-numbered logic gates having the same configuration as the logic gate are used.
  • a second ring oscillator constituting a ring oscillator, a load unit for inputting a load signal to the first ring oscillator or the second ring oscillator, and an instruction to start oscillation of the first ring oscillator and the second ring oscillator And a control unit that simultaneously inputs a control signal to the first ring oscillator and the second ring oscillator, and a movement amount of a pulse in each of the first ring oscillator and the second ring oscillator in the same time
  • An aged deterioration diagnosis apparatus having a comparison unit for comparing differences is provided.
  • the second ring oscillator can constitute a ring oscillator using the same number of logic gates as the first ring oscillator.
  • a logic gate to which the control signal is directly input from the control unit of each of the first ring oscillator and the second ring oscillator is a first logic gate, and an output signal of the Nth logic gate Is the N + 1th logic gate
  • the comparison unit includes a first counter for counting the number of pulses of the output signal of the Mth logic gate of the first ring oscillator, and the second ring oscillator.
  • a second counter that counts the number of pulses of the output signal of the Mth logic gate; and at least two that respectively store signals output by at least two of the plurality of logic gates constituting the first ring oscillator.
  • the comparison unit may include a plurality of first storage units that respectively store signals output from all the logic gates constituting the first ring oscillator at that time. .
  • a first ring oscillator in which a ring oscillator is configured using a plurality of odd-numbered logic gates configured using CMOS circuits, or a plurality of odd-numbered logic gates having the same configuration as the logic gate is used.
  • a method of diagnosing aging comprising: simultaneously inputting to a two-ring oscillator; and comparing a difference in pulse movement amount in each of the first ring oscillator and the second ring oscillator within the same time period.
  • the second ring oscillator can be configured as a ring oscillator using the same number of the logic gates as the first ring oscillator.
  • a logic gate to which the control signals of the first ring oscillator and the second ring oscillator are directly input is a first logic gate, and an output signal of an Nth logic gate is input.
  • the logic gate is the (N + 1) th logic gate
  • the step of comparing the difference in the amount of movement of the pulse is a predetermined number in which the count value of the number of pulses of the output signal of the Mth logic gate of the first ring oscillator is predetermined.
  • An aging deterioration diagnosis apparatus and an aging deterioration diagnosis method use a test ring oscillator to which a load signal is input for a certain period of time and a reference ring oscillator to which a load signal is not input, within a certain period of time.
  • the present invention for example, it is detected that a certain stage number signal has passed through the logic gate in the test ring oscillator, and by detecting the number of signal passing stages of the logic gate in the reference ring oscillator at this timing, Since the degree of deterioration of the test ring oscillator, that is, the degree of deterioration of the logic gate constituting the test ring oscillator can be diagnosed, the aging deterioration diagnosis apparatus of the present invention can have a simple configuration.
  • measurement in a short time can be realized with a simple configuration without being substantially affected by the environment when measuring the progress of performance deterioration of a semiconductor integrated circuit.
  • FIG. 10 is a block diagram illustrating a configuration of an aging deterioration diagnosis apparatus according to a fifth embodiment.
  • FIG. 1 is a block diagram showing a configuration of an aging deterioration diagnosis apparatus according to Embodiment 1 of the present invention.
  • the aging deterioration diagnosis apparatus according to the present embodiment includes a reference ring oscillator 101, a test ring oscillator 102, a comparison unit 103, a load unit 104, and a control unit 105.
  • the aging deterioration diagnosis apparatus of the present embodiment includes a test ring oscillator 102 as a first ring oscillator and a reference ring oscillator 101 as a second ring oscillator.
  • the aging deterioration diagnosis apparatus of this embodiment can be configured as an aging deterioration diagnosis circuit. This premise is the same in all the following embodiments.
  • the test ring oscillator 102 is configured by connecting a plurality of and odd (arbitrary design items) logic gates configured by using a CMOS circuit in a plurality of stages. That is, a signal is circulated internally by sequentially connecting inputs and outputs of a plurality of odd-numbered logic gates. If attention is paid to a certain node, signal transition is repeated periodically. At this time, the plurality of logic gates are preferably of the same type.
  • the reference ring oscillator 101 forms a ring oscillator by using a plurality of and an odd number of logic gates having the same configuration as the logic gate constituting the test ring oscillator.
  • the logic gate having the same configuration means a logic gate configured by CMOS circuits having the same design.
  • the number of logic gates used to configure the ring oscillator is not particularly limited, but is preferably the same as the number of test ring oscillators 102. In this way, the configuration of the test ring oscillator 102 and the reference ring oscillator 101 can be made as equal as possible, and the accuracy of the deterioration degree measurement can be improved.
  • the load unit 104 is configured to input a load signal to the test ring oscillator 102.
  • this load signal By the input of this load signal, the deterioration of a plurality of logic gates constituting the test ring oscillator 102 can be advanced.
  • it is not particularly limited as a load signal, for example, in order to simulate the progress of deterioration due to the actual operation of a functional circuit in a semiconductor chip that is equipped with a diagnostic circuit, the deterioration is advanced using a main clock signal or the like. can do.
  • the load unit 104 is inputting a load signal to the test ring oscillator 102, the reference ring oscillator 101 is not stressed, for example, the power supply terminal is connected to GND. In this state, the logic gate constituting the reference ring oscillator 101 hardly deteriorates.
  • the control unit 105 is configured to simultaneously input a control signal instructing start of oscillation of the reference ring oscillator 101 and the test ring oscillator 102 to the reference ring oscillator 101 and the test ring oscillator 102.
  • the comparison unit 103 is configured to compare the difference in the amount of pulse movement within each of the reference ring oscillator 101 and the test ring oscillator 102 within the same time.
  • the means for comparing the difference in the movement amount of the pulse is not particularly limited, but the following means may be used.
  • the comparison unit 103 causes the logic that the pulse forms the reference ring oscillator 101. It detects that the gate has passed a predetermined number of stages (a predetermined number of logic gates). Then, using this detection as a trigger, the state in the test ring oscillator 102, that is, how many stages the pulse has passed through the logic gate in the test ring oscillator 102 is detected.
  • the comparison unit 103 detects the above-described detection result (the number of stages in which the pulse has passed through the logic gate in the test ring oscillator 102) and the above-described predetermined number of stages (the pulse is in the reference ring oscillator 101).
  • the difference in the amount of pulse movement between the reference ring oscillator 101 and the test ring oscillator 102 within the same time is compared using the number of stages that have passed through the logic gate.
  • the above-described means even if the reference ring oscillator 101 and the test ring oscillator 102 are interchanged, that is, the logic gates that constitute the test ring oscillator 102 have a predetermined number of stages (specified number).
  • the number of logic gates is detected, and this detection is used as a trigger to detect the state in the reference ring oscillator 101, that is, how many stages the pulse has passed through the logic gate in the reference ring oscillator 101. Similarly, the difference in the amount of pulse movement between the reference ring oscillator 101 and the test ring oscillator 102 can also be compared.
  • the ratio is the reciprocal of the ratio of the delay time per stage of each logic gate. It becomes. Since the difference in the delay time of the logic gates is caused by the presence or absence of deterioration, the state of deterioration over time can be obtained as a rate of increase in delay time.
  • each of the reference ring oscillator 101 and the test ring oscillator 102 has a logic gate to which a control signal is directly input from the control unit 105 as a first logic gate, and a logic gate to which an output signal of the Nth logic gate is input.
  • the comparison unit 103 A first counter that counts the number of pulses of the output signal of the Mth logic gate of the test ring oscillator 102; A second counter that counts the number of pulses of the output signal of the Mth logic gate of the reference ring oscillator 101; At least two first storage units respectively storing signals output by at least two of the plurality of logic gates constituting the test ring oscillator 102; A second storage unit to which the count value of the first counter is input,
  • the second counter can be realized by adding a configuration for outputting a signal for storing data to the first storage unit and the second storage unit when a predetermined number is counted as a trigger. it can.
  • the comparison unit 103 includes a plurality of first storage units that store signals output from all the logic gates constituting the test ring oscillator 102 at that time, instead of the first storage unit described above. You may comprise. In such a configuration, if the number of stages of the logic gates constituting each of the reference ring oscillator 101 and the test ring oscillator 102 is known, the comparison unit 103 determines how many stages the logic gates in each ring oscillator have. It is possible to calculate whether it has passed.
  • the aging deterioration diagnosis apparatus of this embodiment does not measure the oscillation frequency of the ring oscillator, but measures how much the pulse has moved in the ring oscillator, that is, how many stages the logic gates constituting the ring oscillator have passed. And In this respect, it is different from the conventional method.
  • the aging deterioration diagnosis apparatus of the present embodiment uses the reference ring oscillator 101, the test ring oscillator 102, and two ring oscillators, and the amount of pulse movement in a state in which the timings from the start to the end of these oscillations coincide with each other. Therefore, even if an environmental change (power supply voltage or temperature) is received, both the reference ring oscillator 101 and the test ring oscillator 102 are similarly affected. Therefore, the influence of noise is almost canceled at the stage of comparing the difference in pulse movement amount between the reference ring oscillator 101 and the test ring oscillator 102.
  • FIG. 2 illustrates a specific configuration example of the reference ring oscillator 101, the test ring oscillator 102, the comparison unit 103, the load unit 104, and the control unit 105 illustrated in FIG. 1 and a connection method thereof. It should be noted that elements and descriptions that are not necessary for the description are omitted as appropriate, and it is obvious that the present invention is not limited to the only configuration that can achieve the object of the present invention. The premise is the same for the other embodiments.
  • NAND gates can be used as the logic gates constituting the reference ring oscillator 201 and the test ring oscillator 202.
  • the reference ring oscillator 201 and the test ring oscillator 202 have a configuration in which the same number of NAND gates having the same configuration are used and connected to the same number of stages.
  • the reference ring oscillator 201 and the test ring oscillator 202 are configured to be able to control oscillation by the same control signal from the control unit 205. With this configuration, the reference ring oscillator 201 and the test ring oscillator 202 can simultaneously start oscillation.
  • the test ring oscillator 202 is further provided with a load signal input from the load unit 204 so that an arbitrary deterioration environment can be created.
  • the comparison unit 203 can be realized by a combination of a counter circuit and a flip-flop circuit, for example.
  • the counter circuit 208 is connected to input an output signal of a logic gate among a plurality of logic gates constituting the reference ring oscillator 201. When an arbitrary set value is counted, the counter circuit 208 is triggered by High or It is configured to output a Low signal. This output signal is input to flip-flop circuits 206 and 207 described below, and the flip-flop circuits 206 and 207 use this input signal to store the data stored at that time.
  • logic gates to which a control signal is directly input from the control unit 205 are first logic gates 201A and 202A.
  • the logic gate to which the output signal of the N logic gate is input is the (N + 1) th logic gate
  • the counter circuit 208 is connected to receive the output signal of the Mth logic gate of the reference ring oscillator 201
  • the counter circuit 209 is connected so that the output signal of the Mth logic gate among the plurality of logic gates constituting the test ring oscillator 202 is inputted.
  • the counter circuit 209 is configured to output a count value to the flip-flop circuit 206.
  • the number of bits of the counter circuit 209 is an arbitrary design matter, and the flip-flop circuit 206 is provided in the same number as the number of bits of the counter circuit 209.
  • the flip-flop circuit 206 stores a value using the output signal from the counter circuit 208.
  • the flip-flop circuit 207 is connected between all the logic gate stages of the test ring oscillator 202, and a plurality of flip-flop circuits 207 are provided so that all the logic gates store the signals output at that time. Note that the flip-flop circuit 207 does not necessarily need to store the signals output by all the logic gates at that time. If the flip-flop circuit 207 is provided so that at least two logic gates store the signals output at that time, the flip-flop circuit 207 is used for testing. The degree of deterioration of the ring oscillator 202 can be detected. However, in order to measure the progress of the aging deterioration of the test ring oscillator 202 with higher accuracy, as shown in FIG.
  • a plurality of flip-flops are used so that all the logic gates store respective signals output at that time. It is desirable to provide a circuit 207.
  • the flip-flop circuit 207 stores a value using the output signal from the counter circuit 208. Note that the illustrated flip-flop circuit 207 is a part of the flip-flop circuit of this configuration example.
  • the load unit 204 adds a load signal (such as a trunk clock signal) to the test ring oscillator 202 for a predetermined time, and advances the deterioration of the logic gates constituting the test ring oscillator 202.
  • the reference ring oscillator 201 is in a state in which, for example, a power supply terminal is connected to GND. In this state, the logic gate constituting the reference ring oscillator 201 hardly deteriorates.
  • the control unit 205 inputs a control signal instructing the start of oscillation simultaneously to the reference ring oscillator 201 and the test ring oscillator 202.
  • the counter circuit 208 counts the number of pulses of the signal input to the first logic gate 201A of the reference ring oscillator 201.
  • the counter circuit 209 counts the number of pulses of the signal input to the first logic gate 202 A of the test ring oscillator 202 and outputs the count value to the flip-flop circuit 206.
  • Each flip-flop circuit 206 stores a value of “High” or “Low”, and the count value of the counter circuit 209 at that time is specified by the value stored in all the flip-flop circuits 206.
  • the flip-flop circuit 207 stores the output signal (High or Low) at that time of each logic gate of the test ring oscillator 202.
  • a signal (High or Low) for data storage is output to the flip-flop circuits 206 and 207 using that as a trigger.
  • the flip-flop circuits 206 and 207 use this signal to store the value (High or Low) stored at that time.
  • the calculation unit (not shown) of the comparison unit 203 collects the values (count number) stored in the flip-flop circuit 206 and identifies the count number. Further, the values (High or Low) stored in the respective flip-flop circuits 207 are collected so as to be identifiable as the output signals of the Mth logic gate. Then, by identifying the boundary between “High” and “Low” of the value (High or Low) stored in each of the plurality of flip-flop circuits 207 (eg, between the fifth logic gate and the sixth logic gate) The movement amount of the pulse in the test ring oscillator 202 at the time when the data storage signal is output from the counter circuit 208 is calculated.
  • the difference in pulse movement amount between the reference ring oscillator 201 and the test ring oscillator 202 within the same time period is compared.
  • the count number may be converted into the number of stages of logic gates, and the comparison may be made with the number of stages of logic gates through which pulses have passed through the reference ring oscillator 201 and the test ring oscillator 202, respectively.
  • the measurement time and The resolution can be controlled.
  • the reference ring oscillator 201 and the test ring oscillator 202 shown in FIG. 2 are configured by X stages of logic gates.
  • the counter circuit 208 uses C as a predetermined number to be counted using the signal output from the Mth logic gate, and T ref represents the delay time per stage of the logic gate in the reference ring oscillator 201.
  • T deg be a delay time per stage of the logic gate in the ring oscillator 202 for use.
  • T ref is a delay time per stage of the logic gate in a state where the deterioration hardly progresses
  • T deg is a stage of the logic gate in a state where the deterioration has progressed by the load signal of the load unit 204. Is the delay time.
  • the counter circuit 209 counts the number of pulses counted by the counter circuit 209 using the signal output from the Mth logic gate of the test ring oscillator 202 when the counter circuit 208 counts the predetermined number C.
  • N be the number of gate passage stages (obtained by the flip-flop circuit 207) that cannot be obtained.
  • the counter circuits 208 and 209 satisfy “N ⁇ 2X” when counting “1” when the pulse signal changes from “High” to “Low” and then becomes “High” again.
  • T deg / T ref ⁇ 1 (2X ⁇ C) / (2X ⁇ C ′ + N) ⁇ 1 (2)
  • N decreases, and when N becomes 0, C ′ decreases by 1, N becomes 2X, and N decreases again from there.
  • the aging deterioration diagnosis apparatus is based on the first embodiment.
  • differences from the first embodiment will be described. Note that description of common points is omitted.
  • FIG. 3 is a block diagram showing a configuration of an aging deterioration diagnosis apparatus according to Embodiment 2 of the present invention.
  • the aging deterioration diagnosis apparatus according to the present embodiment includes a reference ring oscillator 301, a test ring oscillator 302, a comparison unit 303, a load unit 304, and a control unit 305.
  • the aging deterioration diagnosis apparatus of the present embodiment is different from the first embodiment in that the reference ring oscillator 301 is used as the first ring oscillator and the test ring oscillator 302 is used as the second ring oscillator. That is, the aging deterioration diagnosis apparatus of the present embodiment has a time point when a pulse moves in the test ring oscillator 302 by a predetermined amount (for example, a time point when a counter connected to the test ring oscillator 302 counts a predetermined number in advance). ) And the movement amount of the pulse moving in the reference ring oscillator 301 is detected and compared.
  • Other configurations are the same as those of the first embodiment, and the above-described processing can be realized according to the first embodiment. Therefore, detailed description here is omitted.
  • the measurement time and resolution are defined by the node selection of the test ring oscillator 302, so that the measurement resolution becomes linear with respect to the first embodiment. can get.
  • 2 is a connection example between the comparison unit 203 and the reference ring oscillator 201 and a connection relationship between the comparison unit 203 and the test ring oscillator 202 in the configuration example of FIG. 2 showing a specific example of the first embodiment. Can be realized by reversing.
  • T ref ⁇ (2X ⁇ C '+ N) T deg ⁇ 2X ⁇ C (3)
  • T deg / T ref ⁇ 1 (2X ⁇ C ′ + N) / (2X ⁇ C) ⁇ 1 (4)
  • the aging deterioration diagnosis apparatus is based on the first embodiment.
  • differences from the first embodiment will be described. Note that description of common points is omitted.
  • FIG. 4 is a block diagram showing a configuration of an aging deterioration diagnosis apparatus according to Embodiment 3 of the present invention.
  • the aging deterioration diagnosis apparatus of the present embodiment includes a reference ring oscillator 401, a test ring oscillator 402, a comparison unit 403, a load unit 404, a control unit 405, and a test final gate detection unit 410. It is a configuration.
  • the aging deterioration diagnosis apparatus of the present embodiment includes a test ring oscillator 402 as a first ring oscillator and a reference ring oscillator 401 as a second ring oscillator.
  • the test final gate detection unit 410 has the same number of logic gates as the reference ring oscillator 401 and the test ring oscillator 402 as the reference ring oscillator 401 and the test ring oscillator 402. Or more, it is the structure which connected them in series.
  • a load signal is input from the load unit 404 to the test final gate detection unit 410 under the same conditions (the same load signal and the same time) as the test ring oscillator 402.
  • the first logic gate in the test final gate detection unit 410 having a plurality of logic gates connected in series is used.
  • a signal (High or Low) is input. This signal propagates through a plurality of logic gates connected in series.
  • the control signal detects the number of stages passing through the logic gate to which the load signal is added, also using the amount of movement of the signal propagating through the test final gate detector 410.
  • FIG. 5 is based on the specific example of the first embodiment described with reference to FIG. 2 and is different in that it has a test final gate detection unit 510.
  • FIG. 5 is based on the specific example of the first embodiment described with reference to FIG. 2 and is different in that it has a test final gate detection unit 510.
  • FIG. 5 is based on the specific example of the first embodiment described with reference to FIG. 2 and is different in that it has a test final gate detection unit 510.
  • differences from the specific example of the first embodiment will be described.
  • the description about a common point is abbreviate
  • the final gate detection unit 510 for testing is configured by connecting the same number of logic gates as the test ring oscillator 502 in series.
  • the load unit 504 inputs a load signal to the test ring oscillator 502 and the test final gate detection unit 510 under the same conditions.
  • the output signal of the M-th logic gate of the test ring oscillator 502 is input to the flip-flop circuit 507, and also to the first logic gate 510A in the test final gate detector 510 in which a plurality of logic gates are connected in series. Entered.
  • Each of the plurality of flip-flop circuits 507 receives signals input to at least two of the plurality of logic gates constituting the test final gate detection unit 510, preferably all of the logic gates.
  • the information acquired from the test ring oscillator 502 by the comparison unit 503 is the same as the information acquired from the reference ring oscillator 501. Therefore, it becomes easy to align the driving loads of the reference ring oscillator 501 and the test ring oscillator 502, and high-precision measurement is realized. ⁇ Embodiment 4>
  • Embodiment 4 The aging deterioration diagnosis apparatus according to Embodiment 4 is based on Embodiments 2 and 3. Hereinafter, differences from the second and third embodiments will be described. Note that description of common points is omitted.
  • FIG. 6 is a block diagram showing a configuration of an aging deterioration diagnosis apparatus according to Embodiment 4 of the present invention.
  • the aging degradation diagnosis apparatus of this embodiment includes a reference ring oscillator 601, a test ring oscillator 602, a comparison unit 603, a load unit 604, a control unit 605, and a reference final gate detection unit 611. It is a configuration.
  • the aging deterioration diagnosis apparatus is different from the second embodiment in that it includes a reference final gate detection unit 611.
  • the aging deterioration diagnosis apparatus of this embodiment is different from that of Embodiment 3 in that a reference ring oscillator 601 is provided as a first ring oscillator, and a test ring oscillator 602 is provided as a second ring oscillator.
  • the reference final gate detection unit 611 can have the same configuration as the test final gate detection unit 410 (see FIG. 4) described in the third embodiment.
  • the relationship between the test final gate detection unit 410 and the comparison unit 403 and the relationship between the test final gate detection unit 410 and the test ring oscillator 402 are the same as the reference final gate detection unit 611 shown in FIG. This can be realized by applying the relationship between the comparison unit 603 and the relationship between the reference final gate detection unit 611 and the reference ring oscillator 601. Therefore, detailed description here is omitted.
  • FIG. 7 is a block diagram showing a configuration of an aging deterioration diagnosis apparatus according to Embodiment 5 of the present invention.
  • the aging deterioration diagnosis apparatus of this embodiment includes a reference ring oscillator 701, a test ring oscillator 702, a comparison unit 703, a load unit 704, a control unit 705, and a test final gate detection unit 710.
  • the final gate detection unit 711 is used. That is, it is a structure which can implement

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Abstract

ＣＭＯＳ回路を用いて構成した複数かつ奇数個の論理ゲートを用いてリング発振器を構成した参照用リング発振器（１０１）と、前記論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成した試験用リング発振器（１０２）と、試験用リング発振器（１０２）に対して負荷信号を入力する負荷部（１０４）と、参照用リング発振器（１０１）および試験用リング発振器（１０２）の発振開始を指示する制御信号を、参照用リング発振器（１０１）および試験用リング発振器（１０２）に対して同時に入力する制御部（１０５）と、同一時間内における、参照用リング発振器（１０１）および試験用リング発振器（１０２）それぞれ内のパルスの移動量の差を比較するための比較部（１０３）と、を有する経年劣化診断装置。

Description

経年劣化診断装置、経年劣化診断方法
　本発明は、半導体集積回路の経年劣化診断装置および経年劣化診断方法に関する。特に、小面積で環境の影響に強く半導体回路への導入および使用が容易なことを特徴とする半導体集積回路の経年劣化診断装置および経年劣化診断方法に関する。
　半導体チップは、出荷後の使用によって性能の劣化が一定以上進行すると不良品となる。使用による性能の劣化は、寿命（経年劣化による妥当な性能低下）に起因するものや、偶発的な故障等に起因するものなどが考えられる。しかし、メンテナンス等において不良品と判定した場合には、その不良が寿命（経年劣化による妥当な性能低下）に起因するものなのか、それとも偶発的な故障等に起因するものなのかを見極めることが困難な場合がある。
　一方、性能劣化の原因が寿命によるものなのかそれとも偶発的な故障等によるものかを見極めることは、設計へのフィードバックの観点から重要である。この見極めは、出荷後の半導体集積回路の寿命による性能の劣化進行度をあらかじめ把握しておけば、比較的容易に実現することができる。また、寿命による性能劣化進行度のログ情報を取得しておけば、半導体集積回路の適切な交換時期をあらかじめ予想することも可能であり、最適なメンテナンス時期の設定にも役立てることができる。
　ここで、半導体集積回路の寿命による性能劣化進行度を把握するため一般的に利用されている方法としては、非特許文献１に記載されているように、ＣＭＯＳ回路を用いてリング発振器を構成し、その発振周波数の変化を検知することで劣化度を算出する方法がある。発振周波数はカウンタを用いることによってデジタルコード化が可能であり、外部測定器を用いることなく、かつ簡易な回路構成で劣化度の診断を行うことができる。また、非特許文献１に記載されている技術では、試験用と参照用のリング発振器を二つ用いることによって、実用域における劣化度の分解能を向上させることで、測定時間の短縮を図っている。
Ｔａｅ－Ｈｙｏｕｎｇ Ｋｉｍ, Ｒａｎｄｙ Ｐｅｒｓａｕｄ, ａｎｄ Ｃｈｒｉｓ Ｈ. Ｋｉｍ, "Ｓｉｌｉｃｏｎ Ｏｄｏｍｅｔｅｒ： Ａｎ Ｏｎ－Ｃｈｉｐ Ｒｅｌｉａｂｉｌｉｔｙ Ｍｏｎｉｔｏｒ ｆｏｒ Ｍｅａｓｕｒｉｎｇ Ｆｒｅｑｕｅｎｃｙ Ｄｅｇｒａｄａｔｉｏｎ ｏｆ Ｄｉｇｉｔａｌ Ｃｉｒｃｕｉｔｓ", ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ, ＶＯＬ.４３, ＮＯ.４, ｐｐ.８７４－８８０, ＡＰＲＩＬ, ２００８
　しかしながら、リング発振器の発振周波数の変化を検知することで劣化度を判定する方法においては、測定するべき発振周波数が環境の影響（例えばチップ温度や電源電圧の変動）を受けて大きく変動してしまうという問題を抱えている。この問題は、非特許文献１の技術において、二つのリング発振器を用いてその発振周波数の比率を測定することで、ある程度改善している。しかし、この手段の場合、二つのリング発振器の差周波の信号を生成し、この差周波の信号と二つのリング発振器のうちの一方とにより劣化度を検知するので、この差周波の信号と二つのリング発振器のうちの一方との間に環境の変動の影響が加わる恐れを回避できず、依然、環境変動の影響をある程度は受けてしまうこととなる。
　また、経年劣化のなかでもＮＢＴＩによる性能の劣化は、ストレスが除去されると劣化が回復（リカバリ）することが知られている。しかし、その劣化・回復のメカニズムは詳しく解明されておらず、劣化度の診断においてはこの回復の影響をできる限り除去した状態で行うことが望ましい。このため、測定時間は早ければ早いほどよい。
　本発明は、簡易な構成で、半導体集積回路の性能劣化の進行具合の測定時における環境の影響をキャンセルでき、かつ、測定は短時間に行うことが可能な半導体集積回路の経年劣化診断装置および経年劣化診断方法を提供することを課題とする。
　本発明によれば、ＣＭＯＳ回路を用いて構成した複数かつ奇数個の論理ゲートを用いてリング発振器を構成した第１リング発振器と、前記論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成した第２リング発振器と、前記第１リング発振器または前記第２リング発振器に対して負荷信号を入力する負荷部と、前記第１リング発振器および前記第２リング発振器の発振開始を指示する制御信号を、前記第１リング発振器および前記第２リング発振器に対して同時に入力する制御部と、同一時間内における、前記第１リング発振器および前記第２リング発振器それぞれ内のパルスの移動量の差を比較するための比較部と、を有する経年劣化診断装置が提供される。
　本発明の経年劣化診断装置において、前記第２リング発振器は、第１リング発振器と同数の前記論理ゲートを用いてリング発振器を構成することができる。
　本発明の経年劣化診断装置において、前記第１リング発振器および前記第２リング発振器それぞれの前記制御部から前記制御信号を直接入力される論理ゲートを第１論理ゲートとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、前記比較部は、前記第１リング発振器の第Ｍ論理ゲートの出力信号のパルス数をカウントする第１カウンタと、前記第２リング発振器の第Ｍ論理ゲートの出力信号のパルス数をカウントする第２カウンタと、前記第１リング発振器を構成する前記複数の論理ゲートのうち少なくとも２つがその時に出力している信号をそれぞれ記憶する少なくとも２つの第１記憶部と、前記第１カウンタのカウント値が入力される第２記憶部と、を有し、前記第２カウンタは、あらかじめ定められた所定数をカウントすると、それをトリガに、前記第１記憶部および前記第２記憶部に対してデータ保存のための信号を出力することができる。
　本発明の経年劣化診断装置において、前記比較部は、前記第１リング発振器を構成するすべての前記論理ゲートがその時に出力している信号をそれぞれ記憶する複数の第１記憶部を有することができる。
　本発明によれば、ＣＭＯＳ回路を用いて構成した複数かつ奇数個の論理ゲートを用いてリング発振器を構成した第１リング発振器、または、前記論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成した第２リング発振器に対して負荷信号を入力するステップと、前記第１リング発振器および前記第２リング発振器の発振開始を指示する制御信号を、前記第１リング発振器および前記第２リング発振器に対して同時に入力するステップと、同一時間内における、前記第１リング発振器および前記第２リング発振器それぞれ内のパルスの移動量の差を比較するステップと、を有する経年劣化診断方法が提供される。
　本発明の経年劣化診断方法において、前記第２リング発振器は、前記第１リング発振器と同数の前記論理ゲートを用いてリング発振器を構成することができる。
　本発明の経年劣化診断方法において、前記第１リング発振器および前記第２リング発振器それぞれの前記制御信号を直接入力される論理ゲートを第１論理ゲートとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、前記パルスの移動量の差を比較するステップは、前記第１リング発振器の第Ｍ論理ゲートの出力信号のパルス数のカウント値があらかじめ定められた所定数になると、それをトリガに、前記第２リング発振器の第Ｍ論理ゲートの出力信号のパルス数のカウント値、および、前記第２リング発振器を構成する前記複数の論理ゲートそれぞれの出力信号の値、を検知することで、前記第２リング発振器内のパルスの移動量を検知することができる。
　本発明の経年劣化診断装置および経年劣化診断方法は、負荷信号を一定時間入力された試験用のリング発振器と、負荷信号を入力されていない参照用のリング発振器と、を用い、ある一定時間内におけるそれぞれのリング発振器を構成する複数の論理ゲートの信号伝播段数の差を比較することで、試験用のリング発振器の劣化度、すなわち試験用のリング発振器を構成する論理ゲートの劣化度の診断を行う。
　本発明によれば、例えば試験用リング発振器内の論理ゲートをある一定段数信号が通過したことを検知し、このタイミングでの参照用リング発振器内の論理ゲートの信号通過段数を検知することで、試験用のリング発振器の劣化度、すなわち試験用のリング発振器を構成する論理ゲートの劣化度の診断を行うことができるので、本発明の経年劣化診断装置は簡易な構成とすることができる。
　本発明によれば、半導体集積回路の性能劣化の進行具合の測定時における環境の影響をほとんど受けることなく、短時間での測定を、簡易な構成で実現できる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
実施形態１の経年劣化診断装置の構成を表すブロック図である。 実施形態１の経年劣化診断装置の構成の具体例を表すブロック図である。 実施形態２の経年劣化診断装置の構成を表すブロック図である。 実施形態３の経年劣化診断装置の構成を表すブロック図である。 実施形態３の経年劣化診断装置の構成の具体例を表すブロック図である。 実施形態４の経年劣化診断装置の構成を表すブロック図である。 実施形態５の経年劣化診断装置の構成を表すブロック図である。
　以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜実施形態１＞
　図１は、本発明の実施形態１による経年劣化診断装置の構成を示すブロック図である。図１に示すように、本実施形態の経年劣化診断装置は、参照用リング発振器１０１、試験用リング発振器１０２、比較部１０３、負荷部１０４、制御部１０５を有する構成である。なお、本実施形態の経年劣化診断装置は、第１リング発振器として試験用リング発振器１０２を、第２リング発振器として参照用リング発振器１０１を有している。
　本実施形態の経年劣化診断装置は、経年劣化診断回路として構成することができる。この前提は、以下のすべての実施形態において同様である。
　試験用リング発振器１０２は、ＣＭＯＳ回路を用いて構成した複数かつ奇数個（任意の設計事項）の論理ゲートを複数段に接続してリング発振器を構成する。すなわち、複数かつ奇数個の論理ゲートの入出力を順次接続することで信号が内部で循環するようにし、あるノードに着目すれば、定期的に信号の遷移を繰り返す構成となっている。この時、複数の論理ゲートは同一種類であることが望ましい。
　参照用リング発振器１０１は、試験用リング発振器を構成する論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成する。同じ構成の論理ゲートとは、同じ設計のＣＭＯＳ回路で構成された論理ゲートという意味である。なお、リング発振器を構成するために用いる論理ゲートの数は特段制限されないが、試験用リング発振器１０２と同数にするのが望ましい。このようにすれば、試験用リング発振器１０２と参照用リング発振器１０１との構成を可能な限り同等なものとすることができ、劣化度測定の精度を向上させることができる。
　負荷部１０４は、試験用リング発振器１０２に対して負荷信号を入力するよう構成される。この負荷信号の入力により、試験用リング発振器１０２を構成する複数の論理ゲートの劣化を進行させることができる。負荷信号としては特段制限されないが、例えば、診断回路を搭載し診断対象としている半導体チップ内の機能回路の実動作による劣化進行を模擬するため、幹線クロック信号などを用いて劣化を進行させるようにすることができる。
　なお、負荷部１０４が試験用リング発振器１０２に対して負荷信号を入力している間は、参照用リング発振器１０１はストレスのかからない状態、例えば、電源端子をＧＮＤに接続した状態となる。この状態においては、参照用リング発振器１０１を構成する論理ゲートはほとんど劣化が進行しない。
　制御部１０５は、参照用リング発振器１０１および試験用リング発振器１０２の発振開始を指示する制御信号を、参照用リング発振器１０１および試験用リング発振器１０２に対して同時に入力するよう構成されている。
　比較部１０３は、同一時間内における、参照用リング発振器１０１および試験用リング発振器１０２それぞれ内のパルスの移動量の差を比較するよう構成されている。パルスの移動量の差を比較する手段としては特段制限されないが、以下のような手段であってもよい。
　例えば、制御部１０５が発振開始を指示する制御信号を参照用リング発振器１０１および試験用リング発振器１０２に対して同時に入力すると、比較部１０３は、パルスが参照用リング発振器１０１を構成している論理ゲートをあらかじめ定められた規定の段数（規定数の論理ゲート）通過したことを検知する。そして、この検知をトリガに、試験用リング発振器１０２内の状態、すなわち、パルスが試験用リング発振器１０２内の論理ゲートを何段通過したかを検知する。そして、比較部１０３は、上述の検知した結果（パルスが試験用リング発振器１０２内の論理ゲートを通過した段数）と、上述のあらかじめ定められた規定の段数（パルスが参照用リング発振器１０１内の論理ゲートを通過した段数）とを利用して、同一時間内における、参照用リング発振器１０１および試験用リング発振器１０２それぞれのパルスの移動量の差を比較する。なお、上述の手段において、参照用リング発振器１０１と試験用リング発振器１０２とを入れ替えても、すなわち、パルスが試験用リング発振器１０２を構成している論理ゲートをあらかじめ定められた規定の段数（規定数の論理ゲート）通過したことを検知し、この検知をトリガに、参照用リング発振器１０１内の状態、すなわち、パルスが参照用リング発振器１０１内の論理ゲートを何段通過したかを検知するように構成しても、同様に、参照用リング発振器１０１および試験用リング発振器１０２それぞれのパルスの移動量の差を比較することができる。
　このように、同一時間内での参照用リング発振器１０１および試験用リング発振器１０２それぞれの論理ゲートの通過段数を知ることができれば、その比率は各々の論理ゲート１段あたりの遅延時間の比率の逆数となる。この論理ゲートの遅延時間の差は劣化の有無により発生するものであるため、経年劣化の状態は遅延時間の増加の比率として得ることができる。
　なお、上述したパルスの移動量の差を比較する手段は、例えば、上述した本実施形態の経年劣化診断装置の構成に、以下のような構成を加えることで実現することができる。
　すなわち、参照用リング発振器１０１および試験用リング発振器１０２それぞれの、制御部１０５から制御信号を直接入力される論理ゲートを第１論理ゲートとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、
　比較部１０３は、
　　試験用リング発振器１０２の第Ｍ論理ゲートの出力信号のパルス数をカウントする第１カウンタと、
　　参照用リング発振器１０１の第Ｍ論理ゲートの出力信号のパルス数をカウントする第２カウンタと、
　　試験用リング発振器１０２を構成する複数の論理ゲートのうち少なくとも２つがその時に出力している信号をそれぞれ記憶する少なくとも２つの第１記憶部と、
　　第１カウンタのカウント値が入力される第２記憶部と、を有し、
　　第２カウンタは、あらかじめ定められた所定数をカウントすると、それをトリガに、第１記憶部および第２記憶部に対してデータ保存のための信号を出力する構成を加えることで実現することができる。
　なお、比較部１０３は、上述の第１記憶部のかわりに、試験用リング発振器１０２を構成するすべての論理ゲートがその時に出力している信号をそれぞれ記憶する複数の第１記憶部を有するように構成してもよい。このような構成において、参照用リング発振器１０１および試験用リング発振器１０２それぞれを構成する論理ゲートの段数を把握しておけば、比較部１０３は、パルスがそれぞれのリング発振器内の論理ゲートを何段通過したかを算出することができる。
　本実施形態の経年劣化診断装置は、リング発振器の発振周波数を測定対象とせず、パルスがリング発振器内をどれだけ移動したか、すなわちリング発振器を構成する論理ゲートを何段通過したかを測定対象とする。かかる点で、従来の手法とは異なる。
　また、本実施形態の経年劣化診断装置は、参照用リング発振器１０１、試験用リング発振器１０２と二つのリング発振器を用い、それらの発振開始から終了までのタイミングを一致させた状態でパルスの移動量の差を比較するので、たとえ環境変動（電源電圧や温度）を受けたとしても、参照用リング発振器１０１、試験用リング発振器１０２いずれも同様に影響を受ける。よって、参照用リング発振器１０１および試験用リング発振器１０２それぞれのパルスの移動量の差を比較する段階で、ノイズの影響はほとんどキャンセルされることとなる。その結果、試験用リング発振器１０２を構成する論理ゲートの劣化度の診断において、環境変動の影響をほとんど受けない測定が可能となる。また、特殊なアナログ回路等も不要であり、簡易な回路構成で実現が可能である。
　次に、本実施形態の経年劣化診断装置の具体例を、図２を用いて説明する。図２では、図１に示した参照用リング発振器１０１、試験用リング発振器１０２、比較部１０３、負荷部１０４、制御部１０５の具体的な構成例と、その接続方法について例示している。なお、説明に不要な要素や説明等は適宜省略されており、また、本発明の目的を達成しうる唯一の構成として限定されることがないのは明らかである。当該前提は、他の実施形態についても同様である。
　図２に示すとおり、参照用リング発振器２０１、および、試験用リング発振器２０２を構成する論理ゲートとしては、例えばＮＡＮＤゲートを使用することができる。参照用リング発振器２０１、および、試験用リング発振器２０２は、同一構成のＮＡＮＤゲートを複数かつ奇数個用いて同一段数に接続した構成である。また、参照用リング発振器２０１、および、試験用リング発振器２０２は、制御部２０５からの同一の制御信号によって発振の制御が可能な構成である。この構成により、参照用リング発振器２０１、および、試験用リング発振器２０２は、同時に発振開始を行うことができる。試験用リング発振器２０２にはさらに、負荷部２０４からの負荷信号入力を備え、任意の劣化環境を作成することが可能な構成となっている。
　比較部２０３は、例えばカウンタ回路とフリップフロップ回路の組み合わせにより実現できる。
　カウンタ回路２０８は、参照用リング発振器２０１を構成する複数の論理ゲートの中のある論理ゲートの出力信号を入力するように接続され、任意の設定値をカウントとすると、それをトリガに、ＨｉｇｈまたはＬｏｗの信号を出力するよう構成されている。この出力信号は、以下で説明するフリップフロップ回路２０６、２０７に入力され、フリップフロップ回路２０６、２０７はこの入力信号を用いて、その時点で記憶しているデータを保存することとなる。
　次に、参照用リング発振器２０１および試験用リング発振器２０２それぞれを構成する複数の論理ゲートの中の、制御部２０５から制御信号を直接入力される論理ゲートを第１論理ゲート２０１Ａ、２０２Ａとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、カウンタ回路２０８が参照用リング発振器２０１の第Ｍ論理ゲートの出力信号を入力されるように接続されると、カウンタ回路２０９は、試験用リング発振器２０２を構成する複数の論理ゲートの中の第Ｍ論理ゲートの出力信号を入力されるように接続される。また、カウンタ回路２０９は、カウント値をフリップフロップ回路２０６に対して出力するよう構成される。なお、カウンタ回路２０９のビット数は任意の設計事項であり、フリップフロップ回路２０６はカウンタ回路２０９のビット数と同じ数だけ設けられる。このフリップフロップ回路２０６は、カウンタ回路２０８からの出力信号を用いて値を保存する。
　フリップフロップ回路２０７は、試験用リング発振器２０２の全論理ゲート段間に接続され、すべての論理ゲートがその時に出力している信号それぞれを記憶するように複数設けられている。なお、フリップフロップ回路２０７は必ずしもすべての論理ゲートがその時に出力している信号を記憶する必要はなく、少なくとも２つの論理ゲートがその時に出力している信号を記憶するよう設けられれば、試験用リング発振器２０２の劣化度を検知することができる。しかし、試験用リング発振器２０２の経年劣化の進行をより精度高く測定するためには、図２に示すように、すべての論理ゲートがその時に出力している信号それぞれを記憶するように複数のフリップフロップ回路２０７を設けるのが望ましい。このフリップフロップ回路２０７は、カウンタ回路２０８からの出力信号を用いて値を保存する。なお、図示したフリップフロップ回路２０７は、本構成例の一部のフリップフロップ回路を示したものである。
　次に、この構成例の具体的な処理の流れを説明する。
　まず、負荷部２０４は、負荷信号（幹線クロック信号など）を所定時間試験用リング発振器２０２に加え、試験用リング発振器２０２を構成している論理ゲートの劣化を進行させる。この時、参照用リング発振器２０１は、例えば電源端子をＧＮＤに接続した状態となる。この状態においては、参照用リング発振器２０１を構成する論理ゲートはほとんど劣化が進行しない。
　上述の試験用リング発振器２０２に対する所定時間の負荷信号を加える処理が終了すると、参照用リング発振器２０１の電源端子をＧＮＤに接続した状態としている場合には、当該電源端子を通常の電源へと接続する。その後、制御部２０５は、発振開始を指示する制御信号を、参照用リング発振器２０１および試験用リング発振器２０２に対して同時に入力する。
　すると、カウンタ回路２０８は、参照用リング発振器２０１の第１論理ゲート２０１Ａに入力される信号のパルス数をカウントする。また、カウンタ回路２０９は、試験用リング発振器２０２の第１論理ゲート２０２Ａに入力される信号のパルス数をカウントし、カウント値をフリップフロップ回路２０６に出力する。各フリップフロップ回路２０６は、「Ｈｉｇｈ」ｏｒ「Ｌｏｗ」の値を記憶し、すべてのフリップフロップ回路２０６が記憶した値により、その時におけるカウンタ回路２０９のカウント値が特定される。また、フリップフロップ回路２０７は、試験用リング発振器２０２の各論理ゲートのその時における出力信号（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）を記憶する。
　その後、カウンタ回路２０８は、あらかじめ定められた所定数をカウントすると、それをトリガに、フリップフロップ回路２０６、２０７に対してデータ保存のための信号（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）を出力する。フリップフロップ回路２０６、２０７は、この信号を用いて、その時に記憶している値（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）を保存する。
　その後、比較部２０３の演算部（図示せず）は、フリップフロップ回路２０６に保存されている値（カウント数）を収集し、カウント数を識別する。また、フリップフロップ回路２０７それぞれに保存されている値（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）を第Ｍ論理ゲートの出力信号であることを識別可能に収集する。そして、複数のフリップフロップ回路２０７それぞれに保存されている値（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）の「Ｈｉｇｈ」と「Ｌｏｗ」の境目（例：第５論理ゲートと第６論理ゲートの間）を識別することで、カウンタ回路２０８からデータ保存の信号が出力された時点における、試験用リング発振器２０２内のパルスの移動量を算出する。その後、この算出した移動量と、カウンタ回路２０８がカウントしたあらかじめ定められた所定数とを用いて、同一時間内における、参照用リング発振器２０１および試験用リング発振器２０２それぞれのパルスの移動量の差を比較する。この比較は、カウント数を論理ゲートの段数に変換し、参照用リング発振器２０１および試験用リング発振器２０２それぞれ内をパルスが通過した論理ゲートの段数で比較してもよい。
　このような方法の場合、参照用リング発振器２０１を構成する論理ゲートの構成段数、カウンタ回路２０８がカウントするあらかじめ定められた所定数、カウンタ回路２０８を接続する位置を制御することで、測定時間および分解能を制御することができる。
　ここで、図２に示した参照用リング発振器２０１および試験用リング発振器２０２がＸ段の論理ゲートで構成されているとする。また、カウンタ回路２０８が、第Ｍ論理ゲートが出力する信号を用いてカウントするあらかじめ定められた所定数をＣとし、参照用リング発振器２０１内の論理ゲート１段当たりの遅延時間をＴｒｅｆ、試験用リング発振器２０２内の論理ゲート１段当たりの遅延時間をＴｄｅｇ、とする。なお、Ｔｒｅｆは、劣化がほとんど進行していない状態での論理ゲート１段あたりの遅延時間であり、Ｔｄｅｇは、負荷部２０４の負荷信号により劣化が進行した状態での論理ゲート１段あたりの遅延時間である。
　そして、カウンタ回路２０８が所定数Ｃをカウントした時点における、試験用リング発振器２０２の第Ｍ論理ゲートが出力する信号を用いてカウンタ回路２０９がカウントとしたパルス数をＣ'、カウンタ回路２０９によるカウントでは得られない端数のゲート通過段数（フリップフロップ回路２０７により得られる）をＮとする。なお、カウンタ回路２０８、２０９はパルス信号が「Ｈｉｇｈ」から「Ｌｏｗ」になり再び「Ｈｉｇｈ」になった時点で「１」をカウントする場合、「Ｎ＜２Ｘ」となる。
　この時、次の式（１）の関係が成り立つ。
Ｔｒｅｆ・２Ｘ・Ｃ＝Ｔｄｅｇ・（２Ｘ・Ｃ'＋Ｎ）　　　・・（１）
　従って、劣化の進行度は、次の式（２）で表現される。
Ｔｄｅｇ／Ｔｒｅｆ－１＝（２Ｘ・Ｃ）／（２Ｘ・Ｃ'＋Ｎ）－１　　・・（２）
　すなわち、劣化が進行するに従いＮが減少し、Ｎが０になると、Ｃ'が１減少してＮは２Ｘとなり、Ｎはそこから再び減少していく。
　なお、上述した説明は、参照用リング発振器２０１および試験用リング発振器２０２がＸ段の同数の論理ゲートで構成されている場合を例に説明したが、参照用リング発振器２０１および試験用リング発振器２０２を構成する論理ゲートの数が異なる場合であっても、上述の式に基づき、パルスの移動量の差、すなわち論理ゲートの通過段数の差を比較することが可能である。当該前提は、以下のすべての実施形態において同様である。
＜実施形態２＞
　実施形態２の経年劣化診断装置は実施形態１を基本とする。以下、実施形態１との相違点を説明する。なお、共通する点については説明を省略する。
　図３は、本発明の実施形態２による経年劣化診断装置の構成を示すブロック図である。図３に示すように、本実施形態の経年劣化診断装置は、参照用リング発振器３０１、試験用リング発振器３０２、比較部３０３、負荷部３０４、制御部３０５を有する構成である。
　本実施形態の経年劣化診断装置は、第１リング発振器として参照用リング発振器３０１を、第２リング発振器として試験用リング発振器３０２を有している点で、実施形態１とは異なる。すなわち、本実施形態の経年劣化診断装置は、試験用リング発振器３０２内をパルスが所定量移動した時点（例えば、試験用リング発振器３０２に接続されたカウンタがあらかじめ定められた所定数をカウントした時点）における、参照用リング発振器３０１内を移動しているパルスの移動量を検知し、それらを比較する。なお、その他の構成については実施形態１と同様であり、また、上述の処理は実施形態１に準じて実現できる。よって、ここでの詳細な説明は省略する。
　本実施形態の経年劣化診断装置および経年劣化診断方法によれば、試験用リング発振器３０２のノード選択によって測定時間・分解能を規定するため、実施形態１に対して測定分解能が線形になるという効果が得られる。
　次に、本実施形態の経年劣化診断装置の具体例を、説明する。本構成例は、実施形態１の具体例を示した図２の構成例において、比較部２０３と参照用リング発振器２０１間の接続関係と、比較部２０３と試験用リング発振器２０２間の接続関係と、を逆にすることで実現することができる。
　ここで、実施形態１と同様の符号を用いて劣化の進行度を評価すると、まず測定結果から、次の式（３）が成り立つ。
Ｔｒｅｆ・（２Ｘ・Ｃ'＋Ｎ）＝Ｔｄｅｇ・２Ｘ・Ｃ　　　・・（３）
　従って、劣化の進行度は、次の式（４）で表現される。
Ｔｄｅｇ／Ｔｒｅｆ－１＝（２Ｘ・Ｃ'＋Ｎ）／（２Ｘ・Ｃ）－１　　・・（４）
　すなわち、劣化が進行するに従いＮが増加し、Ｎが２Ｘになると、Ｃ'が１増加してＮは０となり、Ｎはそこから再び増加していく。
＜実施形態３＞
　実施形態３の経年劣化診断装置は実施形態１を基本とする。以下、実施形態１との相違点を説明する。なお、共通する点については説明を省略する。
　図４は、本発明の実施形態３による経年劣化診断装置の構成を示すブロック図である。図４に示すように、本実施形態の経年劣化診断装置は、参照用リング発振器４０１、試験用リング発振器４０２、比較部４０３、負荷部４０４、制御部４０５、試験用最終ゲート検出部４１０を有する構成である。なお、本実施形態の経年劣化診断装置は、第１リング発振器として試験用リング発振器４０２を、第２リング発振器として参照用リング発振器４０１を有している。
　試験用最終ゲート検出部４１０は、参照用リング発振器４０１、および、試験用リング発振器４０２を構成する論理ゲートと同じ構成の論理ゲートを、参照用リング発振器４０１、および、試験用リング発振器４０２と同数またはそれ以上用い、それらを直列に接続した構成である。
　そして、試験用最終ゲート検出部４１０には、試験用リング発振器４０２と同じ条件（同じ負荷信号、同じ時間）で、負荷部４０４から負荷信号が入力される。
　また、試験用リング発振器４０２の例えば第Ｍ論理ゲートの出力信号のパルス数がカウントされるごとに、複数の論理ゲートを直列に接続した試験用最終ゲート検出部４１０の中の最初の論理ゲートに信号（Ｈｉｇｈ　ｏｒ　Ｌｏｗ）が入力される。そして、この信号は直列に接続された複数の論理ゲート内を伝搬していく。本実施形態では、この試験用最終ゲート検出部４１０内を伝搬していく信号の移動量をも用いて、制御信号が、負荷信号を加えられた論理ゲートを通過する段数を検知する。
　本構成とすることにより、実施形態１に対して、制御信号入力後の測定中における、参照用リング発振器４０１と試験用リング発振器４０２の駆動負荷をそろえやすくなるという効果が得られる。その結果、より精度の高い測定結果を得ることができる。
　次に、本実施形態の経年劣化診断装置の具体例を、図５を用いて説明する。図５は、図２を用いて説明した実施形態１の具体例を基本とし、試験用最終ゲート検出部５１０を有する点で異なる。以下、実施形態１の具体例と相違する点を説明する。なお、共通する点についての説明は省略する。
　試験用最終ゲート検出部５１０は、試験用リング発振器５０２と同数の同じ構成の論理ゲートを直列に接続して構成されている。負荷部５０４は、試験用リング発振器５０２および試験用最終ゲート検出部５１０に対して同じ条件で負荷信号を入力する。
　試験用リング発振器５０２の第Ｍ論理ゲートの出力信号は、フリップフロップ回路５０７に入力されるとともに、複数の論理ゲートを直列に接続した試験用最終ゲート検出部５１０の中の最初の論理ゲート５１０Ａに入力される。複数のフリップフロップ回路５０７は、試験用最終ゲート検出部５１０を構成する複数の論理ゲートの中の少なくとも２つ、好ましくはすべての論理ゲートに入力される信号それぞれを入力され、その時の入力値を記憶する。
　この構成例に基づく処理の流れは、実施形態１に準じて実現される。よって、ここでの詳細な説明は省略する。
　本構成例では、比較部５０３が試験用リング発振器５０２から取得する情報は、参照用リング発振器５０１から取得する情報と同じである。よって、参照用リング発振器５０１と試験用リング発振器５０２の駆動負荷をそろえやすくなり、精度高い測定が実現される。
＜実施形態４＞
　実施形態４の経年劣化診断装置は実施形態２、３を基本とする。以下、実施形態２、３との相違点を説明する。なお、共通する点については説明を省略する。
　図６は、本発明の実施形態４による経年劣化診断装置の構成を示すブロック図である。図６に示すように、本実施形態の経年劣化診断装置は、参照用リング発振器６０１、試験用リング発振器６０２、比較部６０３、負荷部６０４、制御部６０５、参照用最終ゲート検出部６１１を有する構成である。
　本実施形態の経年劣化診断装置は、参照用最終ゲート検出部６１１を有する点で、実施形態２と異なる。また、本実施形態の経年劣化診断装置は、第１リング発振器として参照用リング発振器６０１を、第２リング発振器として試験用リング発振器６０２を有している点で、実施形態３と異なる。
　参照用最終ゲート検出部６１１は、実施形態３で説明した試験用最終ゲート検出部４１０（図４参照）と同じ構成とすることができる。また、試験用最終ゲート検出部４１０と比較部４０３との関係、および、試験用最終ゲート検出部４１０と試験用リング発振器４０２との関係をそれぞれ、図６に示す参照用最終ゲート検出部６１１と比較部６０３との関係、および、参照用最終ゲート検出部６１１と参照用リング発振器６０１との関係に適用することで、実現することができる。よって、ここでの詳細な説明は省略する。
　本構成とすることにより、実施形態２に対して参照用リング発振器６０１と試験用リング発振器６０２の駆動負荷をそろえやすくなるという効果が得られ、精度高い測定が実現される。
＜実施形態５＞
　実施形態５の経年劣化診断装置は実施形態３、４を基本とする。図７は、本発明の実施形態５による経年劣化診断装置の構成を示すブロック図である。図７に示すように、本実施形態の経年劣化診断装置は、参照用リング発振器７０１、試験用リング発振器７０２、比較部７０３、負荷部７０４、制御部７０５、試験用最終ゲート検出部７１０、参照用最終ゲート検出部７１１を有する構成である。すなわち、実施形態３、４いずれの構成をも実現可能な構成となっている。
　本実施形態の経年劣化診断装置によれば、実施形態３、４と同様の効果を実現することができる。
　この出願は、２００９年９月７日に出願された日本特許出願特願２００９－２０５７７４号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (7)

  1. 　ＣＭＯＳ回路を用いて構成した複数かつ奇数個の論理ゲートを用いてリング発振器を構成した第１リング発振器と、
    　前記論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成した第２リング発振器と、
    　前記第１リング発振器または前記第２リング発振器に対して負荷信号を入力する負荷部と、
    　前記第１リング発振器および前記第２リング発振器の発振開始を指示する制御信号を、前記第１リング発振器および前記第２リング発振器に対して同時に入力する制御部と、
    　同一時間内における、前記第１リング発振器および前記第２リング発振器それぞれ内のパルスの移動量の差を比較するための比較部と、
    を有する経年劣化診断装置。
  2. 　請求項１に記載の経年劣化診断装置において、
    　前記第２リング発振器は、第１リング発振器と同数の前記論理ゲートを用いてリング発振器を構成している経年劣化診断装置。
  3. 　請求項２に記載の経年劣化診断装置において、
    　前記第１リング発振器および前記第２リング発振器それぞれの、前記制御部から前記制御信号を直接入力される論理ゲートを第１論理ゲートとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、
    　前記比較部は、
    　　前記第１リング発振器の第Ｍ論理ゲートの出力信号のパルス数をカウントする第１カウンタと、
    　　前記第２リング発振器の第Ｍ論理ゲートの出力信号のパルス数をカウントする第２カウンタと、
    　　前記第１リング発振器を構成する前記複数の論理ゲートのうち少なくとも２つがその時に出力している信号をそれぞれ記憶する少なくとも２つの第１記憶部と、
    　　前記第１カウンタのカウント値が入力される第２記憶部と、
    を有し、
    　　前記第２カウンタは、あらかじめ定められた所定数をカウントすると、それをトリガに、前記第１記憶部および前記第２記憶部に対してデータ保存のための信号を出力する経年劣化診断装置。
  4. 　請求項３に記載の経年劣化診断装置において、
    　前記比較部は、
    　　前記第１リング発振器を構成するすべての前記論理ゲートがその時に出力している信号をそれぞれ記憶する複数の第１記憶部を有する経年劣化診断装置。
  5. 　ＣＭＯＳ回路を用いて構成した複数かつ奇数個の論理ゲートを用いてリング発振器を構成した第１リング発振器、または、前記論理ゲートと同じ構成の論理ゲートを複数かつ奇数個用いてリング発振器を構成した第２リング発振器に対して負荷信号を入力するステップと、
    　前記第１リング発振器および前記第２リング発振器の発振開始を指示する制御信号を、前記第１リング発振器および前記第２リング発振器に対して同時に入力するステップと、
    　同一時間内における、前記第１リング発振器および前記第２リング発振器それぞれ内のパルスの移動量の差を比較するステップと、
    を有する経年劣化診断方法。
  6. 　請求項５に記載の経年劣化診断方法において、
    　　前記第２リング発振器は、前記第１リング発振器と同数の前記論理ゲートを用いてリング発振器を構成している経年劣化診断方法。
  7. 　請求項６に記載の経年劣化診断方法において、
    　　前記第１リング発振器および前記第２リング発振器それぞれの、前記制御信号を直接入力される論理ゲートを第１論理ゲートとし、第Ｎ論理ゲートの出力信号を入力される論理ゲートを第Ｎ＋１論理ゲートとした場合、
    　　前記パルスの移動量の差を比較するステップは、
    　　　前記第１リング発振器の第Ｍ論理ゲートの出力信号のパルス数のカウント値があらかじめ定められた所定数になると、それをトリガに、前記第２リング発振器の第Ｍ論理ゲートの出力信号のパルス数のカウント値、および、前記第２リング発振器を構成する前記複数の論理ゲートそれぞれの出力信号の値、を検知することで、前記第２リング発振器内のパルスの移動量を検知する経年劣化診断方法。
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