WO2011122365A1 - 半導体集積回路の経年劣化診断回路および経年劣化診断方法 - Google Patents

半導体集積回路の経年劣化診断回路および経年劣化診断方法 Download PDF

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WO2011122365A1
WO2011122365A1 PCT/JP2011/056495 JP2011056495W WO2011122365A1 WO 2011122365 A1 WO2011122365 A1 WO 2011122365A1 JP 2011056495 W JP2011056495 W JP 2011056495W WO 2011122365 A1 WO2011122365 A1 WO 2011122365A1
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delay
circuit
unit
comparison
deterioration diagnosis
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永典 實吉
浩一 野瀬
Original Assignee
日本電気株式会社
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Definitions

  • the present invention relates to an aged deterioration diagnosis circuit for a semiconductor integrated circuit and a diagnosis method using this circuit.
  • the performance of a semiconductor chip deteriorates due to use after shipment (deterioration over time), and becomes defective when performance deterioration progresses more than a certain level.
  • a lifetime reasonable performance degradation due to aging
  • an accidental failure making it possible to diagnose the degree of progress of deterioration of the performance of a semiconductor chip after shipment is extremely important for identifying the true cause of the failure. This is because feedback to the design can be easily performed when an unexpected failure or an unexpected performance degradation is observed in the diagnosis.
  • deterioration degree information can be output and stored without using an external measuring device.
  • a method is adopted in which a ring oscillator is configured in a semiconductor integrated circuit using a C-MOS circuit, a change in the oscillation frequency is measured, and a deterioration degree is calculated.
  • the oscillation frequency can be digitally encoded by using a counter, and the degree of deterioration can be diagnosed with a simple circuit configuration without using an external measuring instrument.
  • Non-Patent Document 1 the use of two ring oscillators improves the resolution of the degree of deterioration in the practical range, thereby shortening the measurement time.
  • or 2 will be mentioned.
  • an aged deterioration diagnosis circuit is provided in a semiconductor device.
  • This aging deterioration diagnosis circuit is equipped with a deterioration check circuit that has the same layered structure as the actual circuit element, a circuit that applies a high load to the deterioration check circuit, and a sensor that measures the progress of deterioration. By observing the deterioration while adding to the check circuit, it is possible to identify the replacement time of the actual circuit.
  • an aged deterioration diagnosis circuit is provided in the semiconductor device.
  • This aging deterioration diagnosis circuit generates a deterioration diagnosis target circuit that passes a pulse signal (test signal) provided at the same time as the actual circuit and a signal obtained by delaying the test signal for a predetermined time, and passes through the deterioration diagnosis target circuit.
  • the test signal and the pulse timing are compared, and deterioration is diagnosed based on the delay time.
  • the application of the aging deterioration diagnosis circuit can be used for the semiconductor device described in Patent Document 3, for example.
  • the lifetime will be underestimated or overestimated based on the difference between the operational status of the actual circuit.
  • the aged deterioration diagnosis method described in Patent Document 2 no measures are taken against factors that affect deterioration such as temperature changes, fluctuating clock signals, and operating voltages. The operational status will cause the aging degradation diagnosis result to be confused.
  • the oscillation frequency to be measured is influenced by the environment (such as variation in chip temperature and power supply voltage). The problem is that it will fluctuate greatly.
  • Non-Patent Document 1 Although this problem has been improved to some extent by measuring the ratio of the oscillation frequencies using two ring oscillators in Non-Patent Document 1, it is necessary to generate a signal of the difference frequency of the two ring oscillators for measurement. Therefore, it will be affected by environmental fluctuations for this generation time. In addition, it is known that performance degradation due to NBTI (Negative Bias Temperature Instability) is recovered (recovered) when stress is removed. However, the mechanism of the deterioration / recovery has not been elucidated in detail, and it is desirable that the effect of this recovery be removed as much as possible in the diagnosis of the degree of deterioration.
  • NBTI Negative Bias Temperature Instability
  • An object of the present invention is to provide a semiconductor integrated circuit aged deterioration diagnosis circuit and a diagnosis method thereof capable of performing measurement in a short time while canceling the influence of the environment during measurement with a simple circuit configuration.
  • An aging deterioration diagnosis circuit is built in a semiconductor integrated circuit, and includes a gate row that progresses aging deterioration of a predetermined stage.
  • An input signal is delayed by a delay time of the gate row, and the first A first delay circuit for outputting an output signal and a gate row in the same stage as the first delay circuit, the input signal is delayed by the delay time of the gate row, and the second output signal is A second delay circuit to be output; an arbitrary delay unit capable of increasing or decreasing a delay time in the second delay circuit by a predetermined amount; and the first and second delay circuits for the same input signal to the first and second delay circuits.
  • a delay comparator that receives the second output signal and outputs the comparison result of the relative delay between the acquired first and second output signals as comparison information; and the comparison information from the delay comparator.
  • an adjustment unit that re-adjusts the delay time in the second delay circuit by controlling the arbitrary delay unit using the second delay circuit, and makes it possible to diagnose deterioration based on the delay time given to the second delay circuit.
  • the delay time of the second delay circuit is increased or decreased by a predetermined amount by an arbitrary delay step to the output signal and the second delay circuit composed of the same row of gates as the first delay circuit.
  • the delay between the second output signal obtained by passing through the second comparison is relatively compared by a delay comparison step, and based on the comparison information output in the delay comparison step, the second in the arbitrary delay step
  • the comparison is repeated while sequentially changing the delay time of the delay circuit in the adjustment step, and the delay of the first and second output signals is changed in the delay comparison step.
  • Deterioration of the semiconductor integrated circuit based on the delay time when the delays of the first and second output signals identified in the arbitrary delay step become equal, and the delay time in the arbitrary delay step can be identified. It is characterized by identifying.
  • FIG. 1 is a block diagram showing a configuration of an aged deterioration diagnosis circuit according to the first embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of an aged deterioration diagnosis circuit according to the second embodiment of the present invention.
  • FIG. 3 is a block diagram showing the configuration of the aged deterioration diagnosis circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a configuration of an aged deterioration diagnosis circuit according to the second embodiment of the present invention.
  • the aging deterioration diagnosis circuit includes two delay lines for reference and test, and a comparator for their outputs.
  • a signal passing through the reference delay line is arbitrarily delayed, and the comparison unit determines the length of the delay time of the reference delay line and the delay time of the test delay line, and according to the determination result
  • the delay time to be given to the reference delay line is automatically replaced and judged again.
  • the aging deterioration diagnosis circuit repeats the replacement and determination of the delay time.
  • the aging diagnosis circuit obtains a value (delay amount) in which the delay time of the signal passing through the test delay line is equal to the delay time of the signal passing through the reference delay line, and the value (delay amount)
  • the deterioration degree is estimated from the above.
  • the progress of the deterioration of the semiconductor chip is estimated by degrading only the test delay line under arbitrary conditions.
  • an arbitrary condition for deterioration there is a condition for applying a voltage, a clock, a temperature and the like under the same conditions as those of an actual circuit (main circuit, main function circuit).
  • an accelerated test conditions that give more stress than the actual circuit can be used.
  • the aging deterioration diagnosis circuit (hereinafter sometimes abbreviated as a diagnosis circuit) of the first embodiment is mounted on a semiconductor integrated circuit, and is a test delay line (first delay circuit). 101, a reference delay line (second delay circuit) 102, an arbitrary delay unit 103, a delay comparison unit 104, and an adjustment unit 105.
  • the test delay line 101 and the reference delay line 102 are configured to give a certain delay to the input signal and output it. It is desirable that the test delay line 101 and the reference delay line 102 have the same configuration. Note that the delay of both delay lines is similarly affected by the environment such as temperature and operating voltage.
  • the test delay line 101 and the reference delay line 102 have a standby mode and a measurement mode.
  • the standby mode the test delay line 101 is stressed, that is, deteriorated, while the reference delay line 102 is not stressed, for example, a power supply terminal is connected to GND.
  • the progress of deterioration simulates the progress of the actual circuit (actual circuit) other than the diagnostic circuit, it is desirable to advance the deterioration using a trunk clock signal or the like.
  • the measurement mode two delay lines can start measurement simultaneously by inputting the same test signal.
  • the arbitrary delay unit 103 has a configuration capable of generating a delay time of an arbitrary ratio with respect to the delay time of the reference delay line 102.
  • the delay time to be generated can be arbitrarily set to a predetermined value based on the input control signal.
  • the reference delay line 102 and the arbitrary delay unit 103 can generate an output signal having an arbitrary delay time.
  • the arbitrary delay unit 103 may be realized by serial connection or parallel connection to the reference delay line 102 or a combination thereof.
  • the delay comparison unit 104 receives the output signal of the test delay line 101 and the output signal of the reference delay line 102, compares the arrival timings of the two output signals, and outputs the result as comparison information S104.
  • the comparison information S104 includes information indicating the difference in arrival timing, information indicating which of the two output signals has reached earlier, for example, a logic level indicating whether the difference is positive or negative.
  • the adjustment unit 105 receives the comparison information S104 from the delay comparison unit 104, and adjusts the delay time of the arbitrary delay unit 103 so as to be the delay time generated by the deterioration of the test delay line 101. In other words, the adjustment unit 105 performs the operation of adjusting the delay amount of the arbitrary delay unit 103 based on the comparison information S104 from the delay comparison unit 104, as the delay time of the arbitrary delay unit 103 and the test delay line 101 deteriorate. Repeat until the delay time is the same.
  • the delay comparison unit 104 determines that the delay time increased by the deterioration of the test delay line 101 is the output signal from the test delay line 101. And the output signal from the reference delay line 102 output by adjusting the delay time repeatedly by the control signal S105 to the arbitrary delay unit 103, and the arbitrary delay unit 103 becomes the derived value. Information used for diagnosing deterioration of the actual circuit is acquired from the set delay time. That is, the deterioration of the test delay line 101 can be extracted as the set value (delay time) of the arbitrary delay unit 103.
  • the measurement time of the aging deterioration can be shortened by adopting the method of measuring a plurality of times by shifting the timing of the reference delay line. This is because it is not necessary to configure a long delay line and measure the delay time in order to measure a minute change in deterioration as in the existing diagnostic method. In other words, it is possible to achieve both a small circuit configuration and short-time measurement.
  • the aging deterioration diagnosis circuit according to the second embodiment includes an adjustment unit 207 including a counting unit 205 and a storage unit 206 instead of the adjustment unit 105 of FIG. 1.
  • the counting unit 205 counts the number of outputs of the output signal from the reference delay line 202 and sends the count value to the storage unit 206.
  • the storage unit 206 outputs a control signal S206 for generating a delay amount (delay time) preset and recorded in association with the count value according to the count value received from the count unit 205.
  • the delay amount set and recorded in advance in the storage unit 206 As for the delay amount set and recorded in advance in the storage unit 206, a range (delay time) in which degradation is desired is allocated with a desired resolution.
  • the storage unit 206 stores the delay amount in association with the count value of the counting unit 205. As the aged deterioration diagnosis circuit, every time an output signal from the reference delay line 202 is output, the count value output from the counting unit 205 is increased and stored in the storage unit 206 corresponding to the count value. A control signal S206 for generating a delay amount is given to the arbitrary delay unit 203.
  • a result of comparing the delay amount of the output signal of the test delay line 201 and the output signal of the reference delay line 202 (difference in delay amount or magnitude relationship) S204 is output from the delay comparison unit 204 to the storage unit 206.
  • the control signal S206 output from the storage unit 206 may be set.
  • the aged deterioration diagnosis circuit includes a test delay line 201, a reference delay line 202, an arbitrary delay unit 203, a delay comparison unit 204, a counting unit 205, and a storage unit 206.
  • the test delay line 301 and the reference delay line 302 are constituted by logic gate arrays, and here a NOT circuit is used.
  • the test delay line 301 and the reference delay line 302 are composed of the same number of inverters, and the generated delay time is equal in the initial state (manufacturing).
  • the test delay line 301 can be deteriorated in an arbitrary deterioration environment (such as an environment that simulates deterioration of an actual circuit).
  • the arbitrary delay unit 303 can be realized by connecting a capacitive element between the logic gate stages of the reference delay line 302. Each capacitor element is configured to be able to connect elements having different capacitance values in advance to each node of the logic gate stage, and to generate an arbitrary delay amount by enabling connection ON / OFF control by the control signal S306. is doing.
  • an arbitrary delay amount may be generated by changing the capacitance value of each capacitive element in accordance with the control signal input to the arbitrary delay unit 303.
  • the capacitor element group may be formed and used in a semiconductor integrated circuit, or may be externally connected.
  • the delay comparison unit 304 can be realized by, for example, a flip-flop circuit.
  • the delay comparison unit 304 can output comparison information S304 indicating which signal has arrived first by fixing the output state of the test delay line 301 at the output timing of the reference delay line 302.
  • the adjustment unit 307 includes a counting unit 305 and a storage unit 306.
  • the storage unit 306 can be realized using, for example, a multi-bit (n-bit) register.
  • the control signal S306 for adjusting the delay time generated by the arbitrary delay unit 303 is selected based on this register value.
  • the counting unit 305 that can be realized by an n-bit counter counts the number of measurements by acquiring the output of the reference delay line 302, and uses the counted value for selection of the control signal S 306 output by the storage unit 306.
  • the delay time including the increment due to deterioration of the test delay line 301 is compared with the output signal from the reference delay line 302 set by the arbitrary delay unit 303 by the delay comparison unit 304, and the counting unit In 305, the number of comparisons (the number of measurements) is counted, and the information in the storage unit 306 is reset according to the number of comparisons and the comparison result (comparison information).
  • the delay time of the arbitrary delay unit 303 is automatically adjusted, and the delay amount (delay time) of the arbitrary delay unit 303 is finally determined by repeating comparison-count-resetting-delay time adjustment again.
  • a DSP Digital Signal Processor
  • the search for the point where the delay difference between the two delay lines coincides is performed by sequentially testing the delay amounts set in the storage unit 306 in ascending or descending order, and the logic level of the output signal (comparison information) from the delay comparing unit 304 is determined.
  • the set delay amount at the time of inversion can be determined as the delay amount due to deterioration of the test delay line 301.
  • the test can be stopped when the inversion of the output of the delay comparison unit 304 can be detected, and the search speed can be increased.
  • the start of measurement is started from the intermediate value of the measurement range, and it is identified which output signal output from which delay line has reached the delay comparator 304, and the delay difference is reduced from the intermediate value.
  • the measurement range can be halved by selecting whether the delay amount is set in descending order or ascending order in the direction. Since this measurement is a relative timing comparison between the two delay lines, a measurement that is not affected by the environment (power supply voltage or temperature) at the time of measurement can be realized.
  • the register which is the storage unit 306 only needs to have a number of bits satisfying the range and resolution of the delay to be measured, so that the circuit scale can be extremely small.
  • the aged deterioration diagnosis circuit includes a test delay line 401, a reference delay line 402, an arbitrary delay unit 403, a delay comparison unit 404, a counting unit 405, and a storage unit 406.
  • a test signal generation circuit 407 is mounted.
  • the test delay line 401 and the reference delay line 402 are configured with the same gate and the same number of stages, and the generated delay times are equal in the initial state.
  • the test delay line 401 is deteriorated in an arbitrary deterioration environment.
  • the arbitrary delay unit 403 can be realized by connecting a capacitive element between the logic gate stages of the reference delay line 402.
  • Each capacitive element is configured to be able to connect elements having different capacitance values in advance to each node of the logic gate stage, and to generate an arbitrary delay amount by enabling ON / OFF control by the control signal S406. is doing.
  • an arbitrary amount of delay may be generated by changing the capacitance value of each capacitive element in accordance with the control signal input to the arbitrary delay unit 403.
  • the capacitor element group may be formed and used in a semiconductor integrated circuit, or may be externally connected.
  • the delay comparison unit 404 is realized by a flip-flop circuit. The delay comparison unit 404 samples the output state of the test delay line 401 at the output timing of the reference delay line 402, thereby outputting comparison information S404 indicating which signal has arrived first at a logical level. .
  • a counting unit 405 that can be realized by an n-bit counter counts the number of measurements by looking at the output of the reference delay line 402. The counted number of measurements is used for selection of a set value in the storage unit 406 together with the comparison information S404 of the delay comparison unit 404.
  • the storage unit 406 is realized using a multi-bit register. The value to be stored in the storage unit 406 is determined according to the comparison information S404 indicating which output signal from the delay comparison unit 404 has reached earlier and the number of measurements from the counting unit 405. That is, the storage unit 406 receives the outputs from the delay comparison unit 404 and the counting unit 405, and sets and stores a new set value in each bit of the register.
  • the delay time generated in the arbitrary delay unit 403 is adjusted by ON / OFF control of the connection of each capacitive element in the arbitrary delay unit 403 by the stored setting value, that is, the control signal S406.
  • the test signal generation circuit 407 switches the operation mode of the test delay line 401 and the reference delay line 402 to the standby mode or the measurement mode.
  • the test signal generation circuit 407 also initializes the counting unit 405 and the storage unit 406.
  • the test signal generation circuit 407 also receives the output of the reference delay line 402, and switches between the standby mode and the measurement mode of the test delay line 401 and the reference delay line 402.
  • T be the time required for signal propagation in the test delay line 401 and the reference delay line 402. It is assumed that the time required for signal propagation in the test delay line 401 becomes T + ⁇ T when aged deterioration occurs due to an arbitrary stress condition.
  • the delay time that can be generated by the arbitrary delay unit 403 is 0.1%, 0.2%, 0.4%, 0.8%, 1.6%, 3.2%, and 6.4% with respect to T. These delay times are assumed to be independent, and a plurality of delay ratios can be arbitrarily selected.
  • Each delay element is a delay amount obtained by separating a predetermined delay time from a minimum time to a maximum time that can be measured in association with a binary number sequence.
  • the delay time is set to 0.1%
  • the minimum time is set to 0.1%
  • the maximum time is set to 12.7%
  • the maximum delay element is set to 6.4%.
  • the storage unit 406 includes a 7-bit register that can set the ON / OFF state of each of these setting values.
  • the counter 405 is also a counter that can count seven times or more.
  • the reference delay line 402 and the arbitrary delay unit 403 can adjust the seven types of delay amounts, the seven types of delay elements (capacitance elements) are associated with each bit digit of the register, and thus eight inverters are associated. It is assumed that it is configured to connect between them.
  • the test start signal 408 and the test signal generation circuit 407 set the test delay line 401 and the reference delay line 402 to the standby mode. This is realized by, for example, generating an L (Low) level signal by the test signal generation circuit 407 and inputting it to the test delay line 401 and the reference delay line 402.
  • test signal generation circuit 407 receives the test start signal 408 and clears the counting unit 405 as an initialization process, and the storage unit 406 has a bit associated with a delay amount of 6.4% which is the maximum delay element. It is assumed that only the digit value is set to ON and all other bit digit values are OFF.
  • the arbitrary delay unit 403 gives a delay of 6.4% to the reference delay line 402 in accordance with the set value of the storage unit 406.
  • the test signal generation circuit 407 generates a signal for switching the test delay line 401 and the reference delay line 402 to the measurement mode. To do.
  • the outputs of the logic gates of the test delay line 401 and the reference delay line 402 are sequentially inverted from the input stage by the input of the H level from the test signal generation circuit 407.
  • the time required for signal propagation in the test delay line 401 is T + ⁇ T
  • the time required for signal propagation in the reference delay line 402 is T + 6.4% T.
  • the delay comparison unit 404 compares the time between T + ⁇ T and T + 6.4% T.
  • the output S404 of the delay comparison unit 404 represents the signal level of the test delay line 401 at the inversion timing of the output signal of the reference delay line 402.
  • the output in the standby mode of the test delay line 401 is inverted to the L level after a sufficient time has elapsed after the output is set to the H level and the measurement mode. That is, the output of the delay comparison unit 404 is L level when T + ⁇ T ⁇ T + 6.4% T, and H level when T + ⁇ T ⁇ T + 6.4% T.
  • the counting unit 405 counts the count number 1 in response to the output of the reference delay line 402 being inverted. Now, it is assumed that the count number of the counting unit 405 becomes 1, and the output of the delay comparison unit 404 becomes L level.
  • the setting value is stored in the storage unit 406 so that the delay amount of 6.4% is changed to OFF and at the same time the delay amount of 3.2% which is the next maximum delay element is turned ON. With this set value, the delay amount generated by the arbitrary delay unit 403 is reset to 3.2%. Conversely, considering the case where the output of the delay comparison unit 404 is at the H level, it can be seen that ⁇ T> 6.4% T, so that the delay of 6.4% is set to ON while being set to 3.2. The setting value is stored in the storage unit 406 so that the% delay is turned on.
  • the delay amount generated by the arbitrary delay unit 403 is reset to 6.4% + 3.2%.
  • the test signal generation circuit 407 receives the output of the reference delay line 402, and changes the test delay line 401 and the reference delay line 402 to the standby mode. To do. Then, after a sufficient time has elapsed or after resetting is completed in the arbitrary delay unit 403, the test delay line 401 and the reference delay line 402 are changed to the measurement mode again. By this measurement, the count number of the counting unit 405 becomes 2, and the output of the delay comparing unit 404 is obtained.
  • the output S404 of the delay comparison unit 404 at this time is used for the ON / OFF determination of the 6.4% delay in the first measurement, but this time is used for the ON / OFF determination of the 3.2% delay. .
  • This can be easily realized by paying attention to the fact that the output of the counting unit 405 is changed from 1 to 2. Similar to the first measurement, after determining whether or not the 3.2% delay is to be turned ON / OFF, it is reset to turn ON the 1.6% delay which is the next maximum delay element of the determined delay element. . That is, when the set value of the delay amount before the measurement is 3.2%, the value to be reset is 1.6% or 3.2% + 1.6%.
  • the value to be reset is 6.4% + 1.6% or 6.4% + 3.2% + 1.6%.
  • the count value of the counting unit 405 is 7, 0.1%, 0.2%, 0.4%, 0.8%, 1.6%, 3.2%, 6.4 % ON / OFF is determined, and ⁇ T is 0.1% to 12.7% T in 0.1% increments, or less than 0.1% T or 12.8% T or more , Is determined.
  • the maximum delay amount is set at the first time, and after the next time, the delay amount is reset to half of the delay amount of the previous measurement, and the measurement is repeated. Can be simplified.
  • the number of trials may be the same as the number of bits (digits) of the storage unit that can output the resolution and the number covering the measurement range determined based on the required specifications of the actual circuit.
  • the delay time of the gate in the test delay line can be accurately identified by a very short process, and the gate deterioration rate can be estimated from the value.
  • diagnosis of aging deterioration according to the present invention is a relative timing comparison between two delay lines, it is possible to realize highly accurate measurement that is not affected by the environment (power supply voltage or temperature) at the time of measurement.
  • the aging deterioration diagnosis circuit to which the present invention is applied is capable of performing measurement in a short time without being influenced by the environment at the time of measurement with a simple circuit configuration when diagnosing aging deterioration of a semiconductor integrated circuit. realizable.
  • the specific configuration of the present invention is not limited to the above-described embodiment, and changes within a range not departing from the gist of the present invention are included in the present invention.
  • a part or all of the above-described embodiments can be described as follows. Note that the following supplementary notes do not limit the present invention.
  • a first delay circuit that is configured by a gate row that causes aged deterioration of a predetermined stage and that delays an input signal by a delay time of the gate row and outputs a first output signal;
  • a second delay circuit configured by a gate row in the same stage as the first delay circuit, wherein an input signal is delayed and a second output signal is output by a delay time of the gate row;
  • An arbitrary delay unit capable of increasing or decreasing the delay time in the second delay circuit by a predetermined amount; The first and second output signals corresponding to the same input signal to the first and second delay circuits are received, and the results of comparing the relative delays between the acquired first and second output signals are compared.
  • a delay comparison unit that outputs information
  • An adjustment unit that controls the arbitrary delay unit using the comparison information from the delay comparison unit to readjust the delay time in the second delay circuit
  • An aging deterioration diagnosis circuit for a semiconductor integrated circuit comprising: [Appendix 2] An aged deterioration diagnosis circuit according to appendix 1,
  • the adjusting unit includes a counting unit that counts the number of times of output of the second output signal, and uses the count value from the counting unit and the comparison information from the delay comparing unit to generate the second delay circuit.
  • a aging deterioration diagnosis circuit for a semiconductor integrated circuit characterized by sequentially readjusting the delay time.
  • the delay comparison unit includes a flip-flop circuit, and outputs, as the comparison information, which of the first and second output signals has arrived earlier at a logic level,
  • the adjustment unit sequentially re-adjusts the delay time in the second delay circuit using the count value from the counting unit and the comparison information from the delay comparison unit. Deterioration diagnostic circuit.
  • the adjustment unit further includes a storage unit that stores in advance values for controlling the arbitrary delay unit, The storage unit outputs, as a control signal, a value for controlling the arbitrary delay unit based on the count value from the counting unit and the comparison information from the delay comparison unit, and the second signal is generated by the control signal.
  • An aging deterioration diagnosis circuit for a semiconductor integrated circuit characterized in that the delay amount in each delay circuit is readjusted sequentially.
  • An aged deterioration diagnosis circuit according to appendix 4,
  • the storage unit is an n-bit register, stores a delay amount obtained by associating a predetermined number of delay times from a minimum time to a maximum time of a delay time that can be measured, into a binary number sequence, A bit digit to be adjusted by the n-bit register is set based on a count value from the counting unit, and a value of the bit digit is set based on the comparison information from the delay comparison unit.
  • Appendix 6 An aged deterioration diagnosis circuit according to appendix 5, The aging deterioration diagnosis circuit for a semiconductor integrated circuit, wherein the adjustment unit resets a delay amount that is half the delay amount of the arbitrary delay unit that was previously set and repeats the measurement.
  • the adjustment unit includes a storage unit that stores in advance a value for controlling the arbitrary delay unit, Re-adjust the delay amount preset in the storage unit as the delay amount in the second delay circuit in ascending or descending order according to the count value from the counting unit, A deterioration aging circuit for a semiconductor integrated circuit based on a delay, wherein the deterioration diagnosis is finished when the logic level of the comparison information from the delay comparison unit is inverted.
  • Appendix 9 An aged deterioration diagnosis circuit according to appendix 5, In response to a test start signal for deterioration diagnosis, the same test signal is sent to the first delay circuit and the second delay circuit until the number of digits of the n-bit register constituting the storage unit is reached.
  • a aging deterioration diagnosis circuit for a semiconductor integrated circuit further comprising a test signal generation circuit for sequentially transmitting.
  • Appendix 10 A test delay line that connects a series of inverters with a predetermined number of aged deterioration in series and outputs an input signal with a certain delay; and A reference delay line capable of adding a predetermined delay to the input signal, while connecting the same number of inverters as the test delay line in series while stopping the aging caused by the signal input, By making the connection of the capacitive element to the reference delay line ON / OFF, the minimum delay time to the maximum time of the measurable delay time can be converted into a binary sequence with respect to the delay of the reference delay line.
  • An arbitrary delay unit that increases or decreases an arbitrary rate of delay by setting a delay amount associated with and separated into a predetermined number; Respective output signals corresponding to the same test signal to the test delay line and the reference delay line are received as first and second output signals, and the relative arrival orders of the first and second output signals are indicated.
  • a comparison unit that outputs comparison information
  • a counter that receives the second output signal for the test signal to the reference delay line, counts the number of times the second output signal is received, and outputs the value;
  • the count value output from the counting unit and the comparison information from the comparison unit are received, and the digit of the binary sequence pre-assigned to the count value, that is, the value of the bit digit is set to be valid or invalid,
  • a storage unit for adjusting a delay amount by the arbitrary delay unit;
  • a test signal generation circuit for sending the test signal by the number of digits of the storage unit;
  • a aging deterioration diagnosis circuit for a semiconductor integrated circuit characterized in that the above operation is repeated as many times as the setting of all diagnosis digits is completed.
  • Appendix 12 Built-in aged deterioration diagnosis circuit described in the above supplementary notes, A semiconductor integrated circuit characterized by identifying a deterioration by identifying a delay of a gate line increased by advancing deterioration over time based on a set value of the arbitrary delay unit.
  • the delay comparison step Relatively compare by delay comparison step, Based on the comparison information output in the delay comparison step, the comparison is repeated while sequentially changing the delay time of the second delay circuit in the arbitrary delay step by the adjustment step, In the delay comparison step, the delay time in the arbitrary delay step when the delays of the first and second output signals are equal can be identified,
  • a method for diagnosing deterioration of a semiconductor integrated circuit characterized in that the deterioration of the semiconductor integrated circuit is identified based on a delay time when the delays of the first and second output signals are equal identified in the arbitrary delay step.
  • Appendix 14 A method for diagnosing aging according to appendix 13, The delay comparison step is executed by a flip-flop circuit, and outputs which of the first and second output signals has reached earlier as the comparison information, In the adjusting step, an n-bit counter that counts the output of the test signal from the second delay circuit and a minimum time to a maximum time of the delay time in which the adjustment time in the arbitrary delay step can be measured are converted into a binary string.
  • the delay amount associated with and separated into a predetermined number is executed with n-bits stored in advance,
  • a bit digit for adjusting the value of the n-bit register based on a count value from the n-bit counter is set, and based on a signal output from the flip-flop circuit,
  • a method for diagnosing aging deterioration of a semiconductor integrated circuit, wherein whether to enable or disable a bit digit value is set.
  • Appendix 15 A method for diagnosing aging according to appendix 14, In the adjustment step, the bit digit of the maximum delay element is effectively set as an initial value, and the adjacent bit that becomes a delay amount half of the delay amount of the previously set delay element based on the count value of the n-bit counter A method for diagnosing aging deterioration of a semiconductor integrated circuit, wherein a digit setting is performed and an operation for performing the setting is repeated n times in total.
  • the present invention can be used for diagnosing aged deterioration based on delay in a semiconductor integrated circuit such as an LSI. Further, the delay amount acquired by the present invention can be used for failure prevention in addition to estimation and diagnosis of the failure time of the system.
  • This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2010-075292 for which it applied on March 29, 2010, and takes in those the indications of all here.
  • Test delay line 102 101, 201, 301, 401 Test delay line 102, 202, 302, 402 Reference delay line 103, 203, 303, 404 Arbitrary delay unit 104, 204, 304, 405 Delay comparison unit 105 Adjustment unit 205, 305, 405 Counting unit 206, 306, 406 Storage unit 407 Test signal generation circuit 408 Test start signal

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Abstract

　経年劣化診断回路は、経年劣化を進行させるゲート列で構成され、入力信号が遅延されて第１の出力信号が出力される第１のディレイ回路と、第１のディレイ回路と同一段のゲート列で構成され、入力信号が遅延されて第２の出力信号が出力される第２のディレイ回路と、前記第２のディレイ回路における遅延時間を所定量増減可能とする任意遅延部と、を含む。遅延比較部は、前記第１、第２の出力信号間の遅延を相対的に比較して得た比較情報を出力する。調整部は、前記比較情報を用いて、第２のディレイ回路における遅延時間を再調整する。

Description

半導体集積回路の経年劣化診断回路および経年劣化診断方法
　本発明は、半導体集積回路の経年劣化診断回路およびこの回路を用いた診断方法に関する。
　半導体チップは出荷後の使用によってその性能が劣化してゆき（経年劣化）、性能の劣化が一定以上進行した場合に不良品となる。しかしながら、メンテナンス等において不良と判定した場合において、寿命（経年劣化による妥当な性能低下）であるか偶発的な故障等が原因であるかの見極めは困難である。
　従って、出荷後の半導体チップの性能の劣化進行度を診断可能とすることは、不良の真の原因特定のために極めて重要である。これは、診断において想定外の故障や予想以上の性能劣化が観測された場合には設計へのフィードバックを容易に行うことができるからである。また、性能劣化進行度のログ情報を取得することで適切な交換時期をあらかじめ予想することも可能であり、最適なメンテナンス時期の設定にも役立てることが可能となる。
　上述のような用途で経年劣化診断回路を使用する場合、外部測定器を用いることなく劣化度情報を出力・保存できていることが望ましい。一般的に用いられる方法としては、Ｃ−ＭＯＳ回路を用いてリング発振器を半導体集積回路内に構成し、その発振周波数の変化を測定しておき劣化度を算出する方法が採用されている。発振周波数はカウンタを用いることによってデジタルコード化が可能であり、外部測定器を用いることなく、かつ簡易な回路構成で劣化度の診断を行うことができる。
　また、非特許文献１では、リング発振器を二つ用いることによって実用域における劣化度の分解能を向上させ、測定時間の短縮を図っている。
　また、関連技術を例示すれば、特許文献１ないし２が挙げられる。
　特許文献１に記載された電気特性管理方法では、半導体装置内に、経年劣化診断回路を備える。この経年劣化診断回路は、実回路要素と同一積層構造を有する劣化チェック回路と劣化チェック回路に高負荷を与える回路と劣化進行状況を測定するセンサを設け、実回路要素よりも高負荷を常時劣化チェック回路に加えつつその劣化を観察することで、実回路の交換時期等を識別可能としている。
　特許文献２に記載された劣化診断方法では、半導体装置内に、経年劣化診断回路を備える。この経年劣化診断回路は、実回路と同時期に設けられたパルス信号（テスト信号）を通過させる劣化診断対象回路と、テスト信号を所定時間遅らせた信号を生成して、劣化診断対象回路を通過したテスト信号とパルスのタイミングを比較して、その遅延時間に基づいて劣化を診断する。
　経年劣化診断回路の用途は、例えば、特許文献３に記載された半導体装置などに使用できる。
特開平７−１２８３８４号公報 特開２００８−１４７２４５号公報 特開２００４−３４０８７７号公報
Ｔａｅ−Ｈｙｏｕｎｇ　Ｋｉｍ，Ｒａｎｄｙ　Ｐｅｒｓａｕｄ，ａｎｄ　Ｃｈｒｉｓ　Ｈ．Ｋｉｍ，"Ｓｉｌｉｃｏｎ　Ｏｄｏｍｅｔｅｒ：Ａｎ　Ｏｎ−Ｃｈｉｐ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｍｏｎｉｔｏｒ　ｆｏｒ　Ｍｅａｓｕｒｉｎｇ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｇｒａｄａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ　Ｃｉｒｃｕｉｔｓ"，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，ＶＯＬ．４３，ＮＯ．４，ｐｐ．８７４−８８０，ＡＰＲＩＬ，２００８
　特許文献１に記載された電気特性管理方法では、劣化チェック回路に高負荷を与えつつ劣化を診断している。このような方法では、劣化チェック回路への劣化の蓄積に基づいて交換時期等を推定するため、劣化チェック回路自体が実回路と同様の構造を有することが必要となる。特許文献２では、経年劣化診断回路の物理的規模及び論理的規模を問題として、上記構成を採用している。
　一方、特許文献１に記載されている電気特性管理方法では、例えば劣化の診断要素を、温度変化や変動するクロック信号、動作電圧などとした場合、これらを高負荷にした診断は、高負荷率と実回路の運用状況の隔たりから、寿命を過小又は過大評価することとなる。
　同様に、特許文献２に記載されている経年劣化診断方法でも、温度変化や変動するクロック信号、動作電圧などの劣化に影響を与える要因に対して、対策が講じられておらず、実回路の運用状況が経年劣化診断結果に狂いを生じさせる。
　同様に、非特許文献１に記載されているリング発振器の発振周波数の変化を用いて劣化度を判定する方法においては、測定すべき発振周波数が環境の影響（チップ温度や電源電圧の変動など）を受けて大きく変動してしまうという問題を抱えている。この問題は、非特許文献１において、二つのリング発振器を用いてその発振周波数の比率を測定することである程度改善はしているが、測定に二つのリング発振器の差周波の信号を生成する必要があり、この生成時間分の環境変動の影響は受けてしまう。
　また、経年劣化のなかでもＮＢＴＩ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｎｓｔａｂｉｌｉｔｙ）による性能の劣化は、ストレスが除去されると劣化が回復（リカバリ）することが知られている。しかし、その劣化・回復のメカニズムは詳しく解明はされておらず、劣化度の診断においてはこの回復の影響をできうる限り除去した状態で行うことが望ましい。従って、経年劣化診断回路によって劣化を推定する値を取得する測定時間は早ければ早いほどよい。
　本発明は、簡易な回路構成で測定時の環境の影響をキャンセルしながら測定は短時間に行うことが可能な半導体集積回路の経年劣化診断回路およびその診断方法を提供しようとするものである。
　本発明の態様による経年劣化診断回路は、半導体集積回路に内蔵され、所定段の経年劣化を進行させるゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第１の出力信号が出力される第１のディレイ回路と、前記第１のディレイ回路と同一段のゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第２の出力信号が出力される第２のディレイ回路と、前記第２のディレイ回路における遅延時間を所定量増減可能とする任意遅延部と、前記第１及び第２のディレイ回路への同一入力信号に対する前記第１、第２の出力信号をそれぞれ受け、取得した第１、第２の出力信号間の遅延を相対的に比較した結果を比較情報として出力する遅延比較部と、前記遅延比較部からの比較情報を用いて前記任意遅延部を制御して、前記第２のディレイ回路における遅延時間を再調整する調整部とを含み、前記第２のディレイ回路に与える遅延時間に基づいて劣化を診断可能としている。
　本発明の別の態様による半導体集積回路の経年劣化診断方法は、所定段の経年劣化を進行させるゲート列で構成された第１のディレイ回路に所定のテスト信号を通過させて得た第１の出力信号と、前記第１のディレイ回路と同一段のゲート列で構成された第２のディレイ回路に、前記テスト信号を前記第２のディレイ回路の有する遅延時間を任意遅延ステップによって所定量増減して通過させて得た第２の出力信号との間の遅延を、遅延比較ステップによって相対的に比較し、前記遅延比較ステップにおいて出力される比較情報に基づいて、前記任意遅延ステップにおける前記第２のディレイ回路の遅延時間を調整ステップによって順次入れ替えながら前記比較を繰り返し、前記遅延比較ステップにおいて前記第１、第２の出力信号の遅延が等しくなるときの前記任意遅延ステップにおける遅延時間を識別可能とし、前記任意遅延ステップにおいて識別した、前記第１、第２の出力信号の遅延が等しくなるときの遅延時間に基づいて半導体集積回路の劣化を識別することを特徴とする。
　本発明によれば、半導体集積回路の経年劣化の診断時に、測定時における環境の影響を受けることなく、短時間での測定を、簡易な回路構成で実現できる。
　図１は、本発明の第１の実施の形態による経年劣化診断回路の構成を示すブロック図である。
　図２は、本発明の第２の実施の形態による経年劣化診断回路の構成を示すブロック図である。
　図３は、本発明の第１の実施例に係る経年劣化診断回路の構成を示すブロック図である。
　図４は、本発明の第２の実施例に係る経年劣化診断回路の構成を示すブロック図である。
　次に、本発明の実施の形態について図面を参照して説明する。
　本発明の実施の形態に係る経年劣化診断回路は、参照用と試験用の二つのディレイラインとそれらの出力の比較部とを含む。この経年劣化診断回路では、参照用ディレイラインを通過する信号を任意に遅延させ、参照用ディレイラインの遅延時間と試験用ディレイラインの遅延時間の長短を比較部によって判定し、判定結果に応じて参照用ディレイラインに付与する遅延時間を自動的に入れ替えて再び判定する。経年劣化診断回路は、上記の遅延時間の入れ替えと判定を繰り返す。経年劣化診断回路は、試験用ディレイラインを通過する信号が有する遅延時間と、参照用ディレイラインを通過する信号が有する遅延時間とが等しくなる値（遅延量）を求め、当該値（遅延量）から劣化度の推定を行う。
　このとき、試験用ディレイラインのみを任意条件で劣化させることで、半導体チップの劣化の進行度を見積もる。劣化の任意条件としては、実回路（メイン回路、主機能回路）と同条件の電圧やクロック、温度などを加える条件が挙げられる。また、加速試験として、実回路よりもストレスを与えた条件も使用できる。
［第１の実施の形態］
　図１は、本発明の第１の実施の形態による経年劣化診断回路の構成を示すブロック図である。
　図１に示すように、第１の実施の形態の経年劣化診断回路（以下、診断回路と略称することがある）は、半導体集積回路に実装され、試験用ディレイライン（第１のディレイ回路）１０１、参照用ディレイライン（第２のディレイ回路）１０２、任意遅延部１０３、遅延比較部１０４および調整部１０５を有する構造である。
　試験用ディレイライン１０１および参照用ディレイライン１０２は、入力信号に対して一定の遅延を与えて出力する構成となっている。試験用ディレイライン１０１と参照用ディレイライン１０２は同一の構成であることが望ましい。尚、両ディレイラインの遅延は、温度や動作電圧などの環境によって、同様の影響を受ける。
　試験用ディレイライン１０１と参照用ディレイライン１０２は待機モードと測定モードとを備える。
　待機モードでは、試験用ディレイライン１０１に対してストレスをかける、即ち劣化を進行させるように構成し、一方で参照用ディレイライン１０２に対してはストレスのかからない状態、たとえば電源端子をＧＮＤに接続するなどの状態で劣化させないようにできる構成とする。このとき、劣化の進行は、診断回路以外の実動作させている回路（実回路）の劣化進行を模擬するため、幹線クロック信号などを用いて劣化を進行させるようにすることが望ましい。
　一方、測定モードでは、同一のテスト信号を入力することで二つのディレイラインは同時に測定を開始させることができる。
　任意遅延部１０３は、参照用ディレイライン１０２の有する遅延時間に対して任意の割合の遅延時間を発生させることのできる構成となっている。また、発生させる遅延時間は、入力される制御信号に基づいて予め定められた値に任意に設定することが可能である。すなわち、参照用ディレイライン１０２と任意遅延部１０３によって任意の遅延時間を有した出力信号を作成することができる構成となっている。尚、任意遅延部１０３は、参照用ディレイライン１０２に対して直列接続あるいは並列接続又はそれらの組み合わせによって実現してもよい。
　遅延比較部１０４は、試験用ディレイライン１０１の出力信号と参照用ディレイライン１０２の出力信号を受けて、それら二つの出力信号の到達するタイミングを比較し、その結果を比較情報Ｓ１０４として出力する。比較情報Ｓ１０４には、到達したタイミングの差を示す情報や二つの出力信号のどちらが早く到達したかという情報、例えば差の正負を示す論理レベル等が含まれる。
　調整部１０５は、遅延比較部１０４からの比較情報Ｓ１０４を受けて、任意遅延部１０３の遅延時間を、試験用ディレイライン１０１が劣化して発生した遅延時間となるように調整する。すなわち、調整部１０５は、遅延比較部１０４からの比較情報Ｓ１０４に基づいて任意遅延部１０３の遅延量を調整する動作を、任意遅延部１０３の遅延時間と、試験用ディレイライン１０１が劣化して発生した遅延時間と同じになるまで繰り返し行う。
　上記のように、第１の実施の形態に係る経年劣化診断回路では、遅延比較部１０４が、試験用ディレイライン１０１が劣化したことによって増加した遅延時間を、試験用ディレイライン１０１からの出力信号と、任意遅延部１０３への制御信号Ｓ１０５によって繰り返し遅延時間を調整して出力された参照用ディレイライン１０２からの出力信号とを比較することによって導き出し、その導き出した値となる、任意遅延部１０３に対して設定した遅延時間の設定値から実回路の劣化の診断に用いる情報を取得する。即ち、試験用ディレイライン１０１の劣化が、任意遅延部１０３の設定値（遅延時間）として抽出可能となる。この設定値に関する情報は、実回路もしくは半導体集積回路と共に実装される別回路などの劣化判定部で、適宜用いられる。
　第１の実施の形態では、参照用ディレイラインのタイミングをずらして複数回測定する方式としたことで、経年劣化の測定時間の短縮が実現できる。これは、既存の診断方式のように微小な劣化の変化を測定するために長いディレイラインを構成してその遅延時間を測定する必要が無くなるからである。換言すれば、小回路構成と短時間測定の両立を図ることができる。
　また、測定開始から終了までのタイミングが一致した状態で比率を取ることで、環境変動（電源電圧や温度など）を受けた場合でも、比率の分母・分子で同様の影響を受けるため、計算の過程でキャンセルされる。すなわち、環境変動の影響を受けない劣化測定が可能となる。
　また、特殊なアナログ回路等も不要であり、簡易な回路構成で実現が可能である。
　次に、本発明の第２の実施の形態について説明する。第２の実施の形態については、主に第１の実施の形態と異なる部分について説明し、同様の部分については説明を省略する。
［第２の実施の形態］
　図２は、本発明の第２の実施の形態による経年劣化診断回路の構成を示すブロック図である。
　図２に示すように、第２の実施の形態の経年劣化診断回路は、図１の調整部１０５に代えて、計数部２０５と記憶部２０６からなる調整部２０７を備える。計数部２０５は、参照用ディレイライン２０２からの出力信号の出力回数をカウントしてその計数値を記憶部２０６に送る。記憶部２０６は、計数部２０５から受けた計数値に従って、その計数値に対応付けられて予め設定記録されている遅延量（遅延時間）を発生させるための制御信号Ｓ２０６を出力する。記憶部２０６に予め設定記録されている遅延量は、劣化の検出を所望する範囲（遅延時間）を、所望の分解能で割当てている。記憶部２０６は、遅延量を計数部２０５のカウント値に対応付けて記憶している。
　経年劣化診断回路としては、参照用ディレイライン２０２からの出力信号が出力される度に、計数部２０５から出力される計数値が増え、その計数値に対応して記憶部２０６に記憶されている遅延量を発生させるための制御信号Ｓ２０６が任意遅延部２０３に与えられる。このとき、遅延比較部２０４から、試験用ディレイライン２０１の出力信号と参照用ディレイライン２０２の出力信号の遅延量を比較した結果（遅延量の差や大小関係）Ｓ２０４を記憶部２０６に出力し、記憶部２０６から出力する制御信号Ｓ２０６を設定するようにしてもよい。
　このように、調整部として、計数部と記憶部からなる構成を用いることで、簡易な構成で経年劣化診断回路が形成でき、半導体集積回路の経年劣化の診断時に、測定時における環境の影響を受けることなく、短時間での測定を行なえる。
　次に、本発明の第１の実施例について説明する。
　第１の実施例では、図２に示した第２の実施の形態に係る構成を例示する。即ち、経年劣化診断回路は、試験用ディレイライン２０１、参照用ディレイライン２０２、任意遅延部２０３、遅延比較部２０４、計数部２０５、記憶部２０６からなる。なお、第１の実施例では、説明に不要な要素や説明等は適宜省略されている。また、第１の実施例は、本発明の目的を達成しうる唯一の構成として限定されることがないのは明らかである。
　第１の実施例では、図３に示す通り、試験用ディレイライン３０１および参照用ディレイライン３０２は論理ゲート列で構成し、ここではＮＯＴ回路を使用している。試験用ディレイライン３０１および参照用ディレイライン３０２は同一段数のインバータで構成しており、発生する遅延時間は初期状態（製造時）において等しくなっている。試験用ディレイライン３０１は、任意の劣化環境（実回路の劣化を模擬した環境など）で劣化させることが可能である。
　任意遅延部３０３は、参照用ディレイライン３０２の論理ゲート段間に容量素子を接続することで実現することができる。各容量素子は、異なる容量値を有するものを予め論理ゲート段の各ノードに接続可能にしておき、制御信号Ｓ３０６により接続をＯＮ／ＯＦＦ制御可能とするによって任意の遅延量を発生させるように構成している。なお、任意遅延部３０３に入力される制御信号に応じて各容量素子の容量値を変更させることにより、任意の遅延量を発生させるようにしても良い。容量素子群は、半導体集積回路内に形成して使用することとしてもよいし、外部接続する形態としてもよい。
　遅延比較部３０４は、例えばフリップ−フロップ回路によって実現できる。遅延比較部３０４では、試験用ディレイライン３０１の出力状態を参照用ディレイライン３０２の出力のタイミングで固定することで、どちらの信号が先に到達したかを示す比較情報Ｓ３０４を出力できる。
　調整部３０７は計数部３０５と記憶部３０６からなる。記憶部３０６は、例えば複数ビット（ｎ−ｂｉｔ）のレジスタを用いて実現することができる。このレジスタ値によって任意遅延部３０３で発生させる遅延時間を調整する制御信号Ｓ３０６を選択する。ｎ−ビットカウンタで実現できる計数部３０５では参照用ディレイライン３０２の出力を取得することで測定回数をカウントし、その計数値を記憶部３０６で出力する制御信号Ｓ３０６の選択に利用する。
　本構成では、試験用ディレイライン３０１の劣化による増分を含んだ遅延時間を、任意遅延部３０３で設定された参照用ディレイライン３０２からの出力信号に対して遅延比較部３０４で比較し、計数部３０５で比較回数（測定回数）をカウントし、比較回数と比較結果（比較情報）に従って記憶部３０６の情報を再設定する。これにより、任意遅延部３０３の遅延時間を自動的に調整し、ふたたび比較−カウント−再設定−遅延時間調整を繰り返すことで任意遅延部３０３の遅延量（遅延時間）を最終決定する。最終決定された遅延量から、例えば実回路に設けられているＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などが半導体集積回路の劣化を識別（推定）する。両ディレイラインの遅延差が一致した点の探索は、記憶部３０６に予め設定されている遅延量を昇順又は降順に順次試験し、遅延比較部３０４からの出力信号（比較情報）の論理レベルが反転したときの設定遅延量が試験用ディレイライン３０１の劣化による遅延量として決定することができる。当該測定では、遅延比較部３０４の出力の反転を検出できたところで試験を停止でき、探索速度を速めることが可能となる。また、このとき、測定の開始を測定範囲の中間値から始め、何れのディレイラインから出力された出力信号が遅延比較部３０４に早く到達したかを識別して、中間値から遅延差が縮小する方向に遅延量の設定を降順とするか又は昇順とするかを選択すれば、測定範囲を半減できる。
　本測定は、二つのディレイラインの相対的なタイミング比較であるため、測定時の環境（電源電圧や温度）の影響を受けない測定を実現できる。
　また、記憶部３０６であるレジスタは、測定する遅延の範囲と分解能を満たすビット数であればよいので、回路規模が極めて少なく構成できる。
　次に、本発明の第２の実施例について説明する。
　第２の実施例に係る経年劣化診断回路は、図４に示すように、試験用ディレイライン４０１、参照用ディレイライン４０２、任意遅延部４０３、遅延比較部４０４、計数部４０５と記憶部４０６からなる調整部４０９に加え、テスト信号生成回路４０７を実装する。
　図４に示す通り、試験用ディレイライン４０１および参照用ディレイライン４０２は同一ゲート及び段数で構成しており、発生する遅延時間を初期状態において等しくしている。試験用ディレイライン４０１に対しては、任意の劣化環境で劣化を進行させる。
　任意遅延部４０３は、参照用ディレイライン４０２の論理ゲート段間に容量素子を接続することで実現することができる。各容量素子は、異なる容量値を有するものを予め論理ゲート段の各ノードに接続可能にしておき、制御信号Ｓ４０６により接続をＯＮ／ＯＦＦ制御可能とするによって任意の遅延量を発生させるように構成している。勿論、任意遅延部４０３に入力される制御信号に応じて各容量素子の容量値を変更させることにより、任意の遅延量を発生させるようにしても良い。容量素子群は、半導体集積回路内に形成して使用することとしてもよいし、外部接続する形態としてもよい。
　遅延比較部４０４は、フリップ−フロップ回路によって実現する。遅延比較部４０４は試験用ディレイライン４０１の出力状態を、参照用ディレイライン４０２の出力のタイミングでサンプリングすることで、どちらの信号が先に到達したかを論理レベルで示す比較情報Ｓ４０４を出力する。
　ｎ−ビットカウンタで実現できる計数部４０５は、参照用ディレイライン４０２の出力をみることで測定回数をカウントする。カウントされた測定回数は、遅延比較部４０４の比較情報Ｓ４０４とともに記憶部４０６で設定値の選択に利用される。
　記憶部４０６は、複数ビットのレジスタを用いて実現する。この記憶部４０６で記憶されるべき値は、遅延比較部４０４からのどちらの出力信号が早く到達したかを示す比較情報Ｓ４０４と計数部４０５からの測定回数に応じて決定される。すなわち、記憶部４０６は、遅延比較部４０４と計数部４０５からの出力を受け、あらたな設定値をレジスタの各ビットに設定記憶する。このとき記憶された設定値、すなわち制御信号Ｓ４０６によって任意遅延部４０３における各容量素子の接続をＯＮ／ＯＦＦ制御することにより、任意遅延部４０３で発生させる遅延時間が調整される。
　テスト信号生成回路４０７は、テスト開始信号４０８の入力に応じて、試験用ディレイライン４０１および参照用ディレイライン４０２の動作モードを、待機モード若しくは測定モードへと切り替える。テスト信号生成回路４０７はまた、計数部４０５及び記憶部４０６を初期化する。テスト信号生成回路４０７はまた、参照用ディレイライン４０２の出力を受け、試験用ディレイライン４０１および参照用ディレイライン４０２の待機モード、測定モードの切り替えを行う。
　第２の実施例による具体的な測定の手順は以下の通りである。なお、ここで説明のために用いた設定値や信号の例は、第２の実施例で唯一設定されるべき値でないことは明らかである。
　今、試験用ディレイライン４０１および、参照用ディレイライン４０２の信号伝播にかかる時間をＴとおく。任意のストレス条件によって経年劣化を起こすと、試験用ディレイライン４０１の信号伝播にかかる時間はＴ＋ΔＴになるとする。また、任意遅延部４０３によって発生可能な遅延時間は、Ｔに対する０．１％，０．２％，０．４％，０．８％，１．６％，３．２％，６．４％の７種類の遅延時間とし、これらは独立に、また複数の遅延割合を任意に選択できるとする。尚、各遅延要素は、測定可能とする遅延時間の最小時間から最大時間までを２進数列に対応付けて所定数に分離した遅延量である。上記例では、遅延時間を０．１％刻みで、最小時間を０．１％、最大時間を１２．７％として、最大遅延要素として６．４％を設定することによって任意の割合の遅延量を増減する。このとき、記憶部４０６はこれらのそれぞれの設定値のＯＮ／ＯＦＦの状態を設定できる７ｂｉｔのレジスタを備えるものとする。また、計数部４０５についても７回以上カウントできるカウンタとする。また、参照用ディレイライン４０２と任意遅延部４０３は、７種類の遅延量を調整可能とするので、上記７種類の遅延要素（容量素子）をレジスタの各ビット桁に対応付けて８個のインバータ間に接続するように構成されているものとする。
　まず、テスト開始信号４０８およびテスト信号生成回路４０７によって、試験用ディレイライン４０１および、参照用ディレイライン４０２を待機モードへ設定する。これは、例えばテスト信号生成回路４０７によって、Ｌ（Ｌｏｗ）レベルの信号を生成して試験用ディレイライン４０１および、参照用ディレイライン４０２へと入力することで実現する。また、テスト信号生成回路４０７は、テスト開始信号４０８を受けて初期化処理として、計数部４０５をクリアし、記憶部４０６では最大遅延要素である６．４％の遅延量に対応付けられたビット桁の値だけＯＮの設定にし、他のビット桁の値はすべてＯＦＦとなっているものとする。この記憶部４０６の設定値に応じて任意遅延部４０３が６．４％の遅延を参照用ディレイライン４０２に与える。
　次に、十分な時間経過後、あるいは参照用ディレイライン４０２の出力を検知することにより、テスト信号生成回路４０７は試験用ディレイライン４０１および、参照用ディレイライン４０２を測定モードへと切り替える信号を生成する。これは、例えばテスト信号生成回路４０７によって、ＬレベルからＨ（Ｈｉｇｈ）レベルへと遷移する信号を生成して試験用ディレイライン４０１および、参照用ディレイライン４０２へと入力することで実現できる。その結果、待機モード時に試験用ディレイライン４０１および、参照用ディレイライン４０２の各論理ゲートの出力が、テスト信号生成回路４０７からのＨレベルの入力によって、入力段から順次反転していく。このとき、試験用ディレイライン４０１の信号伝播にかかる時間はＴ＋ΔＴであり、参照用ディレイライン４０２の信号伝播にかかる時間はＴ＋６．４％Ｔとなる。遅延比較部４０４によって、Ｔ＋ΔＴとＴ＋６．４％Ｔの時間の大小が比較される。
　遅延比較部４０４の出力Ｓ４０４は、参照用ディレイライン４０２の出力信号の反転タイミングにおける試験用ディレイライン４０１の信号レベルを表している。ここで、試験用ディレイライン４０１の待機モードにおける出力をＨレベル、測定モードに設定後、十分な時間が経過した後に反転してＬレベルになるとする。すなわち遅延比較部４０４の出力は、Ｔ＋ΔＴ＜Ｔ＋６．４％ＴのときＬレベル、Ｔ＋ΔＴ≧Ｔ＋６．４％ＴのときＨレベルとなる。また、計数部４０５は、参照用ディレイライン４０２の出力が反転したのを受けてカウント数１を計数する。
　今、計数部４０５のカウント数が１になり、遅延比較部４０４の出力がＬレベルとなったとする。これは、Ｔ＋ΔＴ＜Ｔ＋６．４％Ｔを表しているため、ΔＴ＜６．４％Ｔであることがわかる。従って、次の測定では、６．４％の遅延量をＯＦＦに変更すると同時に次の最大遅延要素である３．２％の遅延量をＯＮにするよう記憶部４０６に設定値を記憶させる。この設定値によって任意遅延部４０３で発生させる遅延量を３．２％に再設定する。逆に、遅延比較部４０４の出力がＨレベルになっていた場合を考えると、ΔＴ＞６．４％Ｔであることがわかるため、６．４％の遅延をＯＮに設定したまま３．２％の遅延をＯＮにするよう記憶部４０６に設定値を記憶させる。この設定値によって任意遅延部４０３で発生させる遅延量を６．４％＋３．２％に再設定する。
　任意遅延部４０３の遅延量の再設定と同時的に、テスト信号生成回路４０７は参照用ディレイライン４０２の出力を受けて、試験用ディレイライン４０１および、参照用ディレイライン４０２を待機モードへと変更する。そして、十分な時間の経過後、あるいは任意遅延部４０３で再設定が終了した後に、再び試験用ディレイライン４０１および、参照用ディレイライン４０２を測定モードへと変更する。この測定により、計数部４０５のカウント数は２となり、遅延比較部４０４の出力が得られる。このときの遅延比較部４０４の出力Ｓ４０４は、一回目の測定では６．４％の遅延のＯＮ／ＯＦＦの判定に利用したが、今回は３．２％の遅延のＯＮ／ＯＦＦの判定に用いる。これは、計数部４０５の出力が１から２に変わっていることに着目すれば簡単に実現できる。一回目の測定と同様に、３．２％の遅延をＯＮ／ＯＦＦするか判定後、判定した遅延要素の次の最大遅延要素である１．６％の遅延をＯＮにするように再設定する。すなわち、この測定前の遅延量の設定値が３．２％であった場合に再設定されるべき値は、１．６％あるいは３．２％＋１．６％である。一方、測定前の遅延量の設定値が６．４％＋３．２％であった場合には、再設定されるべき値は６．４％＋１．６％あるいは６．４％＋３．２％＋１．６％となる。
　上記測定を繰り返し、計数部４０５の計数値が７となるとき、０．１％，０．２％，０．４％，０．８％，１．６％，３．２％，６．４％の遅延量のすべてのＯＮ／ＯＦＦが決定され、ΔＴが０．１％刻みで０．１％~１２．７％Ｔのいずれか、あるいは０．１％Ｔ以下か１２．８％Ｔ以上、と決定される。
　この測定では、初回に最大遅延量を設定し、次回以降前回測定の遅延量の半分の遅延量を再設定して測定を繰り返すことで、少ない試行回数で真の値に追い込めるとともに、回路構成を単純化することができる。試行回数は、実回路の要求仕様に基づき定めた分解能と測定範囲を網羅する数を出力できる記憶部のビット数（桁数）と同数で良い。換言すれば、試験用ディレイライン内のゲートの遅延時間を極短時間の処理によって的確に識別でき、当該値からゲートの劣化割合を推定できる。
　また、本発明による経年劣化の診断は、二つのディレイラインの相対的なタイミング比較であるため、測定時の環境（電源電圧や温度）の影響を受けない精度の高い測定を実現できる。
　以上説明したように、本発明を適用した経年劣化診断回路は、半導体集積回路の経年劣化の診断時に、測定時における環境の影響を受けることなく、短時間での測定を、簡易な回路構成で実現できる。
　なお、本発明の具体的な構成は前述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更があってもこの発明に含まれる。
　また、上記の実施形態の一部又は全部は、以下のようにも記載されうる。尚、以下の付記は本発明をなんら限定するものではない。
［付記１］
　所定段の経年劣化を進行させるゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第１の出力信号が出力される第１のディレイ回路と、
　前記第１のディレイ回路と同一段のゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第２の出力信号が出力される第２のディレイ回路と、
　前記第２のディレイ回路における遅延時間を所定量増減可能とする任意遅延部と、
　前記第１及び第２のディレイ回路への同一入力信号に対する前記第１、第２の出力信号をそれぞれ受け、取得した第１、第２の出力信号間の遅延を相対的に比較した結果を比較情報として出力する遅延比較部と、
　前記遅延比較部からの前記比較情報を用いて前記任意遅延部を制御して、前記第２のディレイ回路における遅延時間を再調整する調整部と、
を含むことを特徴とする半導体集積回路の経年劣化診断回路。
［付記２］
　付記１に記載の経年劣化診断回路であって、
　前記調整部は、前記第２の出力信号の出力回数をカウントする計数部を含み、前記計数部からのカウント値と、前記遅延比較部からの前記比較情報を用いて、前記第２のディレイ回路における遅延時間を順次再調整する
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記３］
　付記２に記載の経年劣化診断回路であって、
　前記遅延比較部は、フリップ−フロップ回路で構成され、前記比較情報として、前記第１及び第２の出力信号の何れが早く到達したかを論理レベルで出力し、
　前記調整部は、前記計数部からの計数値と前記遅延比較部からの前記比較情報を用いて、前記第２のディレイ回路における遅延時間を順次再調整する
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記４］
　付記３に記載の経年劣化診断回路であって、
　前記調整部は更に、前記任意遅延部を制御するための値を予め記憶した記憶部を含み、
　前記記憶部は、前記計数部からの計数値と前記遅延比較部からの前記比較情報に基づいて前記任意遅延部を制御するための値を制御信号として出力し、該制御信号により、前記第２のディレイ回路における遅延量が順次再調整される
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記５］
　付記４に記載の経年劣化診断回路であって、
　前記記憶部は、ｎ−ビットレジスタであり、測定可能とする遅延時間の最小時間から最大時間までを２進数列に対応付けて所定数に分離した遅延量を記憶し、
　前記計数部からの計数値に基づいて前記ｎ−ビットレジスタの調整するビット桁を設定し、前記遅延比較部からの前記比較情報に基づいて、前記ビット桁の値を設定する
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記６］
　付記５に記載の経年劣化診断回路であって、
　前記調整部は、前回設定した前記任意遅延部の遅延量の半分の遅延量を再設定して測定を繰り返す
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記７］
　付記３に記載の経年劣化診断回路であって、
　前記調整部は、前記任意遅延部を制御するための値を予め記憶した記憶部を含み、
　前記記憶部に予め設定されている遅延量を前記計数部からの計数値に従って昇順又は降順に前記第２のディレイ回路における遅延量として順次再調整し、
　前記遅延比較部からの前記比較情報の論理レベルが反転したときに、劣化の診断を終える
ことを特徴とする遅延に基づく半導体集積回路の経年劣化診断回路。
［付記８］
　付記７に記載の経年劣化診断回路であって、
　前記調整部は、測定の開始を測定範囲の中間値から始め、前記遅延比較部からの前記第１、第２の出力信号の何れが早く到達したかを論理レベルで示す前記比較情報に基づいて、前記中間値から遅延差が縮小する方向に遅延量の設定を降順又は昇順とするかを選択する
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記９］
　付記５に記載の経年劣化診断回路であって、
　劣化診断のテスト開始信号を受け、前記第１のディレイ回路および前記第２のディレイ回路に対して同一のテスト信号を、前記記憶部を構成するｎ−ビットレジスタの桁数の回数になるまで、順次送出するテスト信号生成回路を更に含む
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記１０］
　所定数の経年劣化が進行するインバータを直列に接続し、入力信号に対して一定の遅延を持って出力を行う試験用ディレイラインと、
　前記試験用ディレイラインと同一数のインバータを信号入力に起因する経年劣化を停止させて直列に接続すると共に、入力信号に対して所定の遅延を付加できる参照用ディレイラインと、
　前記参照用ディレイラインに対して容量素子の接続をＯＮ／ＯＦＦ可能とすることによって前記参照用ディレイラインの有する遅延に対して、測定可能な遅延時間の最小時間から最大時間までを２進数列に対応付けて所定数に分離した遅延量を設定することによって任意の割合の遅延を増減する任意遅延部と、
　前記試験用ディレイライン及び前記参照用ディレイラインへの同一テスト信号に対するそれぞれの出力信号を第１、第２の出力信号として受け、これら第１、第２の出力信号の相対的な到達順位を示す比較情報を出力する比較部と、
　前記参照用ディレイラインへのテスト信号に対する前記第２の出力信号を受け、当該第２の出力信号を受けた回数を計数して、その値を出力する計数部と、
　前記計数部から出力された計数値と前記比較部からの前記比較情報とを受け、前記計数値に予め割り当てられた２進数列の桁、すなわちビット桁の値を有効又は無効にセットして、前記任意遅延部による遅延量を調整する記憶部と、
　前記テスト信号を前記記憶部の桁数の回数だけ送出するテスト信号生成回路と、
を含むことを特徴とする半導体集積回路の経年劣化診断回路。
［付記１１］
　付記１０に記載の経年劣化診断回路であって、
　前記経年劣化診断回路は、
　前記テスト信号生成回路への経年劣化に基づく遅延時間の測定開始指示を受け、前記計数部をリセットすると共に、前記記憶部の値を、初期値として診断桁を最大桁、前記任意遅延部に対して設定する遅延量を最大桁数のみを有効とした値に設定し、
　前記記憶部の設定に基づいて、前記任意遅延部を調整し、
　前記試験用ディレイライン及び前記参照用ディレイラインに同一テスト信号を入力したことに因る出力に基づいて、前記記憶部の診断桁の値を、前記参照用ディレイラインの出力が前記試験用ディレイラインの出力よりも早く前記比較部に到達していれば有効、遅く到達していれば無効に設定すると共に、前記計数部の示す診断桁に移行し、
　上記動作を全ての診断桁の設定が終了する回数だけ繰り返す
ことを特徴とする半導体集積回路の経年劣化診断回路。
［付記１２］
　上記付記に記載された経年劣化診断回路を内蔵し、
　経年劣化を進行させたことによって増加したゲート列の遅延を、前記任意遅延部の設定値に基づいて識別して、劣化を識別する
ことを特徴とする半導体集積回路。
［付記１３］
　所定段の経年劣化を進行させるゲート列で構成された第１のディレイ回路に所定のテスト信号を通過させて得た第１の出力信号と、前記第１のディレイ回路と同一段のゲート列で構成された第２のディレイ回路に、前記テスト信号を前記第２のディレイ回路の有する遅延時間を任意遅延ステップによって所定量増減して通過させて得た第２の出力信号との間の遅延を、遅延比較ステップによって相対的に比較し、
　前記遅延比較ステップにおいて出力される比較情報に基づいて、前記任意遅延ステップにおける前記第２のディレイ回路の遅延時間を調整ステップによって順次入れ替えながら前記比較を繰り返し、
　前記遅延比較ステップにおいて前記第１、第２の出力信号の遅延が等しくなるときの前記任意遅延ステップにおける遅延時間を識別可能とし、
　前記任意遅延ステップにおいて識別した、前記第１、第２の出力信号の遅延が等しくなるときの遅延時間に基づいて半導体集積回路の劣化を識別する
ことを特徴とする半導体集積回路の経年劣化診断方法。
［付記１４］
　付記１３に記載の経年劣化診断方法であって、
　前記遅延比較ステップは、フリップ−フロップ回路で実行され、前記比較情報として、前記第１、第２の出力信号の何れが早く到達したかを出力し、
　前記調整ステップは、第２のディレイ回路からのテスト信号の出力をカウントするｎ−ビットカウンタと、前記任意遅延ステップにおける調整時間を測定可能な遅延時間の最小時間から最大時間までを２進数列に対応付けて所定数に分離した遅延量を予め記憶したｎ−ビットで実行され、
　前記任意遅延ステップにおいて、前記ｎ−ビットレジスタの値を、前記ｎ−ビットカウンタからの計数値に基づいて調整するビット桁を設定し、前記フリップ−フロップ回路から出力される信号に基づいて、前記ビット桁の値を有効とするか無効とするかを設定する
ことを特徴とする半導体集積回路の経年劣化診断方法。
［付記１５］
　付記１４に記載の経年劣化診断方法であって、
　前記調整ステップは、初期値として最大遅延要素のビット桁を有効に設定し、前記ｎ−ビットカウンタの計数値に基づいて、前回設定した遅延要素の遅延量の半分の遅延量となる隣のビット桁の設定を実行し、当該設定を行なう動作を計ｎ回繰り返す
ことを特徴とする半導体集積回路の経年劣化診断方法。
　本発明は、ＬＳＩ等の半導体集積回路における遅延に基づく経年劣化の診断に使用できる。
　また、本発明によって取得される遅延量を用いて、システムの故障時期の推定及び診断に加え、故障の予防に使用できる。
　この出願は、２０１０年３月２９日に出願された日本出願特願２０１０−０７５２９２号を基礎とする優先権を主張し、その開示のすべてをここに取り込む。
　１０１、２０１、３０１、４０１　試験用ディレイライン
　１０２、２０２、３０２、４０２　参照用ディレイライン
　１０３、２０３、３０３、４０４　任意遅延部
　１０４、２０４、３０４、４０５　遅延比較部
　１０５　調整部
　２０５、３０５、４０５　計数部
　２０６、３０６、４０６　記憶部
　４０７　テスト信号生成回路
　４０８　テスト開始信号

Claims (10)

  1. 　所定段の経年劣化を進行させるゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第１の出力信号が出力される第１のディレイ回路と、
    　前記第１のディレイ回路と同一段のゲート列で構成され、当該ゲート列の有する遅延時間によって、入力信号が遅延されて第２の出力信号が出力される第２のディレイ回路と、
    　前記第２のディレイ回路における遅延時間を所定量増減可能とする任意遅延部と、
    　前記第１及び第２のディレイ回路への同一入力信号に対する前記第１、第２の出力信号をそれぞれ受け、取得した第１、第２の出力信号間の遅延を相対的に比較した結果を比較情報として出力する遅延比較部と、
    　前記遅延比較部からの前記比較情報を用いて前記任意遅延部を制御して、前記第２のディレイ回路における遅延時間を再調整する調整部と、
    を含むことを特徴とする半導体集積回路の経年劣化診断回路。
  2. 　請求項１に記載の経年劣化診断回路であって、
    　前記調整部は、前記第２の出力信号の出力回数をカウントする計数部を含み、前記計数部からのカウント値と、前記遅延比較部からの前記比較情報を用いて、前記第２のディレイ回路における遅延時間を順次再調整する
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  3. 　請求項２に記載の経年劣化診断回路であって、
    　前記遅延比較部は、フリップ−フロップ回路で構成され、前記比較情報として、前記第１及び第２の出力信号の何れが早く到達したかを論理レベルで出力し、
    　前記調整部は、前記計数部からの計数値と前記遅延比較部からの前記比較情報を用いて、前記第２のディレイ回路における遅延時間を順次再調整する
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  4. 　請求項３に記載の経年劣化診断回路であって、
    　前記調整部は更に、前記任意遅延部を制御するための値を予め記憶した記憶部を含み、
    　前記記憶部は、前記計数部からの計数値と前記遅延比較部からの前記比較情報に基づいて前記任意遅延部を制御するための値を制御信号として出力し、該制御信号により、前記第２のディレイ回路における遅延量が順次再調整される
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  5. 　請求項４に記載の経年劣化診断回路であって、
    　前記記憶部は、ｎ−ビットレジスタであり、測定可能とする遅延時間の最小時間から最大時間までを２進数列に対応付けて所定数に分離した遅延量を記憶し、
    　前記計数部からの計数値に基づいて前記ｎ−ビットレジスタの調整するビット桁を設定し、前記遅延比較部からの前記比較情報に基づいて、前記ビット桁の値を設定する
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  6. 　請求項５に記載の経年劣化診断回路であって、
    　前記調整部は、前回設定した前記任意遅延部の遅延量の半分の遅延量を再設定して測定を繰り返す
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  7. 　請求項３に記載の経年劣化診断回路であって、
    　前記調整部は、前記任意遅延部を制御するための値を予め記憶した記憶部を含み、
    　前記記憶部に予め設定されている遅延量を前記計数部からの計数値に従って昇順又は降順に前記第２のディレイ回路における遅延量として順次再調整し、
    　前記遅延比較部からの前記比較情報の論理レベルが反転したときに、劣化の診断を終える
    ことを特徴とする遅延に基づく半導体集積回路の経年劣化診断回路。
  8. 　請求項７に記載の経年劣化診断回路であって、
    　前記調整部は、測定の開始を測定範囲の中間値から始め、前記遅延比較部からの前記第１、第２の出力信号の何れが早く到達したかを論理レベルで示す前記比較情報に基づいて、前記中間値から遅延差が縮小する方向に遅延量の設定を降順又は昇順とするかを選択する
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  9. 　請求項５に記載の経年劣化診断回路であって、
    　劣化診断のテスト開始信号を受け、前記第１のディレイ回路および前記第２のディレイ回路に対して同一のテスト信号を、前記記憶部を構成するｎ−ビットレジスタの桁数の回数になるまで、順次送出するテスト信号生成回路を更に含む
    ことを特徴とする半導体集積回路の経年劣化診断回路。
  10. 　所定段の経年劣化を進行させるゲート列で構成された第１のディレイ回路に所定のテスト信号を通過させて得た第１の出力信号と、前記第１のディレイ回路と同一段のゲート列で構成された第２のディレイ回路に、前記テスト信号を前記第２のディレイ回路の有する遅延時間を任意遅延ステップによって所定量増減して通過させて得た第２の出力信号との間の遅延を、遅延比較ステップによって相対的に比較し、
    　前記遅延比較ステップにおいて出力される比較情報に基づいて、前記任意遅延ステップにおける前記第２のディレイ回路の遅延時間を調整ステップによって順次入れ替えながら前記比較を繰り返し、
    　前記遅延比較ステップにおいて前記第１、第２の出力信号の遅延が等しくなるときの前記任意遅延ステップにおける遅延時間を識別可能とし、
    　前記任意遅延ステップにおいて識別した、前記第１、第２の出力信号の遅延が等しくなるときの遅延時間に基づいて半導体集積回路の劣化を識別する
    ことを特徴とする半導体集積回路の経年劣化診断方法。
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