JP6154113B2 - 電子回路およびそれを備える電子機器 - Google Patents

Description

本発明は、電子回路およびそれを備える電子機器に関し、特に、情報を不揮発的に保持する記憶部を含む電子回路およびそれを備える電子機器に関する。

パルスカウンタは、パルスの数をカウントする。特開２００７−１０４０２０号公報（特許文献１）には、パルスカウンタの一例が開示されている。

特許文献１のパルスカウンタは、共通入力端子と、共通化入力回路と、コンパレータ回路と、ホールド回路と、リセット回路と、レベル判定部と、リセット信号発生部と、カウント部とを備える。共通入力端子は、第１または第２のケーブルに接続される。第１のケーブルは、他装置の出力端子に接続される。この他装置に設けられた無電圧接点からパルスが出力される。また、第２のケーブルは、外部に設けた変流器の出力端子に接続される。この変流器では、他装置に設けられた無電圧接点から出力されるパルスが検出される。

共通化入力回路は、共通入力端子に接続されて、他装置からの出力および変流器からの出力のいずれにも対応する。コンパレータ回路には、共通化入力回路の出力と、設定される基準電位とが入力される。ホールド回路は、コンパレータ回路の出力のＨ（ハイ）レベルをホールドする。リセット回路は、ホールド回路によりホールドされたコンパレータ回路の出力をリセットする。レベル判定部は、ホールド回路によりホールドされたコンパレータ回路の出力レベルを判定する。リセット信号発生部は、レベル判定部からＨレベル判定信号が出力されると、リセット回路にリセット信号を出力する。カウント部は、Ｈレベル判定信号をカウントする。上記の構成によれば、他装置から入力されるパルスと変流器から入力されるパルスとの間で入力方式が異なる場合であっても、入力端子を共通化することができる。

特開２００７−１０４０２０号公報

一般に、パルスカウンタは、マイクロコンピュータあるいは専用のカウンタＩＣ（Integrated Circuit）と、クロック発振器と、不揮発性メモリとを備える。クロック発振器は、クロック信号をマイクロコンピュータに供給する。不揮発性メモリは、不揮発的にカウント値を保持する。不揮発性メモリは、たとえばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）である。

パルスカウンタに電源が投入されると、クロック発振器からのクロック信号がマイクロコンピュータに供給される。これにより、マイクロコンピュータはカウント処理が可能になる。まず、マイクロコンピュータは、ＥＥＰＲＯＭに保持されたカウント値を読み出す。その後、パルスであるカウント信号がマイクロコンピュータに供給される。マイクロコンピュータは、上記カウント値とカウント信号とに基づいて、カウント処理を実行する。カウント処理の結果は、ＥＥＰＲＯＭに格納される。

パルスカウンタに電源が投入されると、クロック発振器は発振を開始する。しかし、クロック発振器の動作が安定するには時間がかかる。また、ＥＥＰＲＯＭの読み出し／書き込みにも時間がかかる。このように、一般的なパルスカウンタでは、電源の投入からＥＥＰＲＯＭへの書き込み完了までの一連の処理が完了するまでに、ある程度の時間を要する。

一般に、従来の電子回路では、電源から電子回路に電圧が供給されてからある程度の時間が経過するまでは、信号処理を実行することができない。そのため、信号処理を開始するための電圧信号（たとえばカウント信号）は、電源から電子回路に電圧が供給されてからある程度の時間が経過した後に、外部の回路から電子回路に供給されることが必要である。

本発明の目的は、信号処理を開始するための電圧信号とは独立した電源から電圧が供給されない場合であっても、信号処理を実行することができる電子回路およびそれを備える電子機器を提供することである。

本発明のある局面に係る電子回路は、情報を不揮発的に保持する記憶部を含む信号処理回路と、電圧源から入力された電圧に基づいて信号処理回路の電源電圧を生成して、電源電圧を信号処理回路に供給する電圧処理回路と、電源電圧を受けて、電源電圧が信号処理回路に供給された後に電圧信号を信号処理回路に供給する遅延回路とを備える。電圧処理回路から電源電圧の供給を受けた後に、信号処理回路は、電圧信号に応答して情報を更新して、当該更新された情報を不揮発的に記憶部に保持する。

好ましくは、遅延回路は、電源電圧を監視して、電源電圧が基準値以上になった場合に、信号処理回路が情報を更新不可能な状態から更新可能な状態に移行するためのリセット解除信号を信号処理回路に出力して、リセット解除信号の後に電圧信号を信号処理回路に出力する。

好ましくは、電圧源は、直流電源である。直流電源の投入時において、電圧処理回路は、直流電源からの直流電圧に基づいて電源電圧を生成する。

好ましくは、電圧源は、正極性および負極性のうちのいずれか一方の極性を有するパルス電圧を出力するパルス電源である。電圧処理回路は、パルス電圧の極性に対応した半波整流回路を含む。半波整流回路は、パルス電源から供給されるパルス電圧を半波整流することにより、電源電圧を生成する。

好ましくは、電圧源は、正極性および負極性の双方の極性のパルス電圧を出力するパルス電源である。電圧処理回路は、全波整流回路を含む。全波整流回路は、パルス電源から供給されるパルス電圧を全波整流することにより、電源電圧を生成する。

好ましくは、電圧源は、正極性および負極性の双方の極性のパルス電圧を出力するパルス電源である。電圧処理回路は、第１の半波整流回路と、第２の半波整流回路とを含む。信号処理回路は、第１の信号処理部と、第２の信号処理部とを含む。第１および第２の信号処理部は、第１および第２の記憶部をそれぞれ有する。第１の半波整流回路は、パルス電源が出力するパルス電圧のうちの正極性のパルス電圧を半波整流することにより、第１の電源電圧を電源電圧として生成する。第２の半波整流回路は、パルス電源が出力するパルス電圧のうちの負極性のパルス電圧を半波整流することにより、第２の電源電圧を電源電圧として生成する。第１の信号処理部は、第１の半波整流回路により生成された第１の電源電圧を受ける。第２の信号処理部は、第２の半波整流回路により生成された第２の電源電圧を受ける。

本発明の他の局面に係るカウンタは、電源の投入回数をカウントする。カウンタは、電源の投入により電源電圧の供給を受け、電源の投入回数を示すカウント値を不揮発的に保持する信号処理回路と、電源電圧を監視して、電源電圧が基準値以上になった場合に、第１の電圧信号を信号処理回路に出力する第１の遅延回路と、第１の電圧信号よりも後に第２の電圧信号を信号処理回路に出力する第２の遅延回路とを備える。信号処理回路は、第１の電圧信号を受けることにより、カウント値を更新不可能な状態から更新可能な状態に移行して、第２の電圧信号をさらに受けることにより、カウント値を更新して、当該更新されたカウント値を不揮発的に保持する。

好ましくは、電子機器は、上記の電子回路を備える。

本発明によれば、信号処理を開始するための電圧信号とは独立した電源から電圧が供給されない場合であっても、信号処理を実行することができる電子回路およびそれを備える電子機器を実現できる。

本発明の実施の形態１に係る電子回路の構成を模式的に示すブロック図である。 図１に示した信号処理回路および遅延回路の構成をより詳細に説明するためのブロック図である。 図２に示した電子回路における、入力電圧と、電源電圧と、電圧信号との時間的な前後関係を説明するための図である。 図２に示した電子回路におけるカウント処理の手順を示すフローチャートである。 本発明の実施の形態２に係る電子回路の構成を模式的に示すブロック図である。 図５に示した電子回路における、入力電圧と、電源電圧と、電圧信号との時間的な前後関係を説明するための図である。 本発明の実施の形態３に係る電子回路の構成を模式的に示すブロック図である。 図７に示した電子回路における、入力電圧と、電源電圧と、電圧信号との時間的な前後関係を説明するための図である。 本発明の実施の形態４に係る電子回路の構成を模式的に示すブロック図である。 図９に示した電子回路における、入力電圧と、電源電圧と、電圧信号との時間的な前後関係を説明するための図である。 本発明の実施の形態５に係る電子回路の構成を模式的に示すブロック図である。 図１１に示した電子回路における、入力電圧と、電源電圧と、電圧信号との時間的な前後関係を説明するための図である。 本発明の実施の形態６に係る電子機器の模式的構成を示すブロック図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付して、その説明は繰り返さない。

［実施の形態１］
図１は、本発明の実施の形態１に係るカウンタの構成を模式的に示すブロック図である。図１を参照して、直流電源１０１から図示しない外部機器に電圧Ｖ１が投入される。電圧Ｖ１は、定常状態では直流電圧Ｖｄｃになる。カウンタ１は、直流電源１０１から外部機器への直流電圧Ｖｄｃの投入回数をカウントするためのカウンタである。カウンタ１は、カウント処理回路（信号処理回路）１０と、レギュレータ８０と、遅延回路９０とを備える。カウント処理回路１０は、不揮発性レジスタ１１を含む。なお、カウンタは、本発明に係る「電子回路」の一例であって、電子回路の種類はこれに限定されるものではない。また、レギュレータ８０は、本発明に係る「電圧処理回路」の一例である。カウンタ１は、直流電源１０１から外部機器への直流電圧Ｖｄｃの投入回数に替えて、直流電源１０１の直流電圧Ｖｄｃの生成回数をカウントしてもよい。

直流電源１０１から電圧Ｖ１がレギュレータ８０に供給される。レギュレータ８０は、この電圧Ｖ１に基づいて、電圧Ｖ２を生成する。レギュレータ８０に入力される電圧Ｖ１が、基準電位から直流電圧Ｖｄｃに上昇する。直流電圧Ｖｄｃがレギュレータ８０に供給されることにより、レギュレータ８０は電源電圧Ｖｄｄを生成する。電源電圧Ｖｄｄは、カウント処理回路１０に供給されるとともに、遅延回路９０にも供給される。なお、直流電圧は、本発明に係る「入力電圧」の一例である。

遅延回路９０は、電源電圧Ｖｄｄに基づいてカウント信号Ｓｐを生成する。遅延回路９０は、生成したカウント信号Ｓｐをカウント処理回路１０に出力する。カウント信号Ｓｐは、電源電圧Ｖｄｄが遅延回路９０に供給されるよりも遅延して出力される。

カウント処理回路１０は、カウント信号Ｓｐの入力回数をカウントする。カウント処理回路１０は、電源電圧Ｖｄｄの供給を受け、その後に、遅延回路９０からカウント信号Ｓｐを受ける。不揮発性レジスタ１１は、カウント信号Ｓｐの入力回数を示すカウント値（情報）を不揮発的に保持する。

図２は、図１に示したカウント処理回路１０および遅延回路９０の構成をより詳細に説明するためのブロック図である。図２を参照して、カウンタ１はたとえば４ビットカウンタである。カウント処理回路１０は、演算部１２と、エッジ検出部１３と、クロック生成部１４と、不揮発性レジスタ制御部１５とを含む。演算部１２は、不揮発性レジスタ１１を有する。

エッジ検出部１３は、カウント信号Ｓｐの入力の有無を検出する。より具体的には、エッジ検出部１３は、カウント信号Ｓｐの立ち上がりエッジおよび立ち下がりエッジのうちの少なくとも一方を検出する。カウント信号Ｓｐのエッジを検出した場合、エッジ検出部１３は、演算部１２に信号を出力する。

演算部１２は、エッジ検出部１３からの信号を受けて、カウント処理を実行する。このカウント処理については、後に詳細に説明する。演算部１２では、インクリメント／デクリメント設定信号Ｓｓｅｔにより、カウント値をインクリメントするかデクリメントするかが設定される。本実施の形態では、カウント値はデクリメントするように設定される。演算部１２からは、カウント処理の結果を示す４ビットの出力信号Ｓｏｕｔが出力される。

クロック生成部１４は、不揮発性レジスタ制御部１５が動作するためのクロック信号Ｓｃｌｋを生成する。不揮発性レジスタ制御部１５は、このクロック信号Ｓｃｌｋを受けて、不揮発性レジスタ１１を制御するための制御信号Ｓｃｔｒｌを出力する。

不揮発性レジスタ１１は、演算部１２によるカウント処理の結果であるカウント値を不揮発的に保持する。不揮発性レジスタ１１に保持されたカウント値は、たとえばカウンタ１の外部に設けられたマイクロコンピュータ（図示せず）に出力される。不揮発性レジスタ１１には強誘電体が用いられる。不揮発性レジスタ１１は、たとえば不揮発性フリップフロップあるいはＦｅＲＡＭ（Ferroelectric Random Access Memory）であるが、これらに限定されるものではない。

レギュレータ８０は、電圧Ｖ１に基づいて電圧Ｖ２を生成する。レギュレータ８０に入力される電圧Ｖ１が直流電圧Ｖｄｃに達すると、レギュレータ８０は電源電圧Ｖｄｄを生成する。電源電圧Ｖｄｄは、カウント処理回路１０に供給されるとともに、遅延回路９０にも供給される。

遅延回路９０は、電源電圧Ｖｄｄがカウント処理回路１０に供給された後に、リセット解除信号Ｓｒｓｔおよびカウント信号Ｓｐをカウント処理回路１０に出力する。遅延回路９０を設けることにより、電源電圧Ｖｄｄの供給からリセット解除信号Ｓｒｓｔの出力までの間の遅延時間、および電源電圧Ｖｄｄの供給からカウント信号Ｓｐの出力までの間の遅延時間を制御することができる。

より具体的には、遅延回路９０は、パワーオンリセットＩＣ９０ａ，９０ｂと、コンデンサＣ１，Ｃ２とを含む。パワーオンリセットＩＣ９０ａは、エッジ検出部１３にカウント信号Ｓｐを出力する。パワーオンリセットＩＣ９０ｂは、不揮発性レジスタ制御部１５にリセット解除信号Ｓｒｓｔを出力する。リセット解除信号Ｓｒｓｔを受けることにより、不揮発性レジスタ制御部１５は、不揮発性レジスタ１１に保持されたカウント値を更新不可能な状態から、このカウント値を更新可能な状態に移行する。このため、カウント処理回路１０は、カウント信号Ｓｐの前にリセット解除信号Ｓｒｓｔを受けることが必要である。

パワーオンリセットＩＣ９０ａ，９０ｂがそれぞれの信号を出力するタイミングは、コンデンサＣ１，Ｃ２の容量の大きさに依存する。コンデンサの容量が大きいほど、パワーオンリセットＩＣ９０ａ，９０ｂからそれぞれの信号が出力されるタイミングは遅くなる。コンデンサＣ１の容量は、コンデンサＣ２の容量よりも大きく設定されている。これにより、パワーオンリセットＩＣ９０ｂからリセット解除信号Ｓｒｓｔが出力された後に、パワーオンリセットＩＣ９０ａからカウント信号Ｓｐが出力される。

このように、遅延回路９０を設けること、および遅延回路９０によって遅延時間が制御できることが重要である。パワーオンリセットＩＣ９０ａ，９０ｂおよびコンデンサＣ１，Ｃ２は遅延回路９０の要素の一例であって、遅延回路９０の構成はこれに限定されるものではない。たとえば、コンデンサを用いずに遅延時間の制御が可能なパワーオンリセットＩＣも存在する。また、パワーオンリセットＩＣ９０ｂの出力をパワーオンリセットＩＣ９０ａに入力してもよい。パワーオンリセットＩＣを用いずに遅延回路９０を構成してもよい。

図３は、図２に示したカウンタ１における電圧Ｖ１と、電圧Ｖ２と、リセット解除信号Ｓｒｓｔと、カウント信号Ｓｐとの時間的な前後関係を説明するための図である。図３を参照して、横軸は時間軸である。縦軸は、直流電源１０１からの電圧Ｖ１（波形３ａ）、レギュレータ８０により生成された電圧Ｖ２（波形３ｂ）、リセット解除信号Ｓｒｓｔ（波形３ｃ）、およびカウント信号Ｓｐ（波形３ｄ）の電圧を示す。測定を開始した時刻を基準時刻（０）とする。

基準時刻からｔ１が経過した時刻において、直流電源１０１がレギュレータ８０に電圧Ｖ１を供給する。その後、電圧Ｖ１は直流電圧Ｖｄｃに達する。

基準時刻からｔ２が経過した時刻において、レギュレータ８０が電圧Ｖ２を供給する。その後、電圧Ｖ２は電源電圧Ｖｄｄに達する。電源電圧Ｖｄｄは、カウント処理回路１０およびパワーオンリセットＩＣ９０ａ，９０ｂにそれぞれ供給される。

基準時刻からｔ３が経過した時刻において、パワーオンリセットＩＣ９０ｂがリセット解除信号Ｓｒｓｔを不揮発性レジスタ制御部１５に出力する。これにより、不揮発性レジスタ制御部１５は、不揮発性レジスタ１１に保持されたカウント値を更新不可能な状態から、このカウント値を更新可能な状態に移行する。

基準時刻からｔ４が経過した時刻において、パワーオンリセットＩＣ９０ａがカウント信号Ｓｐを出力する。エッジ検出部１３は、このカウント信号Ｓｐのエッジを検出して、信号を出力する。演算部１２は、エッジ検出部１３からの信号に基づいて、カウント処理を実行する。カウント処理の結果が不揮発性レジスタ１１に格納される。

図４は、図２に示したカウンタ１におけるカウント処理の手順を示すフローチャートである。図２および図４を参照して、直流電源１０１からレギュレータ８０に直流電圧Ｖｄｃが供給される。これにより、処理が開始される。

ステップＳ４１において、レギュレータ８０は、電圧Ｖ１に基づいて電圧Ｖ２を生成する。電圧Ｖ２は電源電圧Ｖｄｄに達する。電源電圧Ｖｄｄは、カウント処理回路１０に供給されるとともに、遅延回路９０にも供給される。

ステップＳ４２において、パワーオンリセットＩＣ９０ａ，９０ｂは、電圧Ｖ２の電圧値を監視する。電圧Ｖ２が基準値以上になった場合に、パワーオンリセットＩＣ９０ｂは、リセット解除信号Ｓｒｓｔを不揮発性レジスタ制御部１５に出力する。これにより、不揮発性レジスタ制御部１５は、不揮発性レジスタ１１に保持されたカウント値を更新不可能な状態から、このカウント値を更新可能な状態に移行する。

ステップＳ４３において、演算部１２は、不揮発性レジスタ１１に保持されたカウント値を読み出す。

ステップＳ４４において、エッジ検出部１３は、カウント信号Ｓｐのエッジを検出して、信号を出力する。演算部１２は、エッジ検出部１３からの信号を受ける。なお、ステップＳ４３とステップＳ４４とは、順序が入れ替わってもよい。

ステップＳ４５において、演算部１２は、不揮発性レジスタ１１から読み出したカウント値と、エッジ検出部１３からの信号と、カウント値のインクリメント／デクリメント設定とに基づいて、カウント値を演算する。より具体的には、演算部１２は、エッジ検出部１３からの信号に応答して、不揮発性レジスタ１１のカウント値をデクリメントする。

ステップＳ４６において、演算部１２は、演算結果を示すカウント値を不揮発性レジスタ１１に書き込む。これにより、不揮発性レジスタ１１に保持されたカウント値が更新される。このステップが終わると、一連の処理が完了する。

このように、カウント処理回路１０は、遅延回路９０からカウント処理回路１０へのカウント信号Ｓｐの入力回数をカウントする。カウント信号Ｓｐの入力回数は、直流電源１０１から外部機器（図示せず）に直流電圧Ｖｄｃが入力される回数と等しい。したがって、実施の形態１に係るカウンタ１は、外部機器への電源の投入回数のカウンタとして用いることができる。

実施の形態１によれば、パワーオンリセットＩＣ９０ａ，９０ｂが、カウント信号Ｓｐおよびリセット解除信号Ｓｒｓｔをそれぞれ生成する。したがって、カウント処理回路１０は、カウンタ１の外部の回路から、カウント処理回路１０がカウント処理を開始するための電圧信号の供給を受ける必要がない。カウント処理回路１０は、カウント信号Ｓｐおよびリセット解除信号Ｓｒｓｔにより、カウント処理を実行することができる。

不揮発性レジスタ１１は、上述のように強誘電体を用いた不揮発性のフリップフロップあるいはＦｅＲＡＭによって実現される。そのため、不揮発性レジスタ１１では、データの読み出し／書き込みに用いられる消費電流が非常に小さく、たとえば０．０１ｍＡ弱である。また、データの書き込み時の電圧は３Ｖ程度である。一方、従来のＥＥＰＲＯＭでは、データの読み出し／書き込み時の消費電流はそれぞれ、たとえば０．１ｍＡ強および１ｍＡ強である。また、データの書き込み時には、１２Ｖ程度の高電圧が必要である。したがって、カウンタ１では、消費電力を低減することができる。また、不揮発性レジスタ１１には、データを保持するための電圧を供給する必要がない。したがって、データを保持するための消費電力をほとんど０にすることができる。

また、強誘電体を用いた不揮発性フリップフロップあるいはＦｅＲＡＭは、データの読み出し／書き込みが非常に高速（たとえば数ｎｓ）であるとともに、データの消去あるいは書き換えのための特別なコマンドが不要である。ＦｅＲＡＭではバイト単位の書き込みが可能である。そのため、不揮発性レジスタ１１は非常に高速にデータの読み出し／書き込みを実行できる。

［実施の形態２］
実施の形態１に係るカウンタ１には、直流電源１０１が直流電圧Ｖｄｃを供給する。しかし、本発明に係る電子回路に供給される入力電圧は、直流電圧Ｖｄｃに限定されない。本実施の形態に係るカウンタにはパルス電圧が供給される。

図５は、本発明の実施の形態２に係るカウンタ２の構成を模式的に示すブロック図である。図５を参照して、カウンタ２は、カウント処理回路１０と、半波整流回路８１と、遅延回路９１，９２とを備える。カウンタ２のそれ以外の構成については、実施の形態１に係るカウンタ１の構成と同等であるため、詳細な説明を繰り返さない。

パルス電圧源１０２は、正極性のパルス電圧Ｖｐ１を半波整流回路８１に出力する。パルス電圧源１０２は、たとえばＡ／Ｄ変換機能を有するセンサである。このセンサは、たとえば検出対象の存在を検出すると、パルス電圧Ｖｐ１を出力する。なお、正極性のパルス電圧Ｖｐ１は本発明に係る「入力電圧」の一例である。パルス電圧源１０２は上記のセンサに限定されるものではない。パルス電圧Ｖｐ１は、たとえばデジタルＩＣから出力されるロジック信号であってもよい。

半波整流回路８１は、ダイオードＤ１とコンデンサＣ３とを含む。ダイオードＤ１は、パルス電圧源１０２にアノードが向くように設けられる。コンデンサＣ３は、ダイオードＤ１のカソードと接地ノードＧＮＤとの間に設けられる。ダイオードＤ１は、パルス電圧Ｖｐ１を半波整流する。ダイオードＤ１により半波整流されたパルス電圧は、コンデンサＣ３により平滑される。平滑された電圧が電源電圧Ｖｄｄ１として出力される。

実施の形態１では、電源電圧Ｖｄｄは直流電圧である。一方、実施の形態２では、電源電圧Ｖｄｄ１はパルス電圧である。このため、電源電圧がカウント処理回路１０に供給される期間が短い。また、実施の形態２では、実施の形態１よりも電源電圧の電力量が小さい。しかし、上述のように、不揮発性レジスタ１１におけるデータの読み出し／書き込みは、非常に高速に実行される。また、その際に消費される電力量も非常に小さい。したがって、実施の形態２に係るカウンタ２では、パルス電圧である電源電圧Ｖｄｄ１の電力量を利用してカウント処理が可能である。

遅延回路９１は、抵抗Ｒ１とコンデンサＣ４とを含む。抵抗Ｒ１は、半波整流回路８１とカウント処理回路１０との間に直列に接続される。抵抗Ｒ１とカウント処理回路１０との間には、コンデンサＣ４が接地ノードＧＮＤとの間に設けられる。遅延回路９１は、半波整流回路８１から供給される電源電圧Ｖｄｄ１を受けて、カウント信号Ｓｐ１を生成する。遅延回路９１は、電源電圧Ｖｄｄ１の遅延回路９１への供給よりも遅延されたカウント信号Ｓｐ１をカウント処理回路１０に供給する。

遅延回路９２は、抵抗Ｒ２とコンデンサＣ５とを含む。抵抗Ｒ２は、半波整流回路８１とカウント処理回路１０との間に直列に接続される。抵抗Ｒ２とカウント処理回路１０との間には、コンデンサＣ５が接地ノードＧＮＤとの間に設けられる。遅延回路９２は、電源電圧Ｖｄｄ１の遅延回路９２への供給よりも遅延されたリセット解除信号Ｓｒｓｔ１をカウント処理回路１０に出力する。

なお、遅延回路９１，９２の構成は遅延回路の構成の一例である。上述のように、遅延回路を設けること、およびその遅延回路によって遅延時間が制御できることが重要であって、遅延回路の構成は上記の構成に限定されない。遅延回路はＣＲ回路以外の回路によって構成してもよい。また、半波整流回路８１および遅延回路９１，９２の間の接続を変更することもできる。たとえば、半波整流回路８１の出力を遅延回路９２のみに入力し、遅延回路９２の出力を遅延回路９１に入力してもよい。この構成によっても、カウント処理回路１０がカウント信号Ｓｐ１の前にリセット解除信号Ｓｒｓｔ１を受けるように遅延時間を制御することが可能である。

カウント処理回路１０は、電源電圧Ｖｄｄ１が供給された後に、遅延回路９１からのカウント信号Ｓｐ１に応答する。カウント処理回路１０は、このカウント信号Ｓｐ１に基づいて、不揮発性レジスタ１１に保持された情報を更新する。更新された情報は、不揮発的に不揮発性レジスタ１１に格納される。

なお、半波整流回路８１は、本発明に係る「電圧処理回路」の一例であって、その回路構成は上記に限定されない。たとえば、パルス電圧Ｖｐ１にオーバーシュートが発生する可能性がある場合には、オーバーシュートを制限するリミッタ、あるいは耐圧保護回路を半波整流回路８１の前段に適宜追加することができる。同様に、遅延回路９１，９２の回路構成は上記に限定されるものでない。

図６は、図５に示したカウンタ２における、パルス電圧Ｖｐ１と、電源電圧Ｖｄｄ１と、カウント信号Ｓｐ１との時間的な前後関係を説明するための図である。図３および図６を参照して、波形６ａ〜６ｃは、波形３ａ，３ｂ，３ｄにそれぞれ対比される。

基準時刻からｔ１が経過した時刻において、パルス電圧源１０２が半波整流回路８１にパルス電圧Ｖｐ１を供給する。

基準時刻からｔ２が経過した時刻において、半波整流回路８１が電源電圧Ｖｄｄ１を供給する。この電源電圧Ｖｄｄ１は、カウント処理回路１０に供給されるとともに、遅延回路９１，９２にも供給される。

基準時刻からｔ３が経過した時刻において、遅延回路９１がカウント処理回路１０にカウント信号Ｓｐ１を供給する。これにより、カウント処理回路１０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

パルス電圧源１０２は、たとえば光学センサ、磁気センサ、あるいは圧電センサなどのセンサである。この場合、たとえば検出対象の存在をセンサにより検出して、その検出回数を取得することができる。また、パルス電圧源１０２が、ロジック信号を出力するデジタルＩＣである場合には、そのロジック信号の入力回数を取得することができる。

さらに、上述のように、カウンタ２は、微小の電力量でもカウント処理が可能である。したがって、パルス電圧源１０２に発電量が微小である発電素子を用いることもできる。この場合には、この発電素子による発電回数を取得することができる。

カウンタ２は、たとえばＲＦＩＤ（Radio Frequency Identification）と比較される。ＲＦＩＤでは、電源電圧の供給が短時間であってもデータ信号の送受信が可能である。しかし、ＲＦＩＤにおけるデータ信号の送受信の手順をより詳細に検討すると、まず、ＲＦＩＤのシステムが電源電圧供給用の信号を受ける。これにより、ＲＦＩＤのシステムがデータ信号の送受信が可能な状態に移行する。その後に、データ信号の送信および受信が開始される。つまり、ＲＦＩＤでは、電源電圧とデータ信号とは互いに独立にシステムに供給される。

一方、実施の形態２によれば、パルス電圧Ｖｐ１の電力量の一部が、カウント処理回路１０の電源電圧Ｖｄｄ１として、カウント処理回路１０に供給される。また、パルス電圧Ｖｐ１の電力量のその他の一部が、カウント信号Ｓｐ１としてカウント処理回路１０に供給される。すなわち、カウンタ２は、パルス電圧Ｖｐ１からカウント処理回路１０の電源電圧Ｖｄｄ１とカウント信号Ｓｐ１との双方を生成する。

そのため、パルス電圧源１０２を信号源として見ると、カウント処理回路１０に電源電圧を供給するための電源回路を別途設ける必要がない。したがって、たとえばセンサおよびカウンタ２のみの簡易な回路構成によって、検出対象の存在をセンサにより検出して、その検出回数を取得することができる。

なお、パルス電圧源１０２から正極性および負極性の双方の極性のパルス電圧が供給されて、そのうちの正極性のパルス電圧Ｖｐ１の入力回数をカウントしたい場合にも、実施の形態２の回路構成を適用することができる。

［実施の形態３］
実施の形態２では、パルス電圧源１０２から正極性のパルス電圧Ｖｐ１が供給されるとと説明したが、パルス電圧の極性は負極性であってもよい。本実施の形態に係るカウンタには負極性のパルス電圧が供給される。

図７は、本発明の実施の形態３に係るカウンタ３の構成を模式的に示すブロック図である。図７を参照して、カウンタ３は、半波整流回路８１に替えて、反転型半波整流回路８２を備える。また、カウンタ３は、カウント処理回路１０および遅延回路９３，９４に対応して、カウント処理回路２０および遅延回路９３，９４を備える。

パルス電圧源１０３は、負極性のパルス電圧Ｖｐ２を反転型半波整流回路８２に出力する。負極性のパルス電圧Ｖｐ２は、反転型半波整流回路８２により正極性のパルス電圧に反転する。この正極性のパルス電圧は電源電圧Ｖｄｄ２として出力される。一方、反転型半波整流回路８２への入力が正極性またはゼロ（接地ノードＧＮＤの電位）のとき、反転型半波整流回路８２の出力端子（図示せず）の電位は、接地ノードＧＮＤの電位と等しくなる。

遅延回路９３は、抵抗Ｒ３とコンデンサＣ６とを含む。抵抗Ｒ３は、反転型半波整流回路８２とカウント処理回路２０との間に直列に接続される。抵抗Ｒ３とカウント処理回路２０との間には、コンデンサＣ６が接地ノードＧＮＤとの間に設けられる。遅延回路９３は、反転型半波整流回路８２から供給される電源電圧Ｖｄｄ２を受けて、カウント信号Ｓｐ２を生成する。遅延回路９３は、電源電圧Ｖｄｄ２の遅延回路９３への供給よりも遅延されたカウント信号Ｓｐ２をカウント処理回路２０に供給する。

遅延回路９４は、抵抗Ｒ４とコンデンサＣ７とを含む。抵抗Ｒ４は、反転型半波整流回路８２とカウント処理回路２０との間に直列に接続される。抵抗Ｒ４とカウント処理回路２０との間には、コンデンサＣ７が接地ノードＧＮＤとの間に設けられる。遅延回路９４は、電源電圧Ｖｄｄ２の遅延回路９４への供給よりも遅延されたリセット解除信号Ｓｒｓｔ２をカウント処理回路２０に出力する。カウント処理回路２０は、カウント信号Ｓｐ２の前にリセット解除信号Ｓｒｓｔ２を受ける。カウンタ３のそれ以外の構成については、実施の形態２に係るカウンタ２の構成（図５参照）と同等であるため、詳細な説明を繰り返さない。

図８は、図７に示したカウンタ３おける、パルス電圧Ｖｐ２と、電源電圧Ｖｄｄ２と、カウント信号Ｓｐ２との時間的な前後関係を説明するための図である。図６および図８を参照して、波形８ａ〜８ｃは、波形６ａ〜６ｃにそれぞれ対比される。

基準時刻からｔ１が経過した時刻において、パルス電圧源１０３が反転型半波整流回路８２に負極性のパルス電圧Ｖｐ２を供給する。

基準時刻からｔ２が経過した時刻において、反転型半波整流回路８２が電源電圧Ｖｄｄ２を供給する。この電源電圧Ｖｄｄ２は、カウント処理回路２０に供給されるとともに、遅延回路９３，９４にも供給される。

基準時刻からｔ３が経過した時刻において、遅延回路９３がカウント処理回路２０にカウント信号Ｓｐ２を供給する。これにより、カウント処理回路２０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

このように、パルス電圧の極性に対応して半波整流回路を設けることにより、負極性のパルス電圧の入力回数を取得することもできる。ただし、パルス電圧源から供給されるパルス電圧が負極性の場合であっても、そのパルス電圧を正極性に反転させることは必須ではない。半波整流回路、遅延回路、およびカウント処理回路のそれぞれの基準電位を適切に設定することにより、負極性のパルス電圧を反転せずにその入力回数をカウントすることも可能である。

［実施の形態４］
実施の形態２，３に係るカウンタ２，３には、パルス電圧源から正極性および負極性のうちの一方の極性のパルス電圧が供給される。本実施の形態では、パルス電圧源から正極性および負極性の双方の極性のパルス電圧が供給される。

図９は、本発明の実施の形態４に係るカウンタ４の構成を模式的に示すブロック図である。図９を参照して、カウンタ４は、半波整流回路８１に替えて、全波整流回路８３を備える。カウンタ４のそれ以外の構成については、実施の形態２に係るカウンタ２の構成と同等であるため、詳細な説明を繰り返さない。

パルス電圧源１０４は、正極性のパルス電圧Ｖｐ１および負極性のパルス電圧Ｖｐ２を全波整流回路８３に出力する。なお、パルス電圧Ｖｐ１，Ｖｐ２は、本発明に係る「入力電圧」の一例である。

全波整流回路８３は、ダイオードブリッジＤＢと、コンデンサＣ８とを含む。ダイオードブリッジＤＢの対角に配置された一対のノードは、パルス電圧源１０４の出力端子間に接続される。ダイオードブリッジＤＢの出力には、コンデンサＣ８が接地ノードＧＮＤとの間に接続される。ダイオードブリッジＤＢは、パルス電圧Ｖｐを全波整流する。全波整流されたパルス電圧は、コンデンサＣ８によって平滑される。平滑された電圧が電源電圧Ｖｄｄとして出力される。なお、全波整流回路８３は、本発明に係る「電圧処理回路」の一例であって、その回路構成は上記に限定されない。

図１０は、図９に示したカウンタ４における、パルス電圧と、電源電圧Ｖｄｄと、カウント信号Ｓｐとの時間的な前後関係を説明するための図である。図６および図１０を参照して、波形１０ａ〜１０ｃは、波形６ａ〜６ｃにそれぞれ対比される。

基準時刻からｔ１が経過した時刻において、パルス電圧源１０４が全波整流回路８３に正極性のパルス電圧Ｖｐ１を供給する。

基準時刻からｔ２が経過した時刻において、全波整流回路８３が電源電圧Ｖｄｄを供給する。電源電圧Ｖｄｄは、カウント処理回路１０に供給されるとともに、遅延回路９１，９２にも供給される。

基準時刻からｔ３が経過した時刻において、遅延回路９１がカウント処理回路１０にカウント信号Ｓｐを供給する。これにより、カウント処理回路１０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

同様に、基準時刻からｔ４が経過した時刻において、パルス電圧源１０４が全波整流回路８３に負極性のパルス電圧Ｖｐ２を供給する。

基準時刻からｔ５が経過した時刻において、全波整流回路８３が電源電圧Ｖｄｄを供給する。電源電圧Ｖｄｄは、カウント処理回路１０に供給されるとともに、遅延回路９１，９２にも供給される。

基準時刻からｔ６が経過した時刻において、遅延回路９１がカウント処理回路１０にカウント信号Ｓｐを供給する。これにより、カウント処理回路１０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

実施の形態４に係るカウンタ４によれば、パルス電圧Ｖｐが正極性であるか負極性であるかに関わらず、パルス電圧源１０４から出力されるパルス電圧Ｖｐの入力回数の合計を取得することができる。

［実施の形態５］
実施の形態４に係るカウンタ４は、パルス電圧が正極性であるか負極性であるかに関わらず、パルス電圧の入力回数の合計を取得する。一方、本実施の形態では、正極性のパルス電圧の入力回数と負極性のパルス電圧の入力回数とがそれぞれ独立にカウントされる。

図１１は、本発明の実施の形態５に係るカウンタ５の構成を模式的に示すブロック図である。図１１を参照して、カウンタ５では、実施の形態２に係るカウンタ２と実施の形態３に係るカウンタ３とが組み合わせて用いられる。正極性のパルス電圧Ｖｐ１は、カウンタ２によって処理される。カウンタ２は、半波整流回路（第１の半波整流回路）８１と、カウント処理回路（第１の信号処理部）１０と、遅延回路９１とを備える。一方、負極性のパルス電圧Ｖｐ２は、カウンタ３によって処理される。カウンタ３は、反転型半波整流回路（第２の半波整流回路）８２と、カウント処理回路（第２の信号処理部）２０と、遅延回路９３とを備える。なお、カウント処理回路１０，２０は、リセット解除信号Ｓｒｓｔをそれぞれ受ける。これらリセット解除信号Ｓｒｓｔは、図示しない遅延回路から供給される。

図１２は、図１０に示したカウンタ２，３における、パルス電圧Ｖｐ１，Ｖｐ２と、電源電圧Ｖｄｄ１，Ｖｄｄ２と、カウント信号Ｓｐ１，Ｓｐ２との時間的な前後関係を説明するための図である。図６および図１２を参照して、波形１２ａは波形６ａに対比される。波形１２ｂ，１２ｄの各々は、波形６ｂに対比される。波形１２ｃ，１２ｅの各々は、波形６ｃに対比される。波形１２ｂ，１２ｃの各々は、正極性のパルス電圧Ｖｐ１に由来する。一方、波形１２ｄ，１２ｅの各々は、負極性のパルス電圧Ｖｐ２に由来する。

図１２を参照して、基準時刻からｔ１が経過した時刻において、パルス電圧源１０４が半波整流回路８１に正極性のパルス電圧Ｖｐ１を供給する。

基準時刻からｔ２が経過した時刻において、半波整流回路８１が電源電圧Ｖｄｄ１を供給する。電源電圧Ｖｄｄ１は、カウント処理回路１０に供給されるとともに、遅延回路９１に供給される。

基準時刻からｔ３が経過した時刻において、遅延回路９１がカウント処理回路１０にカウント信号Ｓｐ１を供給する。これにより、カウント処理回路１０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

同様に、基準時刻からｔ４が経過した時刻において、パルス電圧源１０４が反転型半波整流回路８２に負極性のパルス電圧Ｖｐ２を供給する。

基準時刻からｔ５が経過した時刻において、反転型半波整流回路８２が電源電圧Ｖｄｄ２を供給する。電源電圧Ｖｄｄ２は、カウント処理回路２０に供給されるとともに、遅延回路９３に供給される。

基準時刻からｔ６が経過した時刻において、遅延回路９３がカウント処理回路２０にカウント信号Ｓｐ２を供給する。これにより、カウント処理回路２０はカウント処理を実行する。このカウント処理の内容は、図４に示したステップＳ４３〜Ｓ４６の処理と同様であるため、詳細な説明を繰り返さない。

実施の形態５に係るカウンタ５によれば、正極性および負極性のパルス電圧の入力回数をそれぞれ独立にカウントすることができる。

［実施の形態６］
実施の形態１〜５に係るカウンタ１〜５は、たとえば、携帯電話、家電製品、あるいはＯＡ（Office Automation）機器などの電子機器に適用することができる。

図１３は、本発明の実施の形態６に係る電子機器６の模式的構成を示すブロック図である。図１３を参照して、電子機器６は、パルス電圧源１０２と、カウンタ２と、マイクロコンピュータ６１とを備える。

マイクロコンピュータ６１は、電子機器６全体の動作を制御する。カウンタ２は、パルス電圧源１０２からのパルス電圧Ｖｐ１の入力回数をカウントする。マイクロコンピュータ６１は、カウンタ２からカウント処理の結果を示す信号を受ける。

このように、カウンタ２を備える電子機器６を実現することができる。なお、本明細書において「電子機器」とは、電子工学の技術を応用した電気製品全般を指す。電子機器には、たとえばＦＡ（Factory Automation）機器などの産業機器、および自動車などの車両が含まれるが、これらに限定されるものではない。また、実施の形態２に係るカウンタ２に替えて、実施の形態３〜５に係るカウンタ３〜５を電子機器６に適用することもできる。

以上のように、実施の形態１に係るカウンタ１は、電源の投入回数をカウントする。実施の形態２〜５に係るカウンタ２〜５の各々は、パルス電圧源からのパルス電圧の入力回数をカウントする。しかし、本発明に係る電子回路における信号処理の内容は、上記に限定されるものではない。本発明に係る電子回路は、電圧源から入力された電圧に基づいて、信号処理回路の電源電圧および電圧信号を生成する。信号処理回路は、この電圧信号を用いて信号処理するものであれば、その信号処理の内容を問わない。本発明は、たとえばエンコーダにも適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜５ カウンタ、６ 電子機器、１０，２０ カウント処理回路、１１ 不揮発性レジスタ、１２ 演算部、１３ エッジ検出部、１４ クロック生成部、１５ 不揮発性レジスタ制御部、６１ マイクロコンピュータ、８０ レギュレータ、８１ 半波整流回路、８２ 反転型半波整流回路、８３ 全波整流回路、９０〜９４ 遅延回路、９０ａ，９０ｂ パワーオンリセットＩＣ、１０１ 直流電源、１０２〜１０４ パルス電圧源、Ｄ１ ダイオード、Ｃ１〜Ｃ８ コンデンサ、Ｒ１〜Ｒ４ 抵抗、ＤＢ ダイオードブリッジ、６１ マイクロコンピュータ、Ｖ１，Ｖ２ 電圧、Ｖｄｃ 直流電圧、Ｖｄｄ，Ｖｄｄ１，Ｖｄｄ２ 電源電圧、Ｖｐ１，Ｖｐ２ パルス電圧、Ｓｒｓｔ リセット解除信号、Ｓｓｅｔ インクリメント／デクリメント設定信号、Ｓｃｌｋ クロック信号、Ｓｃｔｒｌ 制御信号、Ｓｐ，Ｓｐ１，Ｓｐ２ カウント信号、Ｓｏｕｔ 出力信号。

Claims (8)

1. 情報を不揮発的に保持する記憶部を含む信号処理回路と、
   電圧源から入力された電圧に基づいて前記信号処理回路の電源電圧を生成して、前記電源電圧を前記信号処理回路に供給する電圧処理回路と、
   前記電源電圧を受けて、前記電源電圧が前記信号処理回路に供給された後に電圧信号を前記信号処理回路に供給する遅延回路とを備え、
   前記信号処理回路は、前記電圧処理回路から前記電源電圧の供給を受けた後に、前記電圧信号に応答して前記情報を更新して、当該更新された情報を不揮発的に前記記憶部に保持し、
   前記遅延回路は、前記電源電圧を監視して、前記電源電圧が基準値以上になった場合に、前記信号処理回路が前記情報を更新不可能な状態から更新可能な状態に移行するためのリセット解除信号を前記信号処理回路に出力して、前記リセット解除信号の後に前記電圧信号を前記信号処理回路に出力する、電子回路。
2. 前記電圧源は、直流電源であって、
   前記直流電源の投入時において、前記電圧処理回路は、前記直流電源からの直流電圧に基づいて前記電源電圧を生成する、請求項１に記載の電子回路。
3. 前記電圧源は、正極性および負極性のうちのいずれか一方の極性を有するパルス電圧を出力するパルス電源であって、
   前記電圧処理回路は、前記パルス電圧の前記極性に対応した半波整流回路を含み、
   前記半波整流回路は、前記パルス電源から供給される前記パルス電圧を半波整流することにより、前記電源電圧を生成する、請求項１に記載の電子回路。
4. 前記電圧源は、正極性および負極性の双方の極性のパルス電圧を出力するパルス電源であって、
   前記電圧処理回路は、全波整流回路を含み、
   前記全波整流回路は、前記パルス電源から供給される前記パルス電圧を全波整流することにより、前記電源電圧を生成する、請求項１に記載の電子回路。
5. 情報を不揮発的に保持する記憶部を含む信号処理回路と、
   電圧源から入力された電圧に基づいて前記信号処理回路の電源電圧を生成して、前記電源電圧を前記信号処理回路に供給する電圧処理回路と、
   前記電源電圧を受けて、前記電源電圧が前記信号処理回路に供給された後に電圧信号を前記信号処理回路に供給する遅延回路とを備え、
   前記信号処理回路は、前記電圧処理回路から前記電源電圧の供給を受けた後に、前記電圧信号に応答して前記情報を更新して、当該更新された情報を不揮発的に前記記憶部に保持し、
   前記電圧源は、正極性および負極性の双方の極性のパルス電圧を出力するパルス電源であって、
   前記電圧処理回路は、第１の半波整流回路と、第２の半波整流回路とを含み、
   前記信号処理回路は、第１の信号処理部と、第２の信号処理部とを含み、
   前記第１および第２の信号処理部は、第１および第２の記憶部をそれぞれ有し、
   前記第１の半波整流回路は、前記パルス電圧のうちの正極性のパルス電圧を半波整流することにより、第１の電源電圧を前記電源電圧として生成し、
   前記第２の半波整流回路は、前記パルス電圧のうちの負極性のパルス電圧を半波整流することにより、第２の電源電圧を前記電源電圧として生成し、
   前記第１の信号処理部は、前記第１の半波整流回路により生成された前記第１の電源電圧を受け、
   前記第２の信号処理部は、前記第２の半波整流回路により生成された前記第２の電源電圧を受ける、電子回路。
6. 前記遅延回路は、前記電源電圧を監視して、前記電源電圧が基準値以上になった場合に、前記信号処理回路が前記情報を更新不可能な状態から更新可能な状態に移行するためのリセット解除信号を前記信号処理回路に出力して、前記リセット解除信号の後に前記電圧信号を前記信号処理回路に出力する、請求項５に記載の電子回路。
7. 電源の投入回数をカウントするためのカウンタであって、
   前記電源の投入により電源電圧の供給を受け、前記電源の前記投入回数を示すカウント値を不揮発的に保持する信号処理回路と、
   前記電源電圧を監視して、前記電源電圧が基準値以上になった場合に、第１の電圧信号を前記信号処理回路に出力する第１の遅延回路と、
   前記第１の電圧信号よりも後に第２の電圧信号を前記信号処理回路に出力する第２の遅延回路とを備え、
   前記信号処理回路は、前記第１の電圧信号を受けることにより、前記カウント値を更新不可能な状態から更新可能な状態に移行して、前記第２の電圧信号をさらに受けることにより、前記カウント値を更新して、当該更新されたカウント値を不揮発的に保持する、カウンタ。
8. 請求項１〜６のいずれか１項に記載の電子回路、または、請求項７に記載のカウンタを備える、電子機器。

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