JP2017090292A - 半導体装置、劣化量判定システム、及び処理システム - Google Patents

Abstract

【課題】正確に劣化量を測定することができる半導体装置、劣化量判定システム、及び処理システムを提供する【解決手段】本実施形態にかかる半導体装置は、動作用オシレータ１３と、リファレンス用オシレータ１６と、電源電位ＶＤＤと接地電位ＧＮＤとの間で動作用オシレータ１３に直列接続された動作用第１スイッチ１１と、電源電位ＶＤＤと接地電位ＧＮＤとの間でリファレンス用オシレータ１６に直列接続されたリファレンス用第１スイッチ１４と、電源電位ＶＤＤと接地電位ＧＮＤとの間でリファレンス用オシレータ１６に並列接続されたリファレンス用第２スイッチ１５と、所定の測定期間における動作用オシレータ１３からの出力パルス数をカウントする動作用カウンタ２６と、測定期間におけるリファレンス用オシレータからの出力パルス数をカウントするリファレンス用カウンタ２５と、を備えたものである。【選択図】図１

Description

本発明は半導体装置、劣化量判定システム、及び処理システムに関する。

特許文献１には、リング発振器（リングオシレータ）を用いた経年劣化診断装置が開示されている。特許文献１の装置は、試験用リング発振器と、参照用リング発振器と、負荷手段と、比較手段と、制御手段とを備えている。試験用リング発振器と参照用リング発振器とは、同じ構成の倫理ゲートを有している。制御手段は、同一の制御信号によって試験用リング発振器と参照用リング発振器とを同時に発振させる。

負荷手段は、試験用リング発振器と参照用リング発振器に負荷信号を入力している。具体的には、負荷部は、負荷信号を所定時間試験用リング発振器に加えて、試験用リング発振器を構成している論理ゲートの劣化を進行させている。この時、参照用リング発振器では電源端子がＧＮＤに接続され、ストレスのかからない状態にする（段落００２７）。よって、参照用リング発振器を構成する論理ゲートはほとんど劣化が進行しない。

この後、制御手段は、制御信号を参照用リング発振器と試験用リング発振器に同時に入力する。そして、比較手段は、参照用リング発振器と試験用リング発振器とのパルスの移動量を比較している。具体的には、カウンタ回路が参照用リング発振器、及び試験用リング発振器のパルスをカウントする。そして、比較手段が、カウント数を比較することで、参照用リング発振器と試験用リング発振器とのパルスの移動量を算出している。

特許文献２には、複数段のゲート素子を有するリングオシレータと、リングオシレータの遅延を測定する遅延モニタとを有する半導体装置が開示されている。特許文献２の半導体装置では、遅延モニタが測定した遅延時間に応じて、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が電源電圧や動作周波数を制御している。さらには、遅延時間が基準値を超えた場合に、ＣＰＵはＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）が経年劣化していると判定して、アラートを発信している。

また、特許文献２では、２つの遅延モニタをペアとする構成が開示されている（図１９）。第１の遅延モニタのリングオシレータは、測定期間の前後の所定サイクル以外で発振を続ける。一方、第２の遅延モニタのリングオシレータは測定時のみ発振する。したがって、第１の遅延モニタのリングオシレータは、第２の遅延モニタのリングオシレータよりも発信時間が長くなるため、早く劣化する。そして、２つの遅延モニタでの遅延時間の差分値が基準値を超えた場合に、ＣＰＵはＬＳＩが経年劣化したと判定している。

国際公開２０１１／２７５５３号 特開２０１３―８８３９４号公報

しかし、電圧や温度の範囲が広いため、リアルタイムに経年劣化量を正確に測定することが困難であるという問題点がある。例えば、特許文献１に開示された装置では、電源構成については理想電源として扱っているが、実際には電源インピーダンスの違いや電源間の電位誤差の影響を受ける。すなわち、試験用リング発振器と参照用リング発振器との電源電圧がずれると、測定結果に誤差が生じてしまう。
さらに、発振停止状態でも、ＮＢＴＩのような経年劣化は進行する。したがって、特許文献２に開示された装置では、第２の遅延モニタのリングオシレータが経年劣化してしまう。よって、特許文献２の装置のように、遅延時間の差分値と基準値とを比較する手法では、正確に経年劣化量を測定することが困難である。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、動作用オシレータと、リファレンス用オシレータと、電源電位と接地電位との間で前記リファレンス用オシレータに直列接続された動作用第１スイッチと、前記電源電位と前記接地電位との間で前記リファレンス用オシレータに直列接続されたリファレンス用第１スイッチと、前記電源電位と前記接地電位との間で前記リファレンス用オシレータに並列接続されたリファレンス用第２スイッチと、前記動作用オシレータからの出力パルス数をカウントする動作用カウンタと、前記リファレンス用オシレータからの出力パルス数をカウントするリファレンス用カウンタと、を備えている。

前記一実施の形態によれば、正確に劣化量を測定することができる。

実施の形態１にかかる半導体装置の構成を示す図である。 実施の形態１にかかる半導体装置を用いたセンサ回路の構成を示す図である。 実施の形態１にかかる半導体装置を用いたプロセッサシステムの構成を示す図である。 変形例１にかかる半導体装置の構成を示す図である。 実施の形態２にかかる半導体装置の構成を示す図である。 変形例２にかかる半導体装置の構成を示す図である。 実施の形態３にかかる半導体装置の構成を示す図である。 実施の形態４にかかる劣化量判定システムの構成を示す図である。 実施の形態５にかかる処理システムの構成を示す図である。 実施の形態６にかかる処理システムの構成を示す図である。 温度に応じてプロセッサコアの動作数を変えるための処理を模式的に示す図である。 実施の形態７にかかる処理システムの構成を示す図である。 経年劣化量と動作電圧の関係を説明するための図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１．
（半導体装置）
本実施の形態にかかる半導体装置の構成について、図１を用いて説明する。図１は、半導体装置１０の構成を示すブロック図である。半導体装置１０は、動作用第１スイッチ１１と、動作用第２スイッチ１２と、動作用リングオシレータ１３と、リファレンス用第１スイッチ１４と、リファレンス用第２スイッチ１５と、リファレンス用リングオシレータとを備えている。

例えば、半導体装置１０は、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、ＰＢＴＩ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）、ＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）などによる経年劣化量を測定するために、後述するセンサ回路内に設けられている。ここでは、半導体装置１０は、ＮＢＴＩによる劣化量を測定するとして説明する。半導体装置１０は、測定対象（例えば、プロセッサコア等のマクロブロック）の経時的な劣化量を測定するセンサ回路に搭載される。半導体装置１０は、ペアオシレータ構成を有している。すなわち、ペアオシレータから出力されるパルスのカウント値を比較することで、劣化量を測定している。

電源電位ＶＤＤと接地電位ＧＮＤとの間には、動作用リングオシレータ１３と動作用第１スイッチ１１とが直列に接続されている。具体的には、動作用第１スイッチ１１の一端が電源電位ＶＤＤに接続され、他端が動作用リングオシレータ１３に接続されている。したがって、動作用リングオシレータ１３は、動作用第１スイッチ１１と接地電位ＧＮＤとの間に配置されている。動作用第１スイッチ１１と動作用リングオシレータ１３との間のノードをノードＶＡとする。

さらに、動作用リングオシレータ１３には、動作用第２スイッチ１２が並列に接続されている。すなわち、動作用第２スイッチ１２の一端は、ノードＶＡに接続され、他端は、接地電位ＧＮＤに接続されている。

同様に、電源電位ＶＤＤと接地電位ＧＮＤとの間には、リファレンス用リングオシレータ１６とリファレンス用第１スイッチ１４とが直列に接続されている。具体的には、リファレンス用第１スイッチ１４の一端が電源電位ＶＤＤに接続され、他端がリファレンス用リングオシレータに接続されている。したがって、リファレンス用リングオシレータ１６は、リファレンス用第１スイッチ１４と接地電位ＧＮＤとの間に配置されている。リファレンス用第１スイッチ１４とリファレンス用リングオシレータ１６との間のノードをノードＶＲとする。

さらに、リファレンス用リングオシレータ１６には、リファレンス用第２スイッチ１５が並列に接続されている。すなわち、リファレンス用第２スイッチ１５の一端は、ノードＶＡに接続され、他端は、接地電位ＧＮＤに接続されている。

動作用第１スイッチ１１、リファレンス用第１スイッチ１４はＰＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタスイッチである。動作用第２スイッチ１２、リファレンス用第２スイッチ１５はＮＭＯＳトランジスタスイッチである。

動作用リングオシレータ１３とリファレンス用リングオシレータ１６とは同等のものとなっている。具体的には、動作用リングオシレータ１３とリファレンス用リングオシレータ１６は論理ゲートをリング状に接続した構成を有している。動作用リングオシレータ１３とリファレンス用リングオシレータ１６とは、同じ構成の論理ゲートを同じ数だけ有している。

動作用第１スイッチ１１は常時オンとなっており、動作用第２スイッチ１２は常時オフとなっている。なお、動作用リングオシレータ１３の電源は常時オンの状態とする。動作用リングオシレータ１３は、発振状態、又は発振停止状態のいずれをとってもよい、なお、センサ回路を搭載した領域（例えば、ＣＰＵ領域）の動作状態に応じて、動作用リングオシレータ１３の動作を切り替えることが好ましい。すなわち、ＣＰＵの動作時に、動作用リングオシレータ１３が動作し、ＣＰＵの非動作時には、動作用リングオシレータ１３が動作しないようにする。これにより、ＣＰＵと動作用リングオシレータ１３との動作時間を一致させることができ、ＣＰＵの経年劣化量を動作用リングオシレータ１３の経年劣化量に反映させることができる。

リファレンス用第１スイッチ１４、及びリファレンス用第２スイッチ１５は、センサ制御部（図１では不図示）からの電源制御信号に応じてオンオフ動作する。具体的には、劣化量の測定時において、リファレンス用第１スイッチ１４はオンして、リファレンス用第２スイッチ１５はオフする。また、劣化量の測定時ではない通常動作時において、リファレンス用第１スイッチ１４はオフして、リファレンス用第２スイッチ１５はオンする。

本実施の形態では、ＮＢＴＩなどの経年劣化が進まないように、リファレンス用リングオシレータ１６の電源電位ＶＤＤ側にリファレンス用第１スイッチ１４が設けられている。したがって、通常動作時において、リファレンス用第１スイッチ１４をオフすることで、リファレンス用リングオシレータ１６に電源電圧が供給されなくなる。これにより、通常動作時にリファレンス用リングオシレータ１６が経年劣化するのを防ぐことができる。

経年劣化量を測定する場合には、リファレンス用第１スイッチ１４をＯＮ、リファレンス用第２スイッチ１５をＯＦＦとする。そして、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とを同時に発振させる。動作用リングオシレータ１３、及びリファレンス用リングオシレータ１６の発振が安定したら、後述するパルスゲートをスルー状態とする。既定の測定期間が経過したら、パルスゲートをゲーティング状態とする。同一期間で測定した動作用リングオシレータ１３、リファレンス用リングオシレータ１６から出力されるパルスをカウントし、それぞれのカウント値を比較する。動作用リングオシレータ１３、リファレンス用リングオシレータ１６のカウント出力の比をとることで経年劣化量を算出することが可能となる。

リファレンス用第１スイッチ１４をオフした場合、リファレンス用リングオシレータ１６とリファレンス用第１スイッチ１４とのリーク電流との兼ね合いで、ノードＶＲの電位が、電源電位ＶＤＤに近い状態になる可能性がある。したがって、ノードＶＲの電位を接地電位ＧＮＤ側に近づけるために、リファレンス用第２スイッチ１５がリファレンス用リングオシレータ１６と並列に接続されている。通常動作時には、リファレンス用第２スイッチ１５をオンする。こうすることで、ノードＶＲが接地電位ＧＮＤとなる。よって、リファレンス用リングオシレータ１６に電源電圧に近い電圧が印可されるのを防ぐことができる。これにより、通常動作時においてリファレンス用リングオシレータ１６の劣化を防ぐことができる。

このように、電源電位ＶＤＤと接地電位ＧＮＤとの間には、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とが並列に接続されている。すなわち、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とで、電源が共通となっている。そして、動作用リングオシレータ１３と電源電位ＶＤＤとの間に、動作用第１スイッチ１１が配置され、リファレンス用リングオシレータ１６と電源電位ＶＤＤとの間に、リファレンス用第１スイッチ１４が接続されている。

さらに、動作用第１スイッチ１１とリファレンス用第１スイッチ１４とは同様のトランジスタスイッチであることが好ましい。このようにすることで、動作用第１スイッチ１１、リファレンス用第１スイッチ１４における電圧変化等を一致させることができる。これにより、劣化量を正確に測定することができる。

なお、動作用第２スイッチ１２については、設けなくてもよい。しかしながら、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とでレイアウトの違いによる電圧変動などが生じないように、動作用第２スイッチ１２をリファレンス用第２スイッチ１５と同様のトランジスタスイッチを用いることが好ましい。

したがって、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とが常時同じ動作電圧で動作する。よって、電源電圧の変動による測定誤差を抑制することができる。これにより、電源電位ＶＤＤや接地電位ＧＮＤに変動が生じた場合でも、正確に劣化量を測定することができる。

（センサ回路）
図２は、半導体装置１０を用いたセンサ回路１００の構成を示すブロック図である。センサ回路１００は、半導体装置１０ａ〜１０ｃと、セレクタ２１と、セレクタ２２と、パルスゲート素子２３と、パルスゲート素子２４と、カウンタ２５と、カウンタ２６と、ラッチ回路２７と、ラッチ回路２８と、比較器２９を備えている。なお、比較器２９は、センサ回路１００の外部に設置されていてもよい。

半導体装置１０ａ〜１０ｃは、それぞれ図１に示す半導体装置１０であり、異なる劣化モードを強調する構成となっている。例えば、半導体装置１０ａの動作用リングオシレータ１３、リファレンス用リングオシレータ１６は、ＮＢＴＩを強調するゲート構成となっている。半導体装置１０ｂの動作用リングオシレータ１３、リファレンス用リングオシレータ１６は、ＰＢＴＩを強調するゲート構成となっている。半導体装置１０ｃは、ＨＣＩを強調するゲート構成となっている。このように、複数の半導体装置１０では、リングオシレータが異なる劣化モードを強調する構成となっている。

半導体装置１０ａ〜１０ｃは、それぞれ、動作用リングオシレータ１３、及びリファレンス用リングオシレータ１６からのパルスを出力する。オシレータ制御信号に応じて、半導体装置１０ａ〜１０ｃは、通常動作と、測定動作を切り替える。測定動作では、上記の通り、リファレンス用第１スイッチ１４をオン、リファレンス用第２スイッチ１５をオフする。

セレクタ２１、２２は、半導体装置１０ａ〜１０ｃからの出力を切り替えて出力する。具体的には、セレクタ２２には、半導体装置１０ａ〜１０ｃの動作用リングオシレータ１３からの出力パルスが入力されている。また、セレクタ２１には、半導体装置１０ａ〜１０ｃのリファレンス用リングオシレータ１６からの出力パルスが入力されている。セレクタ２１、２２は、測定する劣化モードに応じて、半導体装置１０ａ〜１０ｃからの出力を選択する。

ＮＢＴＩによる劣化量を判定する場合、セレクタ２１、２２は、半導体装置１０ａからの出力パルスを選択して、パルスゲート素子２３、パルスゲート素子２４にそれぞれ出力する。すなわち、ＮＢＴＩによる劣化量を判定する場合、半導体装置１０ａの動作用リングオシレータ１３から出力パルスがパルスゲート素子２４に入力され、半導体装置１０ａのリファレンス用リングオシレータ１６から出力パルスがパルスゲート素子２３に入力される。

ＰＢＴＩによる劣化量を判定する場合、セレクタ２１、２２は、半導体装置１０ｂからの出力パルスを選択して、パルスゲート素子２３、パルスゲート素子２４に出力する。すなわち、半導体装置１０ｂの動作用リングオシレータ１３から出力パルスがパルスゲート素子２４に入力され、半導体装置１０ｂのリファレンス用リングオシレータ１６から出力パルスがパルスゲート素子２３に入力される。

ＨＣＩによる劣化量を判定する場合、半導体装置１０ｃからの出力パルスを選択して、パルスゲート素子２３、パルスゲート素子２４に出力する。すなわち、半導体装置１０ｃの動作用リングオシレータ１３から出力パルスがパルスゲート素子２３に入力され、半導体装置１０ｃのリファレンス用リングオシレータ１６から出力パルスがパルスゲート素子２４に入力される。このように、セレクタ２１、セレクタ２２は、複数の半導体装置１０からの出力を選択して、パルスゲート素子２３、パルスゲート素子２４にそれぞれ出力する。

パルスゲート素子２３、パルスゲート素子２４には、それぞれ動作用リングオシレータ１３、リファレンス用リングオシレータ１６からのパルスが入力される。さらに、パルスゲート素子２３、パルスゲート素子２４には測定制御信号が入力される。パルスゲート素子２３、パルスゲート素子２４は、測定制御信号に応じて、パルスをゲーティングする。したがって、パルスゲート素子２３は、パルスゲート素子２３とパルスゲート素子２４は、測定期間内の出力パルスをカウンタ２５、カウンタ２６にそれぞれ出力する。パルスゲート素子２３とパルスゲート素子２４とで測定期間は同じ時間となるように調整されている。

パルスゲート素子２３、パルスゲート素子２４を通過した出力パルスは、それぞれカウンタ２５、カウンタ２６に入力される。カウンタ２５は、パルスゲート素子２３を通過いた出力パルスをカウントする。すなわち、カウンタ２５は、測定期間内にセレクタ２１から出力されたパルス数をカウントする。カウンタ２６は、パルスゲート素子２４を通過した出力パルスをカウントする。すなわち、カウンタ２６は、測定期間内にセレクタ２２から出力されたパルス数をカウントする。したがって、カウンタ２５は、リファレンス用リングオシレータ１６からの出力パルスをカウントし、カウンタ２６は、動作用リングオシレータ１３からの出力パルスをカウントする。

なお、ラッチ回路２７、２８には、カウンタ２５、２６がカウントした値が書き込まれる。ラッチ回路２７はリファレンス用リングオシレータ１６からの出力パルスのカウント値を格納し、ラッチ回路２８は動作用リングオシレータ１３からの出力パルスのカウント値を格納する。ラッチ回路２７、２８は、カウント値を比較器２９に出力する。

比較器２９は、ラッチ回路２７、２８からのカウント値を比較する。すなわち、比較器２９は、測定期間内に動作用リングオシレータ１３から出力されたパルスのカウント値と、測定期間内にリファレンス用リングオシレータ１６から出力されたパルスのカウント値とを比較する。動作用リングオシレータ１３が、リファレンス用リングオシレータ１６に比べて大きく劣化している場合は、カウント値が大きく異なる。一方、動作用リングオシレータ１３とリファレンス用リングオシレータ１６との劣化量が同じ場合、カウント値が一致する。よって、比較器２９がカウント値を比較することで、劣化量を測定することができる。すなわち、比較器２９での比較結果に応じて、劣化量を測定することができる。具体的には、カウンタ２５のカウント値とカウンタ２６のカウント値との比や差分値を劣化量に換算することができる。これにより、正確に劣化量を判定することができる。

なお、上記の説明では、ラッチ回路２７、２８にてカウント値を格納しているが、カウンタ２５、カウンタ２６がカウント値をそのまま比較器２９に出力する構成とすることも可能である。

なお、センサ回路１００に設けられる半導体装置１０の数は特に限定されるものではない。例えば、２以上の半導体装置１０をセンサ回路１００に設けてればよい。また、１つの半導体装置１０のみをセンサ回路１００に設けてもよい。この場合、後述するセレクタ２１、セレクタ２２は不要となる。

本実施の形態では、パルスゲート素子２３、パルスゲート素子２４において所定の測定期間のみ出力パルスをゲーティングしている。このようにすることで、動作用リングオシレータ１３、リファレンス用リングオシレータ１６における測定期間のずれを抑制することができる。例えば、オシレータ制御信号を生成するタイミングで、環境変動などにより動作用リングオシレータ１３とリファレンス用リングオシレータ１６の測定時間のずれが生じることがある。しかしながら、本実施の形態にように、パルスゲート素子２３、パルスゲート素子２４により測定制御することで、動作用リングオシレータ１３とリファレンス用リングオシレータ１６との測定期間を一致させることができる。よって、測定対象の劣化量をより正確に測定することができる。

（処理システム）
図３は、図２のセンサ回路１００を搭載した処理システム２００の構成を模式的に示すブロック図である。図３は、センサ回路１００をＣＰＵ領域に配置した例を示している。すなわち、プロセッサコア２０１は、それぞれＣＰＵである。もちろん、プロセッサコア２０１のそれぞれは、ＣＰＵに限らず、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等であってもよい。

処理システム２００は、複数のプロセッサコア２０１を有するマルチプロセッサシステムである。さらに、処理システム２００は、複数のセンサ回路１００を有している。なお、図３では、処理システム２００に設けられた４つのプロセッサコア２０１をプロセッサコア２０１ａ〜プロセッサコア２０１ｄとして示す。プロセッサコア２０１ａ〜プロセッサコア２０１ｄはマクロブロックであり、並列に演算処理を行う。

そして、センサ回路１００は、４つのプロセッサコア２０１ａ〜２０１ｄに対応して設けられている。ここでは、４つのプロセッサコア２０１ａ〜２０１ｄに対応する４つのセンサ回路１００をセンサ回路１００ａ〜１００ｄとして示している。なお、プロセッサコア２０１、及びセンサ回路１００の数は４つに限られるものでなく、２以上であればよい。

すなわち、プロセッサコア２０１ａには、センサ回路１００ａが対応しており、プロセッサコア２０１ｂがセンサ回路１００ｂに対応している。同様に、プロセッサコア２０１ｃには、センサ回路１００ｃが対応しており、プロセッサコア２０１ｄがセンサ回路１００ｄに対応している。

センサ回路１００ａがプロセッサコア２０１ａの経年劣化量を測定し、センサ回路１００ｂがプロセッサコア２０１ｂの経年劣化量を測定する。センサ回路１００ｃがプロセッサコア２０１ｃの経年劣化量を測定し、センサ回路１００ｄがプロセッサコア２０１ｄの経年劣化量を測定する。

プロセッサコア２０１ａとセンサ回路１００ａとには共通の電源電圧が供給されている。プロセッサコア２０１ｂとセンサ回路１００ｂとには共通の電源電圧が供給されている。プロセッサコア２０１ｃとセンサ回路１００ｃとには共通の電源電圧が供給されている。プロセッサコア２０１ｄとセンサ回路１００ｄとには共通の電源電圧が供給されている。

このように、各センサ回路１００には、測定対象のプロセッサコア２０１に対して共通の電源が接続されている。このようにすることで、プロセッサコア２０１毎の電源の変動に応じた経年劣化を検出することが可能となる。すなわち、測定対象と同じ電源をセンサ回路１００に供給することで、プロセッサコア２０１の電源変動を考慮した劣化が動作用リングオシレータ１３にも進行する。よって、複数のプロセッサコア２０１のそれぞれに対して、劣化量を正確に測定することができる。測定した劣化量に応じて、プロセッサコア２０１の動作電圧を補正したり、アラームを発生したりすることが可能になる。

変形例１．
実施の形態１の変形例１にかかる半導体装置１０の構成について図４を用いて説明する。図４は、変形例１にかかる半導体装置１０の構成を示す図である。変形例１にかかる半導体装置１０は、図１と同様に、動作用第１スイッチ１１、動作用第２スイッチ１２、動作用リングオシレータ１３、リファレンス用第１スイッチ１４、リファレンス用第２スイッチ１５、リファレンス用リングオシレータ１６を備えている。

図１と同様に、電源電位ＶＤＤと接地電位ＧＮＤとの間に、動作用リングオシレータ１３と動作用第１スイッチ１１とが直列に接続されている。また、電源電位ＶＤＤと接地電位ＧＮＤとの間に、リファレンス用第１スイッチ１４とリファレンス用リングオシレータ１６とが直列に接続されている。動作用第２スイッチ１２と動作用リングオシレータ１３とが並列に接続され、リファレンス用第２スイッチ１５とリファレンス用リングオシレータ１６とが並列に接続されている。

実施の形態１では、リファレンス用リングオシレータ１６の電源側を分離して、通常動作時にノードＶＲをグランド側に引き抜く構成となっていたが、変形例１では、リファレンス用リングオシレータ１６のグランド側を分離して、ノードＶＲを電源側に持ち上げる構成となっている。

そのため、変形例１では、動作用第２スイッチ１２、リファレンス用第２スイッチ１５がＰＭＯＳトランジスタスイッチとなっており、動作用第１スイッチ１１、リファレンス用第１スイッチ１４がＮＭＯＳトランジスタスイッチとなっている。したがって、動作用リングオシレータ１３が動作用第１スイッチ１１の電源電位ＶＤＤ側に配置されている。また、リファレンス用リングオシレータ１６がリファレンス用第２スイッチ１５の電源電位側ＶＤＤに接続されている。

各スイッチは上記と同様に動作する。すなわち、動作用第１スイッチ１１は常時オンとなっており、動作用第２スイッチ１２は常時オフとなっている。劣化量の測定時は、上記と同様に、動作用第１スイッチ１１、リファレンス用第１スイッチ１４がオンして、動作用第２スイッチ１２、リファレンス用第２スイッチ１５がオフする。これにより、動作用リングオシレータ１３とリファレンス用リングオシレータ１６とに電源電圧が印可されて、発振する。

通常動作時には、リファレンス用第１スイッチ１４がオフして、リファレンス用第２スイッチ１５がオンする。したがって、上記したように、非測定時におけるリファレンス用リングオシレータ１６の劣化を抑制することができる。動作用リングオシレータ１３とリファレンス用リングオシレータ１６からの出力パルス数を比較することで、正確に劣化量を測定することができる。

変形例１にかかる半導体装置１０について、図２に示すセンサ回路１００、及び図３に示す処理システム２００に用いることが可能である。これにより、上記した効果と同様の効果を得ることができる。

実施の形態２．
実施の形態２にかかる半導体装置１０について、図５を用いて説明する。図５に示す半導体装置１０では、図１に示す半導体装置１０に動作用電流源１７、リファレンス用電流源１８が追加されている。なお、動作用電流源１７及びリファレンス用電流源１８以外の構成については、実施の形態１と同様であるため、説明を省略する。

本実施の形態では、ノードＶＡと接地電位ＧＮＤとの間に、動作用第２スイッチ１２と動作用電流源１７とが直列に接続されている。同様に、ノードＶＲと接地電位ＧＮＤとの間に、リファレンス用第２スイッチ１５とリファレンス用電流源１８とが直列に接続されている。これにより、電流値を制御することができ、より正確に劣化量を測定することができる。

変形例２．
変形例２にかかる半導体装置１０について、図６を用いて説明する。図６に示す半導体装置１０では、図４に示す半導体装置１０に動作用電流源１７、リファレンス用電流源１８が追加されている。すなわち、図６では、図５に示す半導体装置１０において、ＮＭＯＳトランジスタスイッチとＰＭＯＳトランジスタスイッチが入れ替わった構成が示されている。なお、動作用電流源１７及びリファレンス用電流源１８以外の構成については、変形例１と同様であるため、説明を省略する。

変形例２においても、ノードＶＡと接地電位ＧＮＤとの間に、動作用第２スイッチ１２と動作用電流源１７とが直列に接続されている。同様に、ノードＶＲと接地電位ＧＮＤとの間に、リファレンス用第２スイッチ１５とリファレンス用電流源１８とが直列に接続されている。これにより、電流値を制御することができ、より正確に劣化量を測定することができる。

実施の形態３．
本実施の形態にかかる半導体装置１０について、図７を用いて説明する。図７は、実施の形態３にかかる半導体装置１０の構成を示す図である。図７に示す半導体装置１０は、図１に示す半導体装置１０に対して、レギュレータ１９が追加された構成を有している。なお、レギュレータ１９以外の構成については、実施の形態１と同様であるため説明を省略する。

本実施の形態では、電源電圧を安定化させるためにレギュレータ１９が設けられている。したがって、測定時におけるオシレータ電源の変動が抑制されるため、測定時の誤差を低減することができる。よって、より正確に劣化量を測定することができる。なお、変形例１、実施の形態２、及び変形例２で示した構成の半導体装置１０について、レギュレータ１９を追加することも可能である。

実施の形態４．
実施の形態４にかかる劣化量判定システム３００について図８を用いて説明する。図８は、劣化量判定システム３００の構成を示すブロック図である。本実施の形態にかかるに劣化量判定システム３００は、カウント値又は差分値に応じて、アラームの出力、又は劣化量の計算を実施している。

劣化量判定システム３００は、センサ回路１００ａ、１００ｂと、センサ制御部３１０と、制御切替部３０１と、不揮発メモリ３０２とを備えている。さらに、劣化量判定システム３００は、テスタ４００と接続されている。

センサ回路１００ａ、１００ｂは、それぞれ、図２に示すセンサ回路１００である。センサ回路１００ａ、１００ｂに用いられる半導体装置１０は、図１の構成に限らず、図４〜図７の構成を用いることができる。

センサ制御部３１０には、センサ回路１００ａ、１００ｂを制御するコントローラである。制御切替部３０１は、複数個所に配置されたセンサ回路１００ａ、１００ｂの制御切替を行う。具体的には、制御切替部３０１は、テスタ４００が直接センサ回路１００ａ、１００ｂを制御するか、センサ制御回路３１０がセンサ回路１００ａ、１００ｂを制御するかを切り替える。さらに、制御切替部３０１は、劣化量を測定するセンサ回路１００ａ、１００ｂを順次選択する。

動作用リングオシレータ１３とリファレンス用リングオシレータ１６とのプロセスばらつきを完全になくすことは困難である。具体的には、劣化していない状態では、理想的には差分値が０になるが、プロセスばらつきがあるため、実際には差分値が０とならない。よって、不揮発メモリ３０２は、カウンタ２５、及びカウンタ２６でのカウント値、又はその差分値（以下、まとめて測定値とする）を格納する。こうすることで、プロセスばらつきを低減することができる。例えば、不揮発メモリ３０２は、テスタ４００での制御による測定時における測定値を初期値として格納する。初期値は、測定対象に劣化が無い動作初期での値を示す。初期値を予め測定しておくことで、プロセスばらつきによる差分値の誤差を補正することができる。不揮発メモリ３０２は、例えば、フューズやフラッシュメモリを有している。

センサ制御回路３１０は、カウント演算部３１１、格納部３１２、アラーム判定部３１３、劣化量出力部３１４、補正量出力部３１５、及び測定制御部３１７を備えている。カウント演算部３１１には、測定値が入力される。さらに、カウント演算部３１１は、不揮発メモリ３０２に格納されている初期値が入力される。カウント演算部３１１は、測定値を初期値に基づいて補正する。例えば、カウント演算部３１１が、初期値と劣化後に測定した測定値とを比較することで、実際の劣化量と同等の値を得ることができる。カウント演算部３１１は、初期値を用いて補正した測定値を、補正値として出力する。

カウント演算部３１１からの補正値は、アラーム判定部３１３、及び劣化量出力部３１４に入力される。格納部３１２は、レジスタなどを有しており、閾値、及び計算パラメータを格納している。計算パラメータは、補正値を劣化量に変換するためのパラメータを含んでいる。さらに、計算パラメータは、劣化量又は補正値を電圧補正量に変換するためのパラメータを含んでいる。

アラーム判定部３１３は、格納部３１２から閾値を読み出して、補正値と比較する。アラーム判定部３１３は、閾値と補正値との比較結果に応じて、アラームを出力する。具体的には、アラーム判定部３１３は、閾値を越えた場合、経年劣化が一定以上進んだことを示すアラームを出力する。アラームが出力された場合、測定対象（例えば、プロセッサコア等のマクロブロック）の動作を停止するようにしてもよい。

劣化量出力部３１４は、格納部３１２から計算パラメータを読み出す。そして、劣化量出力部３１４は、計算パラメータを用いて、補正値を劣化量に変換する。劣化量出力部３１４は、算出した劣化量を外部、及び補正量出力部３１５に出力する。

補正量出力部３１５は、格納部３１２に格納されている計算パラメータを読み出す。そして、補正量出力部３１５は、計算パラメータを用いて、劣化量を電圧補正量に変換する。そして、補正量出力部３１５は、電圧補正量をシステムコントローラ（不図示）に出力する。システムコントローラは、電圧補正量に応じて、測定対象の動作電圧を補正する。これにより、適切な動作電圧を測定対象に印可することができる。よって、測定対象長寿命化、及び低消費電力化を図ることができる。

センサ回路１００から出力されるカウント値はデジタル値である。したがって、アラーム判定部３１３、劣化量出力部３１４、及び補正量出力部３１５での処理を容易に行うことができる。例えば、予め補正値を劣化量に変換する変換式の計算パラメータを格納部３１２に格納しておくことで、容易に劣化量を算出することができる。また、劣化量を電圧補正量に変換する変換式の計算パラメータを格納部３１２に格納しておくことで、容易に電圧補正量を算出することができる。もちろん、測定値から直接劣化量を算出するようにしてもよい。また、測定値又は補正値から直接、電圧補正量を算出するようにしてもよい。

測定制御部３１７は、センサ回路１００の測定制御を行う。測定制御部３１７は、測定対象やセンサ回路１００の負荷状態に応じたセンサ回路の発振イネーブル制御、測定時の電源制御、及び測定期間を制御する機能を有している。具体的には、測定制御部３１７は、図１におけるイネーブル信号や電源制御信号を出力する。さらに、測定制御部３１７は、図２におけるパルスゲート素子２３、２４のゲーティング期間を制御する測定制御信号を出力する。さらに、測定制御部３１７は、通常動作と測定動作を切り替えるオシレータ制御信号を出力する。これにより、通常動作と測定動作を切り替えることができる。また、測定制御部３１７は、劣化量を測定するセンサ回路１００を切り替えることができる。例えば、複数のセンサ回路１００ａ、１００ｂが順番に劣化量を測定するように、制御切替部３０１に制御切替を実行させる。

このように、劣化量出力部３１４が、測定値と不揮発メモリ３０２に格納されている補正情報に対して、デジタル処理の演算を行うことで、実際の劣化量と等価なデジタル値を算出する。さらに、補正値や劣化量を閾値と比較することで、経年劣化が一定以上進んだことを示すアラームを出力することができる。さらに、格納部３１２に格納されている劣化量を用いて、劣化量を電圧補正量に換算することができる。センサ制御回路３１０は、劣化量や電圧補正量のデジタルコードを外部に出力することができる。なお、なお、センサ制御回路３１０の演算処理については、ソフトウェア、ハードウェアのいずれの処理でもよく、さらに、ソフトウェアとハードウェアとの組み合わせを用いてよい。

このようにセンサ回路１００に対してセンサ制御回路３１０を追加することで、実動作時の劣化量を測定することができる。さらに、劣化量に応じたシステム制御が可能となる。よって、突然のシステム停止を予防することができる。さらに、システムの寿命延長やシステム限界性能の達成を実現することができる。

実施の形態５．
本実施の形態にかかる処理システム２００について、を用いて説明する。実施の形態５にかかる処理システム２００は、図３で示した処理システム２００に対して、システムコントローラ３３０、及びセンサ制御部３１０が追加されている。センサ制御回路３１０には、実施の形態４で示したセンサ制御回路を用いることができる。なお、上記の実施の形態１〜４と同様の構成については、適宜説明を省略する。

実施の形態４と同様に、処理システム２００には、プロセッサコア２０１ａ〜２０１ｄに対応して、センサ回路１０１ａ〜１０４が設けられている。センサ回路１０１ａ〜１０１ｄは、それぞれプロセッサコア２０１ａ〜２０１ｄの劣化量に応じた測定値をセンサ制御回路３１０に出力する。センサ制御回路３１０は、上記の通り、測定値に基づいて、劣化量を算出する。これにより、プロセッサコア２０１ａ〜２０１ｄの劣化量が個別に求められる。図９では、プロセッサコア２０１ａ〜２０１ｄの劣化量をそれぞれ劣化量１〜４として示している。

プロセッサコア２０１ａ〜２０１ｄの劣化量１〜４は、システムコントローラ３３０に入力される。システムコントローラ３３０は、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）等を搭載している。システムコントローラ３３０は、劣化量比較部３３１、及び重み付け部３３２を有している。劣化量比較部３３１は、劣化量１〜４を比較し、比較結果を重み付け部３３２に出力する。重み付け部３３２は、使用するプロセッサコア２０１ａ〜２０１ｄの重み付けを行う。

具体的には、重み付け部３３２は、劣化量が大きいプロセッサコア２０１ほど、使用しないような重み付けを行う。すなわち、重み付け部３３２が重み付けを行うことで、劣化量が大きいプロセッサコア２０１の演算処理量が大きくなり、劣化量が小さいプロセッサコア２０１の演算処理量が小さくなる。このように、重み付け部３３２は、劣化量１〜４に基づいて、使用するプロセッサコア２０１の重み付けを行う。

そして、システムコントローラ３３０は重み付けの結果に基づいて、プロセッサコア２０１にタスクを割り当てる。すなわち、システムコントローラ３３０は、ソフトウェアによって、プロセッサコア２０１へのタスクの割り当て処理を行う。このようにすることで、劣化量が小さいプロセッサコア２０１ほど、より多くのタスクが割り当てられる。

このようにすることで、複数のプロセッサコア２０１の劣化量の偏りを小さくすることができる。この結果、処理システム２００の使用寿命を延長することができる。すなわち、特定のプロセッサコア２０１の劣化が、他のプロセッサコア２０１に比べて、極端に進むことを防止することができる。さらに、劣化量の測定と定期的に行うことで、プロセッサコア２０１間での経年劣化量のばらつきを抑制することができる。よって、複数のプロセッサコア２０１の劣化を均一にすることができ、より長寿命化を図ることができる。

実施の形態６．
本実施の形態にかかる処理システム２００について、図１０を用いて説明する。図１０は、実施の形態６にかかる処理システム２００の構成を示す図である。本実施の形態では、劣化量による制御と温度による制御とを組み合わせた制御が行われている。そのため、処理システム２００に、温度センサ２０２ａ〜２０２ｄ、及び温度センサコントローラ３５１が追加されている。さらに、システムコントローラ３３０には、コア制御部３３３が設けられている。

温度センサ２０２ａ〜２０２では、それぞれプロセッサコア２０１ａ〜２０１ｄに対応して設けられている。すなわち、温度センサ２０２ａは、プロセッサコア２０１ａの環境温度を検出する。温度センサ２０２ｂは、プロセッサコア２０１ｂの環境温度を検出する。温度センサ２０２ｃは、プロセッサコア２０１ｃの環境温度を検出する。温度センサ２０２ｄは、プロセッサコア２０１ｄの環境温度を検出する。温度センサ２０２ａ〜２０２ｄは検出した環境温度を温度センサコントローラ３５１に出力する。

温度センサコントローラ３５１は、４つの検出温度に基づく温度情報をコア制御部３３３に出力する。４つの温度センサ２０２の検出温度の平均値等を温度情報とすることができる。したがって、温度情報は、プロセッサコア２０１の環境温度を示す値となる。コア制御部３３３は温度情報に基づいて、使用するプロセッサコア２０１を決定する。このようにすることで、プロセッサコア２０１の温度上昇を抑制することができる。さらに、重み付け部３３２は、コア制御部３３３に劣化量に基づく重み付けを出力する。

通常、ＬＳＩなどでは、使用可能な上限温度が決まっている。よって、上限温度に近づいたら、動作するプロセッサコア２０１の数を減少させる。このようにすることで、消費電力が低減するため、温度上昇を抑制することができる。

図１１は、温度によるプロセッサコア２０１の動作数を模式的に示すグラフである。図１１では、温度閾値１、及び温度閾値２に応じて、プロセッサコア２０１の動作数を変えている。例えば、温度閾値１よりも検出温度が低い場合、４つのプロセッサコア２０１の全てが動作する。温度閾値１を検出温度が越えると、プロセッサコア２０１の動作数を２つにする。さらに、温度閾値１よりも高い温度閾値２を検出温度が越えると、プロセッサコア２０１の動作数を１つとする。そして、温度閾値１、２が下回ったら、プロセッサコア２０１の動作数を増やせばよい。

さらに、動作数を変える際には、劣化量が高いプロセッサコア２０１を動作させずに、劣化量が低いプロセッサコア２０１を動作させる。すなわち、劣化量が低いプロセッサコア２０１から優先的に動作させるようにする。動作数が減少する場合、コア制御部３３３は動作中のプロセッサコア２０１のうち劣化量がもっと高いプロセッサコア２０１の動作を停止させる。一方、動作数が増加する場合、コア制御部３３３は、動作停止中のプロセッサコア２０１のうち、劣化量の最も高いプロセッサコア２０１の動作を開始させる。これにより、劣化量が高いプロセッサコア２０１ほど、動作時間が短くなる。すなわち、劣化量が低いプロセッサコア２０１ほど、より長時間動作するようにすることができる。これにより、劣化量のばらつきを抑制することができる。

一般に、ＮＢＴＩやＰＢＴＩ等の経年劣化は、高電圧、高温になるほど進む。よって、温度制御で動作数に制限がかかる際に、劣化量に応じて動作させるプロセッサコア２０１を決定する。すなわち、劣化量が小さいものから順に優先的に割り当てるようにする。換言すると、環境温度に応じてプロセッサコア２０１の動作数を決定する温度制御において、システムコントローラ３３０は、劣化量が大きいプロセッサコア２０１の動作を優先的に停止させる。これにより、プロセッサコア２０１毎の劣化量がより均一になる。

実施の形態７．
本実施の形態にかかる処理システム２００について、図１２を用いて説明する。図１２は、実施の形態７にかかる処理システム２００の構成を示す図である。本実施の形態では、電圧補正量をシステム制御にフィードバックして、プロセッサコア２０１毎に適切な動作電圧を印可している。プロセッサコア２０１に内蔵されたレギュレータ等によって、各プロセッサコア２０１に対して個別の電圧に供給されている場合には、プロセッサコア２０１を個別の電圧設定とすることができる。

本実施の形態では、実施の形態５にかかる処理システム２００において、重み付け部３３２の代わりに電圧設定部３３４が設けられている。さらに、劣化量比較部３３１が補正量比較部３３６に置き換えられている。センサ制御回路３１０は、電圧補正量をシステムコントローラ３３０に出力する。すなわち、図８に示した補正量出力部３１５が、それぞれのセンサ回路１００ａ〜１００ｄでの電圧補正量をシステムコントローラ３３０に出力する。そして、補正量比較部３３６は、各センサ回路１００ａ〜１００ｄの電圧補正量を比較する。電圧設定部３３４には、補正量比較部３３６での比較結果が入力されている。そして、電圧設定部３３４は、比較結果に応じて、プロセッサコア２０１ａ〜２０１ｄの動作電圧を設定する。

経年劣化量と動作電圧の関係を図１３に示す。図１３に示しているように経年劣化前と経年劣化後ではプロセッサコア２０１の動作する限界動作電圧は異なる。経年劣化後ではデバイス特性が下がるため、動作電圧を上げなければプロセッサコア２０１が動作しない、よって、経年劣化後には、限界動作電圧が上昇する。通常、経年劣化を考慮して、経年劣化後の電圧をプロセッサコア２０１へ印可する電圧と設定することが多い。

しかしながら、本実施の形態の構成を用いることで、経年劣化量に応じた電圧補正量を取得することができる。そして、システムコントローラ３３０が電圧補正量を参照することで、劣化が進むにつれて動作電圧を高くしていく（図１３）。すなわち、システムコントローラ３３０は、経年劣化前は低い動作電圧として、経年劣化が進むにつれて動作電圧を上げていく制御を行う。経年劣化前は従来に比べて低電圧となることから、経年劣化の進行度がゆるやかになる。さらに、低電力化を達成することができる。

このように、システムコントローラ３３０は、劣化量に応じて、プロセッサコア２０１ａ〜２０１ｄの動作電圧を個別に設定している。なお、各プロセッサコア２０１ａ〜２０１ｄで電源電圧が同じ場合には、プロセッサコア２０１の電圧補正量のワースト値を設定する等してもよい。すなわち、劣化量の最も大きいプロセッサコア２０１の劣化量に合わせて、複数のプロセッサコア２０１ａ〜２０１ｄの動作電圧を設定することができる。

なお、劣化量に応じて、プロセッサコア２０１の動作周波数を調整することも可能である。例えば、劣化量が高くなるほど、動作周波数を下げるようにしてもよい。

上記の実施の形態１〜７の２以上を適宜、組み合わせて用いることも可能である。例えば、実施の形態７の動作電圧制御と、実施の形態５の重み付け制御と、実施の形態６の動作数制御とのうちの任意の２つ、又は全てを組み合わせてもよい。このようにすることで、より適切な制御を行うことができる。よって、低消費電力化、及び長寿命化を達成することができる。さらには、アラームが出力されたプロセッサコア２０１については、動作を停止させるようにしてもよい。

上記の説明では、プロセッサコアの劣化量を測定するための構成について説明したが、プロセッサコア以外のマクロブロックの劣化量を測定するようにしてもよい。例えば、符号化を行うエンコーダ又は復号化を行うデコーダ等のマクロブロックの劣化量を測定することも可能である。これらのマクロブロックについても、劣化量に応じて、並列に符号化又は復号化のタスクを割り当てなどすることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１０ 半導体装置
１１ 動作用第１スイッチ
１２ 動作用第２スイッチ
１３ 動作用リングオシレータ
１４ リファレンス用第１スイッチ
１５ リファレンス用第２スイッチ
１６ リファレンス用リングオシレータ
１７ 動作用電流源
１８ リファレンス用電流源
１９ レギュレータ
２１ セレクタ
２２ セレクタ
２３ パルスゲート素子
２４ パルスゲート素子
２５ カウンタ
２６ カウンタ
２７ ラッチ回路
２８ ラッチ回路
２９ 比較器
１００ センサ回路
２００ 処理システム
２０１ プロセッサコア
２０２ 温度センサ
３００ 劣化量判定システム
３０１ 制御切替部
３０２ 不揮発メモリ
３１０ センサ制御回路
３１１ カウント演算部
３１２ 格納部
３１３ アラーム判定部
３１４ 劣化量出力部
３１５ 補正量出力部
３３０ システムコントローラ
３３１ 劣化量比較部
３３２ 重み付け部
３３３ コア制御部
３５１ 温度センサコントローラ
４００ テスタ

Claims (15)

1. 動作用オシレータと、
   リファレンス用オシレータと、
   電源電位と接地電位との間で前記動作用オシレータに直列接続された動作用第１スイッチと、
   前記電源電位と前記接地電位との間で前記リファレンス用オシレータに直列接続されたリファレンス用第１スイッチと、
   前記電源電位と前記接地電位との間で前記リファレンス用オシレータに並列接続されたリファレンス用第２スイッチと、
   所定の測定期間における前記動作用オシレータからの出力パルス数をカウントする動作用カウンタと、
   前記測定期間における前記リファレンス用オシレータからの出力パルス数をカウントするリファレンス用カウンタと、を備えた半導体装置。
2. 電源電位と接地電位との間で前記リファレンス用オシレータに並列接続された動作用第２スイッチと、をさらに備える請求項１に記載の半導体装置。
3. 前記リファレンス用カウンタと前記動作用カウンタからのカウント値が入力されるゲーティング素子が設けられ、
   前記ゲーティング素子をスルー状態とする期間によって、前記測定期間を設定している請求項１に記載の半導体装置。
4. 前記リファレンス用第１スイッチ、動作用第１スイッチ、リファレンス用第２スイッチ、動作用第２スイッチを制御するスイッチ制御回路をさらに備え、
   前記スイッチ制御回路が、
   通常動作時において、前記リファレンス用第１スイッチをオフ、動作用第１スイッチをオン、リファレンス用第２スイッチをオン、動作用第２スイッチをオフし、
   劣化量測定時において、前記リファレンス用第１スイッチをオン、動作用第１スイッチをオン、リファレンス用第２スイッチをオフ、動作用第２スイッチをオフする請求項２に記載の半導体装置。
5. 前記リファレンス用第１スイッチ、動作用第１スイッチがＰＭＯＳトランジスタであり、
   リファレンス用第２スイッチ、及び動作用第２スイッチをＮＭＯＳトランジスタである請求項２に記載の半導体装置。
6. 前記リファレンス用第１スイッチ、動作用第１スイッチがＮＭＯＳトランジスタであり、
   リファレンス用第２スイッチ、及び動作用第２スイッチをＰＭＯＳトランジスタである請求項２に記載の半導体装置。
7. 前記動作用第２スイッチと直列に接続された動作用電流源と、
   前記リファレンス用第２スイッチと直列に接続されたリファレンス用電流源と、をさらに備える請求項２に記載の半導体装置。
8. 前記電源電位に接続されたレギュレータをさらに備えた請求項１に記載の半導体装置。
9. 複数のセンサ回路と、
   前記センサ回路を制御するセンサ制御回路と、を備えた劣化量判定システムであって、
   前記複数のセンサ回路のそれぞれが請求項１に記載の半導体装置を有しており、
   前記センサ制御回路が、
   前記動作用カウンタのカウント値と前記リファレンス用カウンタとのカウント値との比較結果に応じて、測定対象の劣化量を判定する劣化量判定システム。
10. 前記センサ制御回路が前記複数のセンサ回路の前記動作用オシレータの前記劣化量に応じて、前記測定対象の動作電圧を補正する請求項９に記載の劣化量判定システム。
11. 複数のマクロブロックと、
    前記複数のマクロブロックに対応して設けられた複数のセンサ回路と、を備え、
    前記複数のセンサ回路のそれぞれが請求項１に記載の半導体装置を有しており、
    前記センサ回路が、対応する前記マクロブロックに供給される電源に接続されている処理システム。
12. 前記動作用カウンタのカウント値と前記リファレンス用カウンタとのカウント値との比較結果に応じて、前記動作用オシレータの劣化量を判定するセンサ制御部と、
    前記劣化量に応じて、前記複数のマクロブロックにタスクの割り当てを行うための重み付けを行うシステムコントローラをさらに備える請求項１１に記載の処理システム。
13. 前記マクロブロックの環境温度を測定する温度センサと、
    前記動作用カウンタのカウント値と前記リファレンス用カウンタとのカウント値との比較結果に応じて、前記動作用オシレータの劣化量を判定するセンサ制御部と、
    前記環境温度に応じて前記マクロブロックの動作数を決定するシステムコントローラと、を備え、
    前記システムコントローラは、前記劣化量が高いマクロブロックの動作を優先的に停止させる請求項１１に記載の処理システム。
14. 前記動作用カウンタのカウント値と前記リファレンス用カウンタとのカウント値との比較結果に応じて、測定対象の劣化量を判定するセンサ制御部と、
    前記劣化量に応じて、前記複数のマクロブロックの電源電圧を個別に設定するシステムコントローラをさらに備えた請求項１１に記載の処理システム。
15. 前記マクロブロックがプロセッサコアである請求項１１に記載の処理システム。

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