JP2014134542A

JP2014134542A - 集積回路の劣化を検出するためのモニタリングシステム

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Publication number: JP2014134542A
Application number: JP2014002179A
Authority: JP
Inventors: Zhichen Zhang; ジチェンジャン; Chuanzheng Wang; チュアンジェンワン; Qilin Zhang; キリンジャン
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2013-01-09
Filing date: 2014-01-09
Publication date: 2014-07-24
Also published as: CN103913694A; CN103913694B; US20140191777A1; US9222968B2

Abstract

【課題】電極間に電圧が印加され劣化したＦＥＴを含む回路が検出されずにシステム内で動作し続けた場合、システムの確度が損なわれるおそれがある。この状態を検出するシステムが必要とされる。
【解決手段】モニタノードを有する主半導体回路と、増幅器出力端子および劣化テストトランジスタを有する増幅器回路と、モニタノードおよび増幅器回路のノードに結合される入力を有するマルチプレクサとを備える、半導体回路のストレス劣化を検出するためのシステムを提供する。マルチプレクサは動作時に劣化テストトランジスタを主半導体回路または増幅器回路のいずれかに選択的に挿入する。劣化テストトランジスタが主半導体回路に挿入されるとき、劣化テストトランジスタは主半導体回路におけるストレス劣化電圧を受け、増幅器回路に挿入されるとき、増幅器出力端子における出力信号が主半導体回路のストレス劣化を示す。
【選択図】図２

Description

本発明は集積回路に関し、より詳細には半導体集積回路の劣化を検出するためのモニタリングシステムに関する。

半導体デバイスは、ピンカウント（外部端子またはＩ／Ｏカウント）をパッケージするために一層の機能性をもって製造されている。これは一部には、ダイサイズの低減を可能にするシリコンダイの製作技法が改善されているためであり、したがって、半導体ダイは比較的小さいパッケージ内に組み立てられることができる。そのようなシリコンダイの製作技法の改善の結果として、電界効果トランジスタ（ＦＥＴ）などの多数のトランジスタを備えるサブミクロン半導体回路がもたらされる。

なお、テスト用回路を伴う回路構成について、特許文献１に記載されている。

米国特許第８，０８１，００３号明細書

ＦＥＴのゲート電極およびソース電極またはドレイン電極およびソース電極に掛かるように電圧が印加されると、ＦＥＴ内に電荷が生成されて蓄積される。これらの電荷は印加された電圧に比例し、これらの電圧が十分に大きく、かつ十分に頻繁にまたは比較的長い期間にわたって印加される場合、ＦＥＴの固有の特性が変化する可能性がある。そのような固有の特性は、経時的絶縁破壊（ＴＤＤＢ）、ホットキャリア注入（ＨＣＩ）、負バイアス不安定性（ＮＢＩ）および閾値電圧絶縁破壊を含む。固有の特性の変化に起因してＦＥＴの性能に許容不可能な変化が存在する場合、ＦＥＴを含む回路はストレスを受けているか、または劣化していると考えられる。このようなストレスを受けたかまたは劣化した回路は一般的に交換または再構成されるが、このようなストレスを受けたかまたは劣化した回路が検出されないままのことがあり、それらがシステム内で動作し続けた場合、システムの性能および確度が損なわれるおそれがある。

上記問題点を解決するために、本発明は、半導体回路のストレス劣化を検出するためのシステムを提供する。システムは、複数のモニタノードを有する主半導体回路と、少なくとも１つの増幅器出力端子および少なくとも１つの劣化テストトランジスタを有する増幅器回路とを含む。対応する劣化テストトランジスタの電極に結合されている出力を各々有する複数のマルチプレクサも存在する。マルチプレクサの各々は、対応するモニタノードのうちの１つおよび増幅器回路のノードに結合されている入力を有する。マルチプレクサは動作時に劣化テストトランジスタを、主半導体回路または増幅器回路のいずれかに選択的に挿入し、主半導体回路に劣化テストトランジスタが挿入されるとき、劣化テストトランジスタは主半導体回路におけるストレス劣化電圧を受ける。増幅器回路に劣化テストトランジスタが挿入されるとき、増幅器出力端子における出力信号が主半導体回路のストレス劣化を示す。

別の実施形態において、本発明は、半導体回路のストレス劣化をモニタリングするための方法を提供し、方法はプロセッサによって制御され、少なくとも１つの劣化テストトランジスタを主半導体回路に挿入することによって、劣化テストトランジスタにストレス劣化電圧を受けさせる。方法は、主半導体回路から劣化テストトランジスタを除去するステップ、および、劣化テストトランジスタを増幅器回路に挿入するステップを実行する。劣化テストトランジスタが劣化しているか否かを判定するために増幅器回路の出力端子における出力信号を解析するプロセスも実行される。解析により劣化テストトランジスタが劣化していると判定することに応答して、主半導体回路が劣化していることを示す警告信号が提供される。

本発明の好ましい実施形態に応じた、集積回路のストレス劣化を検出するためのシステムの概略ブロック図。図１のシステムの一部分を形成するモニタリング回路の第１の好ましい実施形態に応じた構成可能増幅器回路の概略回路図。本発明の好ましい実施形態に応じた、図１のシステムの一部分を形成するバッファモジュールの概略回路図。本発明の好ましい実施形態に応じた、図２の回路の一部分を形成するマルチプレクサの回路の概略回路図。図１のシステムの一部分を形成するモニタリング回路の第２の好ましい実施形態に応じた構成可能増幅器回路の概略回路図。図１のシステムの一部分を形成するモニタリング回路の第３の好ましい実施形態に応じた構成可能増幅器回路の概略回路図。図１のシステムの一部分を形成するモニタリング回路の第４の好ましい実施形態に応じた構成可能増幅器回路の概略回路図。本発明の好ましい実施形態に応じた半導体回路のストレス劣化をモニタリングするための方法を示すフローチャート。

本発明は、その目的および利点とともに、以下の好ましい実施形態の説明を添付図面とともに参照することによって最良に理解されることができる。
添付図面に関連して下記に記載する詳細な説明は本発明の現在において好ましい実施形態の説明として意図されており、本発明を実践してもよい唯一の形態を表すようには意図されていない。本発明の精神および範囲内に包含されることが意図される異なる実施形態によって同一または等価な機能が達成されてもよいことを理解されたい。図面において、全体を通じて同様の参照符号は同様の要素を示すように使用されている。さらに、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」という用語またはそれらの任意の他の変化形は、非排他的な包含をカバーするように意図されており、それによって、要素またはステップの一連を備えるモジュール、回路、デバイス構成要素、構造および方法ステップはそれらの要素を含むだけでなく、明示的に列挙されていない、またはそのようなモジュール、回路、デバイス構成要素またはステップに内在する他の要素またはステップを含んでもよい。「〜を備える（ｃｏｍｐｒｉｓｅｓ．．．ａ）」に先行される要素は、さらなる限定がなければ、その要素を備える追加の同一の要素が存在することを除外するものではない。

図１を参照すると、本発明の好ましい実施形態に応じた、半導体集積回路のストレス劣化を検出するためのシステム１００のブロック図が示されている。システム１００は、トランジスタＴ１のドレイン電極Ｎ１、ソース電極Ｎ２およびゲート電極Ｎ３である、３つのモニタノードを含む主半導体回路１１０を含む。システム１００は、ドレイン電極Ｎ１、ソース電極Ｎ２およびゲート電極Ｎ３をモニタリング回路１３０に結合するバッファモジュール１２０を含む。より具体的には、バッファモジュール１２０は、それぞれドレイン電極Ｎ１、ソース電極Ｎ２およびゲート電極Ｎ３に結合されている入力Ｉ１、Ｉ２、Ｉ３を有し、出力ＢＯ１、ＢＯ２、ＢＯ３はそれぞれモニタリング回路１３０の入力ＳＤＩ、ＳＳＩおよびＳＧＩに結合されている。

システム１００は、モニタリング回路１３０の制御入力ノードＣＴＲＬに結合されている制御信号出力ノードＣＴＲＬＯＵＴ、主半導体回路１１０の再構成ノードＲＥＣＯＮＦＩＧに結合されているストレス警告ノードＡＬＥＲＴ、および、モニタリング回路１３０の劣化信号出力ノードＤＳＯに結合されている劣化信号入力ノード（複数の場合もあり）ＤＳＩを有するプロセッサ１４０も含む。なお、２つの劣化信号出力ノードＤＳＯが示されているが、他の実施形態においては１つの劣化信号出力ノードＤＳＯが使用されることができ、たとえば、グランドＧＮＤまたは任意の他の基準電位に対して劣化信号出力ノードＤＳＯからの任意の信号が参照されてもよい。また、トランジスタＴ１はＮチャネルトランジスタとして図示されているが、トランジスタＴ１は必ずしもＮチャネルトランジスタでなくてもよく、当業者には明らかであるようにＰチャネルトランジスタであってもよい。

図２を参照すると、モニタリング回路１３０の第１の好ましい実施形態に応じた構成可能増幅器回路２００の回路図が示されている。構成可能増幅器回路２００は、カスケード式増幅器回路２０５を含んでおり、同カスケード式増幅器回路２０５は差動増幅器回路２１０を備え、同差動増幅器回路２１０は差動増幅器回路２１５とカスケード接続されており、同差動増幅器回路２１５は差動増幅器回路２２０とカスケード接続されている。カスケード式増幅器回路２０５は、劣化信号出力ノードＤＳＯの形態の増幅器出力端子を有し、本実施形態において、カスケード式増幅器回路２０５はＮチャネルトランジスタＭ１〜Ｍ６を用いて実装される。

構成可能増幅器回路２００は、差動増幅器回路２１０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ２および抵抗器Ｒ２を有する。差動増幅器回路２１０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ１および抵抗器Ｒ１も存在する。第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ１を有する。基準トランジスタＭ１のゲート電極は電力供給線ＶＤＤに結合されており、一方で劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１を通じて供給線に選択的に結合される。基準トランジスタＭ１のソース電極は共通の抵抗器ＲＣ１に結合されており、劣化テストトランジスタＭ２のソース電極はソースマルチプレクサＳＭＸ１を通じて共通の抵抗器ＲＣ１に選択的に結合される。また、基準トランジスタＭ１のドレイン電極は抵抗器Ｒ１に結合されており、劣化テストトランジスタＭ２のドレイン電極はドレインマルチプレクサＤＭＸ１を通じて抵抗器Ｒ２に選択的に結合される。

構成可能増幅器回路２００は、差動増幅器回路２１５の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ４および抵抗器Ｒ４も有する。差動増幅器回路２１５の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ３および抵抗器Ｒ３も存在する。差動増幅器回路２１５の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ２を有する。基準トランジスタＭ３のゲート電極は劣化テストトランジスタＭ２のドレイン電極に結合されており、一方で劣化テストトランジスタＭ４のゲート電極はゲートマルチプレクサＧＭＸ２を通じて基準トランジスタＭ１のドレイン電極に選択的に結合される。基準トランジスタＭ３のソース電極は共通の抵抗器ＲＣ２に結合されており、劣化テストトランジスタＭ４のソース電極はソースマルチプレクサＳＭＸ２を通じて共通の抵抗器ＲＣ２に選択的に結合される。また、基準トランジスタＭ３のドレイン電極は抵抗器Ｒ３に結合されており、劣化テストトランジスタＭ４のドレイン電極はドレインマルチプレクサＤＭＸ２を通じて抵抗器Ｒ４に選択的に結合される。

構成可能増幅器回路２００は、差動増幅器回路２２０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ６および抵抗器Ｒ６をさらに含む。差動増幅器回路２２０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ５および抵抗器Ｒ５も存在する。差動増幅器回路２２０の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ３を有する。基準トランジスタＭ５のゲート電極は劣化テストトランジスタＭ４のドレイン電極に結合されており、一方で劣化テストトランジスタＭ６のゲート電極はゲートマルチプレクサＧＭＸ３を通じて基準トランジスタＭ３のドレイン電極に選択的に結合される。基準トランジスタＭ５のソース電極は共通の抵抗器ＲＣ３に結合されており、劣化テストトランジスタＭ６のソース電極はソースマルチプレクサＳＭＸ３を通じて共通の抵抗器ＲＣ３に選択的に結合される。また、基準トランジスタＭ５のドレイン電極は抵抗器Ｒ５に結合されており、劣化テストトランジスタＭ６のドレイン電極はドレインマルチプレクサＤＭＸ３を通じて抵抗器Ｒ６に選択的に結合される。

差動増幅器回路２１０は２つの出力ノードを有し、そのうちの一方は、基準トランジスタＭ３のゲート電極に結合されている劣化テストトランジスタＭ２のドレイン電極であり、他方の出力ノードは、ゲートマルチプレクサＧＭＸ２の入力Ａに結合されている基準トランジスタＭ１のドレイン電極である。同様に、差動増幅器回路２１５は２つの出力ノードを有し、そのうちの一方は、基準トランジスタＭ５のゲート電極に結合されている劣化テストトランジスタＭ４のドレイン電極であり、他方の出力ノードは、ゲートマルチプレクサＧＭＸ３の入力Ａに結合されている基準トランジスタＭ３のドレイン電極である。さらに、差動増幅器回路２２０は、基準トランジスタＭ５および劣化テストトランジスタＭ６のドレイン電極である劣化信号出力ノードＤＳＯを提供する出力ノードを有する。

劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１の出力Ｃに結合されており、ゲートマルチプレクサＧＭＸ１の入力Ａは電力供給線ＶＤＤに結合されている。また、劣化テストトランジスタＭ４、Ｍ６のゲート電極はそれぞれゲートマルチプレクサＧＭＸ２、ＧＭＸ３の出力Ｃに結合されており、ゲートマルチプレクサＧＭＸ１、ＧＭＸ２、ＧＭＸ３の入力Ｂは入力ＳＧＩに結合されている。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のドレイン電極はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの出力Ｃに結合されている。抵抗器Ｒ２、Ｒ４およびＲ６はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの入力Ａに結合されており、ドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３の入力Ｂは入力ＳＤＩに結合されている。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のソース電極はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの出力Ｃに結合されている。共通の抵抗器ＲＣ１、ＲＣ２、ＲＣ３はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの入力Ａに結合されており、ソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３の入力Ｂは入力ＳＳＩに結合されている。加えて、すべてのマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３の制御入力は、制御入力ノードＣＴＲＬに結合されている。

構成可能増幅器回路２００は、入力電力線ＶＳＵＰＰを有する電圧調整器２６０も含む。電圧調整器２６０は、制御入力ノードＣＴＲＬに結合されている制御入力を有し、動作時、電圧調整器２６０は、電力供給線ＶＤＤおよびグランドＧＮＤに掛かる電位差を制御する。

図３を参照すると、本発明の好ましい実施形態に応じた、バッファモジュール１２０の回路図が示される。バッファモジュール１２０は、３つのユニティ・ゲイン・バッファ３１０、３２０、３３０を含む。ユニティ・ゲイン・バッファ３１０は、入力Ｉ１に結合されている非反転入力、反転入力および出力ＢＯ１の両方に結合されている増幅器出力を有する演算増幅器３１２を含む。ユニティ・ゲイン・バッファ３２０は、入力Ｉ２に結合されている非反転入力、反転入力および出力ＢＯ２の両方に結合されている増幅器出力を有する演算増幅器３２２を含む。同様に、ユニティ・ゲイン・バッファ３３０は、入力Ｉ３に結合されている非反転入力、反転入力および出力ＢＯ３の両方に結合されている増幅器出力を有する演算増幅器３３２を含む。

図４は、本発明の好ましい実施形態に応じた、マルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３を実装するために使用されるマルチプレクサ４００の回路図を示す。マルチプレクサ４００は、直列結合されている相補なトランジスタＴＲ１およびＴＲ２を含み、それらのゲート電極は制御入力ノードＣＴＲＬに結合されている。トランジスタＴＲ１は、ソース電極を入力Ａに結合されているＰチャネルトランジスタであり、トランジスタＴＲ２は、ソース電極を入力Ｂに結合されているＮチャネルトランジスタである。両方のトランジスタＴＲ１およびＴＲ２のドレイン電極は互いに結合されており、出力Ｃに結合されている。

図５は、モニタリング回路１３０の第２の好ましい実施形態に応じた構成可能増幅器回路５００の回路図を示している。構成可能増幅器回路５００は、カスケード式増幅器回路５０５を含んでおり、同カスケード式増幅器回路５０５は差動増幅器回路５１０を備え、同差動増幅器回路５１０は差動増幅器回路５２０とカスケード接続されている。カスケード式増幅器回路５０５は、劣化信号出力ノードＤＳＯの形態の増幅器出力端子を有し、本実施形態において、カスケード式増幅器回路５０５はＮチャネルトランジスタＭ１〜Ｍ６を用いて実装される。

構成可能増幅器回路５００は、差動増幅器回路５１０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ２および抵抗器Ｒ２を有する。差動増幅器回路５１０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ１および抵抗器Ｒ１も存在する。第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ１を有する。基準トランジスタＭ１のゲート電極はゲートスイッチＧＳ１の端子Ｘおよび端子Ｙを通じて電力供給線ＶＤＤに選択的に結合され、一方で劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１を通じて供給線に選択的に結合される。基準トランジスタＭ１のソース電極はソーススイッチＳＳ１の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ１に選択的に結合され、劣化テストトランジスタＭ２のソース電極はソースマルチプレクサＳＭＸ１を通じて共通の抵抗器ＲＣ１に選択的に結合される。また、基準トランジスタＭ１のドレイン電極はドレインスイッチＤＳ１の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ１に選択的に結合され、劣化テストトランジスタＭ２のドレイン電極はドレインマルチプレクサＤＭＸ１を通じて抵抗器Ｒ２に選択的に結合される。

構成可能増幅器回路５００は、差動増幅器回路５１５の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ４および抵抗器Ｒ４も有する。差動増幅器回路５１５の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ３および抵抗器Ｒ３も存在する。差動増幅器回路５１５の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ２を有する。基準トランジスタＭ３のゲート電極はゲートスイッチＧＳ２の端子Ｘおよび端子Ｙを通じて劣化テストトランジスタＭ２のドレイン電極に選択的に結合され、一方で劣化テストトランジスタＭ４のゲート電極はゲートマルチプレクサＧＭＸ２を通じて基準トランジスタＭ１のドレイン電極に選択的に結合される。基準トランジスタＭ３のソース電極はソーススイッチＳＳ２の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ２に選択的に結合され、劣化テストトランジスタＭ４のソース電極はソースマルチプレクサＳＭＸ２を通じて共通の抵抗器ＲＣ２に選択的に結合される。また、基準トランジスタＭ３のドレイン電極はドレインスイッチＤＳ２の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ３に選択的に結合され、劣化テストトランジスタＭ４のドレイン電極はドレインマルチプレクサＤＭＸ２を通じて抵抗器Ｒ４に選択的に結合される。

構成可能増幅器回路５００は、差動増幅器回路５２０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ６および抵抗器Ｒ６をさらに含む。差動増幅器回路５２０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ５および抵抗器Ｒ５も存在する。差動増幅器回路５２０の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ３を有する。基準トランジスタＭ５のゲート電極はゲートスイッチＧＳ３の端子Ｘおよび端子Ｙを通じて劣化テストトランジスタＭ４のドレイン電極に選択的に結合され、一方で劣化テストトランジスタＭ６のゲート電極はゲートマルチプレクサＧＭＸ３を通じて基準トランジスタＭ３のドレイン電極に選択的に結合される。基準トランジスタＭ５のソース電極はソーススイッチＳＳ３の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ３に選択的に結合され、劣化テストトランジスタＭ６のソース電極はソースマルチプレクサＳＭＸ３を通じて共通の抵抗器ＲＣ３に選択的に結合される。また、基準トランジスタＭ５のドレイン電極はドレインスイッチＤＳ３の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ５に選択的に結合され、劣化テストトランジスタＭ６のドレイン電極はドレインマルチプレクサＤＭＸ３を通じて抵抗器Ｒ６に選択的に結合される。

差動増幅器回路５１０は２つの出力ノードを有し、そのうちの一方は、ゲートスイッチＧＳ２の端子Ｙに結合されている劣化テストトランジスタＭ２のドレイン電極であり、他方の出力ノードは、ゲートマルチプレクサＧＭＸ２の入力Ａに結合されている基準トランジスタＭ１のドレイン電極である。同様に、差動増幅器回路５１５は２つの出力ノードを有し、そのうちの一方は、ゲートスイッチＧＳ３の端子Ｙに結合されている劣化テストトランジスタＭ４のドレイン電極であり、他方の出力ノードは、ゲートマルチプレクサＧＭＸ３の入力Ａに結合されている基準トランジスタＭ３のドレイン電極である。さらに、差動増幅器回路５２０は、基準トランジスタＭ５および劣化テストトランジスタＭ６のドレイン電極である劣化信号出力ノードＤＳＯを提供する出力ノードを有する。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のソース電極はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの出力Ｃに結合されている。共通の抵抗器ＲＣ１、ＲＣ２、ＲＣ３はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの入力Ａに結合されており、ソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３の入力Ｂは入力ＳＳＩに結合されている。加えて、すべてのマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３の制御入力は、制御入力ノードＣＴＲＬに結合されている。また、スイッチＧＳ１、ＧＳ２、ＧＳ３、ＳＳ１、ＳＳ２、ＳＳ３、ＤＳ１、ＤＳ２、ＤＳ３の各々は、端子Ｘおよび端子Ｙを提供するドレイン電極およびソース電極、ならびに、制御入力ノードＣＴＲＬに結合されているゲート電極を有するトランジスタを含む。

図６を参照すると、モニタリング回路１３０の第３の好ましい実施形態に応じた構成可能増幅器回路６００の回路図が示されている。構成可能増幅器回路６００は、カスケード式増幅器回路６０５を含んでおり、同カスケード式増幅器回路６０５は差動増幅器回路６１０を備え、同差動増幅器回路６１０は差動増幅器回路６１５とカスケード接続されている。カスケード式増幅器回路６０５は、劣化信号出力ノードＤＳＯの形態の増幅器出力端子を有し、本実施形態において、カスケード式増幅器回路６０５はＰチャネルトランジスタＭ１〜Ｍ６を用いて実装される。

構成可能増幅器回路６００は、差動増幅器回路６１０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ２および抵抗器Ｒ２を有する。差動増幅器回路６１０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ１および抵抗器Ｒ１も存在する。第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ１を有する。基準トランジスタＭ１のゲート電極はグランド端子ＧＮＤに結合されており、一方で劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１を通じてグランド端子ＧＮＤに選択的に結合される。基準トランジスタＭ１のドレイン電極は共通の抵抗器ＲＣ１に結合されており、劣化テストトランジスタＭ２のドレイン電極はドレインマルチプレクサＤＭＸ１を通じて共通の抵抗器ＲＣ１に選択的に結合される。また、基準トランジスタＭ１のソース電極は抵抗器Ｒ１に結合されており、劣化テストトランジスタＭ２のソース電極はソースマルチプレクサＳＭＸ１を通じて抵抗器Ｒ２に選択的に結合される。

構成可能増幅器回路６００は、差動増幅器回路６１５の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ４および抵抗器Ｒ４も有する。差動増幅器回路６１５の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ３および抵抗器Ｒ３も存在する。差動増幅器回路６１５の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ２を有する。基準トランジスタＭ３のゲート電極は基準トランジスタＭ１のドレイン電極に結合されており、一方で劣化テストトランジスタＭ４のゲート電極はゲートマルチプレクサＧＭＸ２を通じて劣化テストトランジスタＭ２のドレイン電極に選択的に結合される。基準トランジスタＭ３のドレイン電極は共通の抵抗器ＲＣ２に結合されており、劣化テストトランジスタＭ４のドレイン電極はドレインマルチプレクサＤＭＸ２を通じて共通の抵抗器ＲＣ２に選択的に結合される。また、基準トランジスタＭ３のソース電極は抵抗器Ｒ３に結合されており、劣化テストトランジスタＭ４のソース電極はソースマルチプレクサＳＭＸ２を通じて抵抗器Ｒ４に選択的に結合される。

構成可能増幅器回路６００は、差動増幅器回路６２０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ６および抵抗器Ｒ６をさらに含む。差動増幅器回路６２０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ５および抵抗器Ｒ５も存在する。差動増幅器回路６２０の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ３を有する。基準トランジスタＭ５のゲート電極は基準トランジスタＭ３のドレイン電極に結合されており、一方で劣化テストトランジスタＭ６のゲート電極はゲートマルチプレクサＧＭＸ３を通じて劣化テストトランジスタＭ４のドレイン電極に選択的に結合される。基準トランジスタＭ５のドレイン電極は共通の抵抗器ＲＣ３に結合されており、劣化テストトランジスタＭ６のドレイン電極はドレインマルチプレクサＤＭＸ３を通じて共通の抵抗器ＲＣ３に選択的に結合される。また、基準トランジスタＭ５のソース電極は抵抗器Ｒ５に結合されており、劣化テストトランジスタＭ６のソース電極はソースマルチプレクサＳＭＸ３を通じて抵抗器Ｒ６に選択的に結合される。

差動増幅器回路６１０は２つの出力ノードを有し、そのうちの一方は、劣化テストトランジスタＭ２のドレイン電極であり、他方の出力ノードは、基準トランジスタＭ１のドレイン電極であり、使用中は差動増幅器回路６１５の入力に結合されている。同様に、差動増幅器回路６１５は２つの出力ノードを有し、そのうちの一方は、劣化テストトランジスタＭ４のドレイン電極であり、他方の出力ノードは、使用中は差動増幅器回路６２０の入力に結合されている基準トランジスタＭ３のドレイン電極である。さらに、差動増幅器回路６２０は、基準トランジスタＭ５および劣化テストトランジスタＭ６のドレイン電極である劣化信号出力ノードＤＳＯを提供する出力ノードを有する。

劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１の出力Ｃに結合されており、ゲートマルチプレクサＧＭＸ１の入力ＡはグランドＧＮＤに結合されている。また、劣化テストトランジスタＭ４、Ｍ６のゲート電極はそれぞれゲートマルチプレクサＧＭＸ２、ＧＭＸ３の出力Ｃに結合されており、ゲートマルチプレクサＧＭＸ１、ＧＭＸ２、ＧＭＸ３の入力Ｂは入力ＳＧＩに結合されている。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のソース電極はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの出力Ｃに結合されている。抵抗器Ｒ２、Ｒ４、Ｒ６はソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３のそれぞれの入力Ａに結合されており、ソースマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３の入力Ｂは入力ＳＳＩに結合されている。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のドレイン電極はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの出力Ｃに結合されている。共通の抵抗器ＲＣ１、ＲＣ２およびＲＣ３はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの入力Ａに結合されており、ドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３の入力Ｂは入力ＳＤＩに結合されている。加えて、すべてのマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３の制御入力は、制御入力ノードＣＴＲＬに結合されている。

構成可能増幅器回路６００は、入力電力線ＶＳＵＰＰを有する電圧調整器６６０も含む。電圧調整器６６０は、制御入力ノードＣＴＲＬに結合されている制御入力を有し、動作時、電圧調整器６６０は、電力供給線ＶＤＤおよびグランドＧＮＤに掛かる電位差を制御する。

図７を参照すると、モニタリング回路１３０の第４の好ましい実施形態に応じた構成可能増幅器回路７００の概略回路図が示されている。構成可能増幅器回路７００は、カスケード式増幅器回路７０５を含んでおり、同カスケード式増幅器回路７０５は差動増幅器回路７１０を備え、同差動増幅器回路７１０は差動増幅器回路７１５とカスケード接続されており、同差動増幅器回路７１５は差動増幅器回路７２０とカスケード接続されている。カスケード式増幅器回路７０５は、劣化信号出力ノードＤＳＯの形態の増幅器出力端子を有し、本実施形態において、カスケード式増幅器回路６０５はＰチャネルトランジスタＭ１〜Ｍ６を用いて実装される。

構成可能増幅器回路７００は、差動増幅器回路７１０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ２および抵抗器Ｒ２を有する。差動増幅器回路７１０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ１および抵抗器Ｒ１も存在する。第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ１を有する。基準トランジスタＭ１のゲート電極はゲートスイッチＧＳ１の端子Ｘおよび端子Ｙを通じてグランド端子ＧＮＤに選択的に結合され、一方で劣化テストトランジスタＭ２のゲート電極はゲートマルチプレクサＧＭＸ１を通じてグランド端子ＧＮＤに選択的に結合される。また、基準トランジスタＭ１のドレイン電極はドレインスイッチＤＳ１の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ１に選択的に結合され、劣化テストトランジスタＭ２のドレイン電極はドレインマルチプレクサＤＭＸ１を通じて共通の抵抗器ＲＣ１に選択的に結合される。また、基準トランジスタＭ１のソース電極はソーススイッチＳＳ１の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ１に選択的に結合され、劣化テストトランジスタＭ２のソース電極はソースマルチプレクサＳＭＸ１を通じて抵抗器Ｒ２に選択的に結合される。

構成可能増幅器回路７００は、差動増幅器回路７１５の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ４および抵抗器Ｒ４も有する。差動増幅器回路７１５の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ３および抵抗器Ｒ３も存在する。差動増幅器回路７１５の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ２を有する。基準トランジスタＭ３のゲート電極はゲートスイッチＧＳ２の端子Ｘおよび端子Ｙを通じて基準トランジスタＭ１のソース電極に選択的に結合され、一方で劣化テストトランジスタＭ４のゲート電極はゲートマルチプレクサＧＭＸ２を通じて基準トランジスタＭ２のソース電極に選択的に結合される。また、基準トランジスタＭ３のドレイン電極はドレインスイッチＤＳ２の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ２に選択的に結合され、劣化テストトランジスタＭ４のドレイン電極はドレインマルチプレクサＤＭＸ２を通じて共通の抵抗器ＲＣ２に選択的に結合される。また、基準トランジスタＭ３のソース電極はソーススイッチＳＳ２の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ３に選択的に結合され、劣化テストトランジスタＭ４のソース電極はソースマルチプレクサＤＭＸ２を通じて抵抗器Ｒ４に選択的に結合される。

構成可能増幅器回路７００は、差動増幅器回路７２０の第１の枝部を形成するように電力供給線ＶＤＤに結合されている劣化テストトランジスタＭ６および抵抗器Ｒ６をさらに含む。差動増幅器回路７２０の第２の枝部を形成するように電力供給線ＶＤＤに結合されている基準トランジスタＭ５および抵抗器Ｒ５も存在する。差動増幅器回路７２０の第１の枝部および第２の枝部の両方が、グランド端子ＧＮＤに接続されている関連する共通の抵抗器ＲＣ３を有する。基準トランジスタＭ５のゲート電極はゲートスイッチＧＳ３の端子Ｘおよび端子Ｙを通じて基準トランジスタＭ３のソース電極に選択的に結合され、一方で劣化テストトランジスタＭ６のゲート電極はゲートマルチプレクサＧＭＸ３を通じて劣化テストトランジスタＭ４のソース電極に選択的に結合される。基準トランジスタＭ５のドレイン電極はドレインスイッチＤＳ３の端子Ｘおよび端子Ｙを通じて共通の抵抗器ＲＣ３に選択的に結合され、劣化テストトランジスタＭ６のドレイン電極はドレインマルチプレクサＤＭＸ３を通じて共通の抵抗器ＲＣ３に選択的に結合される。また、基準トランジスタＭ５のソース電極はソーススイッチＳＳ３の端子Ｘおよび端子Ｙを通じて抵抗器Ｒ５に選択的に結合され、劣化テストトランジスタＭ６のソース電極はソースマルチプレクサＳＭＸ３を通じて抵抗器Ｒ６に選択的に結合される。

差動増幅器回路７１０は２つの出力ノードを有し、そのうちの一方は、劣化テストトランジスタＭ２のドレイン電極であり、他方の出力ノードは、基準トランジスタＭ１のドレイン電極であり、使用中は差動増幅器回路７１５の入力に結合されている。同様に、差動増幅器回路７１５は２つの出力ノードを有し、そのうちの一方は、劣化テストトランジスタＭ４のドレイン電極であり、他方の出力ノードは、基準トランジスタＭ３のドレイン電極であり、使用中は差動増幅器回路７２０の入力に結合されている。さらに、差動増幅器回路７２０は、基準トランジスタＭ５および劣化テストトランジスタＭ６のドレイン電極である劣化信号出力ノードＤＳＯを提供する出力ノードを有する。

劣化テストトランジスタＭ２、Ｍ４、Ｍ６のドレイン電極はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの出力Ｃに結合されている。共通の抵抗器ＲＣ１、ＲＣ２およびＲＣ３はドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３のそれぞれの入力Ａに結合されており、ドレインマルチプレクサＤＭＸ１、ＤＭＸ２、ＤＭＸ３の入力Ｂは入力ＳＤＩに結合されている。加えて、すべてのマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３の制御入力は、制御入力ノードＣＴＲＬに結合されている。また、スイッチＧＳ１、ＧＳ２、ＧＳ３、ＳＳ１、ＳＳ２、ＳＳ３、ＤＳ１、ＤＳ２、ＤＳ３の各々は、端子Ｘおよび端子Ｙを提供するドレイン電極およびソース電極、ならびに、制御入力ノードＣＴＲＬに結合されているゲート電極を有するトランジスタを含む。

上記の実施形態の各々について、本発明が複数のマルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３を有し、その各々が１つ以上の劣化テストトランジスタＭ２、Ｍ４、Ｍ６のそれぞれの電極に結合されている出力を有することは明らかであろう。マルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３の各々は、モニタノードＮ１、Ｎ２、Ｎ３のうちの１つに結合されている入力Ｂ、および、増幅器回路２０５、５０５、６０５または７０５のそれぞれのノードに結合されている入力Ａも有する。

構成可能増幅器回路２００、５００、６００および７００の上記の実施形態のすべてにおいて、マルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３はマルチプレクサ４００を用いて実装される。さらに、これらの実施形態において、少なくとも主半導体回路１１０および増幅器回路の少なくとも一部分、具体的にはトランジスタＭ２、Ｍ４、Ｍ６は、単一の半導体基板上に形成される。

動作時、マルチプレクサＳＭＸ１、ＳＭＸ２、ＳＭＸ３、ＤＭＸ１、ＤＭＸ２、ＤＭＸ３、ＧＭＸ１、ＧＭＸ２、ＧＭＸ３は１つ以上の劣化テストトランジスタＭ２、Ｍ４、Ｍ６を、主半導体回路１１０または増幅器回路２０５、５０５、６０５もしくは７０５のいずれかに選択的に挿入する。これに関連して、プロセッサ１４０は、制御信号出力ノードＣＴＲＬＯＵＴにおける制御信号をモニタリング回路１３０の制御入力ノードＣＴＲＬに提供する。それによって、制御信号は、劣化テストトランジスタＭ２、Ｍ４、Ｍ６がいつ主半導体回路に挿入されるかを制御する。主半導体回路１１０に挿入されると、１つ以上の劣化テストトランジスタＭ２、Ｍ４、Ｍ６は、主半導体回路１１０内のストレス劣化電圧を受ける。増幅器回路２０５、５０５、６０５または７０５に挿入されると、出力端子ＤＳＯにおける出力信号が、１つ以上の劣化テストトランジスタＭ２、Ｍ４、Ｍ６のストレス劣化を示す。その結果として、主半導体回路１１０のトランジスタＴ１も劣化テストトランジスタＭ２、Ｍ４、Ｍ６の受けるストレスストレス劣化電圧と同じストレス劣化電圧を受けているため、出力端子ＤＳＯにおける出力信号も、トランジスタＴ１のストレス劣化を示す。出力端子ＤＳＯにおける出力信号は、それゆえ、主半導体回路１１０のストレス劣化の指標として使用される。

増幅器回路２００および６００に関して、マルチプレクサが対応する劣化テストトランジスタＭ２、Ｍ４、Ｍ６の電極をバッファモジュール１２０を通じて主半導体回路１１０のノードに接続すると、電圧調整器２６０または６６０がＶＤＤにおける電圧を低下させ、それによって、基準トランジスタＭ１、Ｍ３、Ｍ５はストレスを受けなくなる。したがって、動作時、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が主半導体回路１１０に挿入されると、各基準トランジスタＭ１、Ｍ３、Ｍ５に掛かる供給電圧が低下する。

対照的に、増幅器回路５００および７００に関して、マルチプレクサが対応する劣化テストトランジスタＭ２、Ｍ４、Ｍ６の電極を主半導体回路１１０のノードに接続すると、スイッチＧＳ１、ＧＳ２、ＧＳ３、ＳＳ１、ＳＳ２、ＳＳ３、ＤＳ１、ＤＳ２、ＤＳ３はトランジスタＭ２、Ｍ４、Ｍ６をＶＤＤおよびグランドＧＮＤから切り離（分離）し、それによって、これらのトランジスタはストレスを受けなくなる。したがって、動作時、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が主半導体回路１１０に挿入されると、スイッチが各基準トランジスタＭ１、Ｍ３、Ｍ５を増幅器回路から選択的に分離する。

図８を参照すると、本発明の好ましい実施形態に応じた、半導体回路１１０のストレス劣化をモニタリングするための方法８００を示すフローチャートが示されている。本実施形態において、方法８００はプロセッサ１４０によって制御されており、例として、本方法を構成可能増幅器回路２００に関して説明する。方法８００は、開始ブロック８０５においてシステム１００に電源が投入された後に開始する。方法８００は、ブロック８１０において、劣化テストトランジスタＭ２、Ｍ４、Ｍ６を主半導体回路１１０に挿入することを含む。それによって、トランジスタＴ１がストレス劣化電圧を受けると、これは劣化テストトランジスタＭ２、Ｍ４、Ｍ６にそのような電圧を受けさせる。ブロック８１５において、劣化テストトランジスタＭ２、Ｍ４、Ｍ６の主半導体回路１１０からの除去が実行され、挿入ブロック８２０において、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が増幅器回路２００に挿入される。

ブロック８２５において、プロセッサ１４０は、解析ブロック８２５において、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化しているか否かを判定するために増幅器回路の出力端子（１つ以上の劣化信号出力ノードＤＳＯ）における出力信号の解析を実行する。プロセッサによって１つ以上の劣化信号入力ノードＤＳＩにおいて増幅器回路の出力信号が受信され、テストブロック８３０において、プロセッサが、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化しているか否かを判定する。劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化していないとテストブロックが判定した場合、方法はブロック８１０に戻る。代替的に、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化しているとテストブロックが判定した場合、方法８００はブロック８３５に進み、主半導体回路１１０が劣化していることを示す警告信号を提供する。この警告信号は、劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化していると解析ブロック８２５が判定することに応答する。

その後、プロセッサ１４０はテストブロック８４０において、主半導体回路１１０が以前に再構成されたか否かをチェックするためにフラグ（ＦＬＡＧ）をチェックする。以前に再構成されていた場合、方法８００は終了ブロック８５０において終了し、主半導体回路１１０の電源を切り（電力供給ＶＤＤを除去する）、システム１００は任意選択的に、主半導体回路１１０が劣化しており、使用することができないことを示す故障信号を提供する。代替的に、以前に再構成されていない場合、方法８００は、ブロック８４５において、主半導体回路１１０の再構成を実行する。この再構成は、単純にトランジスタＴ１から外れるように切り換え（スイッチアウト）し、別のトランジスタにつながるように切り換え（スイッチイン）することであり得る。構成要素のスイッチインおよびアウトは当該技術分野において周知であり、同様に劣化テストトランジスタＭ２、Ｍ４、Ｍ６が劣化しているため、モニタリング回路１３０も再構成される。方法８００はその後ブロック８１０に戻り、方法８００は、適切なブロック８１０〜８４０を繰り返す前に所定の時間に渡り待機する。

有利には、本発明は、ストレスまたは劣化が検出されるとシステムの確度および性能が損なわれることがないように、ストレスを受けるか、または劣化した回路を検出することを可能にする。検出されると、再構成または電源停止を行うことができ、所要の頻度においてストレス検出トランジスタＭ２、Ｍ４、Ｍ６のストレス挿入が実行されてもよく、これは主半導体回路１１０の具体的な用途に応じてもよい。

例示および説明を目的として本発明の好ましい実施形態の説明が提示されたが、網羅的であること、または、本発明を開示されている形態に限定するようには意図されていない。その広範な発明的概念から逸脱することなく、上述の実施形態に対して変更を行い得ることは、当業者には理解されるであろう。たとえば、カスケード式差動増幅器が実施形態において使用されているが、用途によっては単一の出力端子（グランドを参照する）を有する単一段の従来の増幅器が適切であり得る。それゆえ、本発明は開示されている特定の実施形態には限定されず、添付の特許請求項によって規定されるような本発明の精神および範囲内の変更形態を包含することが理解される。

Claims

半導体回路のストレス劣化を検出するためのシステムであって、
複数のモニタノードを有する主半導体回路と、
少なくとも１つの増幅器出力端子および少なくとも１つの劣化テストトランジスタを有する増幅器回路と、
対応する前記劣化テストトランジスタの電極に結合されている出力を各々有する複数のマルチプレクサであって、該マルチプレクサの各々は、対応する前記モニタノードのうちの１つおよび前記増幅器回路のノードに結合されている入力を有する、マルチプレクサとを備え、
前記マルチプレクサは動作時に前記劣化テストトランジスタを、前記主半導体回路または前記増幅器回路のいずれかに選択的に挿入し、前記主半導体回路に前記劣化テストトランジスタが挿入されるとき、前記劣化テストトランジスタは前記主半導体回路におけるストレス劣化電圧を受け、前記増幅器回路に前記劣化テストトランジスタが挿入されるとき、前記増幅器出力端子における出力信号が前記主半導体回路のストレス劣化を示す、システム。
前記増幅器回路はカスケード式増幅器回路である、請求項１に記載のシステム。
前記増幅器回路は差動増幅器回路を含む、請求項１に記載のシステム。
前記劣化テストトランジスタは差動増幅器の第１の枝部の一部分を形成し、差動増幅器の第２の枝部の一部分は基準トランジスタによって形成される、請求項３に記載のシステム。
前記差動増幅器は複数のカスケード式差動増幅器のうちの１つであり、該差動増幅器の各々は前記劣化テストトランジスタおよび前記基準トランジスタを含む、請求項４に記載のシステム。
前記劣化テストトランジスタが前記主半導体回路に挿入されるとき、前記基準トランジスタのそれぞれを動作時に前記増幅器回路から選択的に分離するための複数のスイッチが存在する、請求項４に記載のシステム。
前記劣化テストトランジスタが前記主半導体回路に挿入されるとき、前記基準トランジスタのそれぞれに掛かる供給電圧が動作時に低下する、請求項４に記載のシステム。
前記少なくとも１つの増幅器出力端子は、カスケード式差動増幅器の差動出力ノードを含む、請求項４に記載のシステム。
前記劣化テストトランジスタがいつ前記主半導体回路に挿入されるかを制御するための制御信号を提供するためのプロセッサをさらに含む、請求項１に記載のシステム。
前記プロセッサの入力は前記増幅器出力端子に結合されている、請求項９に記載のシステム。
前記主半導体回路と、前記増幅器回路の少なくとも一部分とが単一の半導体基板上に形成されている、請求項１に記載のシステム。
前記モニタノードはトランジスタのゲート電極、ドレイン電極およびソース電極である、請求項１に記載のシステム。
前記モニタノードはユニティ・ゲイン・バッファを通じて前記増幅器回路に結合されている、請求項１に記載のシステム。
半導体回路のストレス劣化をモニタリングするための方法であって、該方法はプロセッサによって制御され、
少なくとも１つの劣化テストトランジスタを主半導体回路に挿入することによって、前記劣化テストトランジスタにストレス劣化電圧を受けさせる、挿入するステップと、
前記主半導体回路から前記劣化テストトランジスタを除去するステップと、
前記劣化テストトランジスタを増幅器回路に挿入するステップと、
前記劣化テストトランジスタが劣化しているか否かを判定するために前記増幅器回路の出力端子における出力信号を解析するステップと、
前記解析により前記劣化テストトランジスタが劣化していると判定することに応答して、前記主半導体回路が劣化していることを示す警告信号を提供するステップとを備える、方法。
前記警告信号が提供されるとき前記主半導体回路から電力供給を除去するステップをさらに含む、請求項１４に記載の方法。
前記警告信号が提供されるとき前記主半導体回路を再構成するステップをさらに含む、請求項１４に記載の方法。
前記増幅器回路は差動増幅器回路を含む、請求項１４に記載の方法。
基準トランジスタをさらに備え、前記劣化テストトランジスタは差動増幅器の第１の枝部を形成し、前記基準トランジスタは差動増幅器の第２の枝部を形成する、請求項１７に記載の方法。
前記劣化テストトランジスタが前記主半導体回路に挿入されるとき、前記基準トランジスタに掛かる供給電圧が低下する、請求項１８に記載の方法。
前記劣化テストトランジスタが前記主半導体回路に挿入されるとき、前記基準トランジスタを動作時に前記増幅器回路から選択的に分離するための複数のスイッチが存在する、請求項１８に記載の方法。