CN109541427B - 晶体管电性测试结构及测试方法 - Google Patents

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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor

Abstract

本发明公开了一种晶体管电性测试结构，利用该结构对晶体管进行测试，以获取其电性性能参数，所述的测试结构为多个晶体管组成的阵列结构，包含n*m个晶体管。晶体管全部以并联形式连接，位于阵列中外围位置的晶体管还可选择地设为冗余晶体管。本发明还公开所述的晶体管电性测试结构的测试方法，对并联的栅极、源极、漏极进行标准的电性测试，通过相对较大的测试电流来提高测试精度。将大电流测试下得到的参数值对晶体管数量来做平均值，得到单只晶体管的电性参数，同时将位于阵列边缘的外围晶体管做为冗余管不计入测试数据，可以降低测试误差。

Description

晶体管电性测试结构及测试方法
技术领域
本发明涉及半导体器件制造及测试领域，特别是指一种晶体管电性测试结构，本发明还涉及所述电性测试结构的测试方法。
背景技术
随着半导体工艺的发展，晶体管(MOS)器件尺寸越来越小，其饱和电流(idsat)也越来越小，机台的测试精度与机台量测电流的大小有关，量测电流小，测试精度变小，测试因素对晶体管的影响因素也越来越大。
如图1所示，是现有的单个晶体管电性测试器件的版图示意图。图中包含一个MOS管的基本结构，包含栅极、源极及漏极。常规的晶体管测试结构随着晶体管尺寸的减小，已不能精确真实的反映晶体管的电性性能，其测试结果在同一片晶圆内的不同位置，结果差异较大，其均一性的差异不能确定是晶体管的真实差异，还是外界测试造成的差异。数据的不精确性会在实际器件调节中会造成一些困扰，导致器件速度不能达预期，影响器件性能表现。标准偏差的是实际工艺造成还是测试因素引起，不能确定。
现有Idsat测试条件如下：Id@Vg＝vd＝Vdd，Vb＝Vs＝0；从测试条件可知Idsat的即测试Id端的电流，测试精度与机台的电流测试精度密切相关。现有WAT机台电流的测试精度如下公式所示：
测试精度＝±(a％测量值+b％当前测量范围)；
a＝0.12；b＝0.1+0.0005×Vo；
Vo为输出电压。
根据公式可得,不同的量测电流对应的量测精度如表1和附图2所示：
表1 WAT机台量测电流与量测精度
量测电流(A) 精度 精度/量测电流
4.00E-04 9.06E-07 0.227％
1.20E-03 1.71E-06 0.142％
2.40E-03 2.91E-06 0.121％
1.20E-02 1.25E-05 0.104％
5.00E-02 5.05E-05 0.101％
由表1和附图2可以看出，电流增大，精度与量测值的百分比减小，其测试误差越小。由于目前常规的晶体管(MOS)电性测试(WAT)结构是单一的晶体管器件，针对尺寸较小的晶体管，由于量测电流的减小，测试误差随之增大。
发明内容
本发明所要解决的技术问题在于提供一种晶体管电性测试的结构，以提高晶体管测试精度，排除一些影响因素。
本发明还提供一种利用所述晶体管电性测试结构进行电性测试的测试方法。
为解决上述问题，本发明所述的一种晶体管电性测试结构，利用该结构对晶体管进行测试，以获取其电性性能参数。所述的测试结构为晶体管阵列结构，包含n*m个晶体管。
进一步的改进是，所述的晶体管阵列结构，所述的n*m个晶体管构成的晶体管阵列，其中，n≥3，m≥3。
进一步的改进是，所述的晶体管阵列，位于阵列中外围位置的晶体管还可选择地设为冗余晶体管。
进一步的改进是，以位于阵列中最外围的一圈晶体管做为冗余晶体管，每行及每列从阵列最外围向内不少于一个晶体管。
进一步的改进是，所述的冗余晶体管不参与电性测试，用于消除晶体管周围环境及工艺偏差对晶体管的影响。
进一步的改进是，所述的晶体管阵列中，晶体管全部以并联形式连接，即所有晶体管的栅极为并联结构，所有晶体管的源极为并联结构，所有晶体管的漏极为并联结构。
本发明所述的利用晶体管电性测试结构进行电性测量的测试方法，所述的阵列中的晶体管全部以并联形式连接，即所有晶体管的栅极为并联结构，所有晶体管的源极为并联结构，所有晶体管的漏极为并联结构；然后对并联的栅极、源极、漏极进行标准的电性测试，并对测试结果按照并联的晶体管数取平均值，即为平均每单只晶体管的电性参数。
进一步的改进是，所述的并联在一起的晶体管，在通电测试时能增大测试电流，增大的测试电流能减小或消除测试因素对晶体管电性测试的影响。
进一步的改进是，所述的阵列中，位于阵列最外围的一圈晶体管做为冗余晶体管，用于消除由于工艺造成的边缘和中心位置晶体管的电性差异，不参与电性测试。
进一步的改进是，所述的晶体管为MOS。
本发明所述的晶体管电性测试结构，利用多个晶体管形成阵列结构，将阵列结构中的晶体管并联起来，以形成一个等效的较大的晶体管，这样能通过较大的测试电流。
本发明所述的晶体管的测试结构的测试方法，将多个晶体管并联起来形成一个等效的尺寸很大的晶体管，通过相对较大的测试电流来提高测试精度。将大电流测试下得到的参数值对晶体管数量来做平均值，得到单只晶体管的电性参数，同时将位于阵列边缘的外围晶体管做为冗余管不计入测试数据，可以降低测试误差。
附图说明
图1是单一晶体管的结构版图。
图2是测量精度与测量电流关系曲线图。
图3是本发明晶体管阵列示意图。
图4是本发明晶体管阵列栅极、源极、漏极并联示意图。
图5是单一晶体管测试曲线与本发明阵列晶体管测试曲线图。
具体实施方式
由于传统的单一晶体管测试方式存在测试电流小，测试结果存在很多误差，不能准确反映晶体管的整体电性水平，本发明提供一种晶体管电性测试结构，利用该结构对晶体管进行测试，能获取更精确的电性性能参数。所述的测试结构为晶体管阵列结构，如图3所示，包含n*m个晶体管。所述的n*m个晶体管构成的晶体管阵列，其中，n≥3，m≥3，即行与列上的晶体管都不少于3个。
所述的晶体管阵列，位于阵列中外围位置的晶体管还可选择地设为冗余晶体管。如图3中所示的X，是位于阵列中最外围的一圈，每行及每列从阵列最外围向内不少于一个晶体管。所述的冗余晶体管不参与电性测试，在现有的制造工艺中，位于晶圆上的不同位置的晶体管在同一工艺下会出现不同的电性性能，如位于晶圆边缘位置的晶体管的性能会略低于位于晶圆中心位置的晶体管的性能，因此，冗余晶体管能消除晶体管周围环境及工艺偏差对晶体管的影响。
所述的晶体管阵列中，晶体管全部以并联形式连接，即所有晶体管的栅极为并联结构，所有晶体管的源极为并联结构，所有晶体管的漏极为并联结构。如图4所示，并联起来的晶体管相当于形成一个尺寸很大的单一晶体管，这样能承受更大的测试电流。
本发明所述的利用晶体管电性测试结构进行电性测量的测试方法，利用并联的栅极、源极、漏极进行标准的电性测试，通过较大的测试电流，并对测试结果按照并联的晶体管数取平均值，即为平均每单只晶体管的电性参数。
通过较大的测试电流，能减小或消除测试因素对晶体管电性测试的影响。
本发明所述的晶体管的测试结构的测试方法，将多个晶体管并联起来，再通过相对较大的测试电流，利用较大的测试电流来提高测试精度。将大电流测试下得到的参数值对晶体管数量来做平均值，得到单只晶体管的电性参数，同时将位于阵列边缘的外围晶体管做为冗余管不计入测试数据，可以降低测试误差。阵列中的晶体管，除做为冗余晶体管的管子外，剩余的晶体管，即(n-x)*(m-x)阵列，可以根据需要选取阵列中的其他晶体管中的部分或者全部晶体管来进行测试，只需要将部分或者全部晶体管并联起来即可。
如图4所示，在将最外围的一圈晶体管做为冗余晶体管之后，即X＝1，选择中心位置的5只晶体管进行并联，即栅极，源极和漏极分别并联，通过测试并联的晶体管并取其平均值。通过并联，增加晶体管的沟道宽度，降低沟道电阻，提高机台的测试精度，消除扎针电阻等外界因素对晶体管电性测试的影响，提高晶体管电性测试的均一性。
假设在一个n、m均为10的晶体管阵列中，我们还可以将阵列最外围的上下各两行及左右各两列的晶体管作为冗余晶体管，即X＝2,然后在阵列中心中取10只晶体管进行并联测试，测试结果÷10，既得平均每只晶体管的电性数据。
以现有的55nm工艺节点的MOS管为例，其最小的晶体管为SRAM中的晶体管，常规的测试结构为测试单个晶体管测试。现有最小尺寸的晶体管其测试电流大约在1.62E-4(A)左右，从表一和图2可知，在量测电流达到1E-3(A)后，其测试误差可以减小一半，本发明通过对晶体管并联，增大测试电流，使量测电流达到1E-3(A)，从而减小测试误差，提高测试精度，减小测试引起的结果差异。
通过5个晶体管器件并联，即源极、漏极和栅极分别并联，加载可接受的测试电流进行测试并取其平均值，即将测试结果÷选取的晶体管数量，得到一个平均值即为每只晶体管的测试数据。其均匀性如图5所示，得到30～60％的提高，能够更加精确监控芯片中器件的真实表现。

Claims (5)

1.一种晶体管电性测试结构，利用该结构对晶体管进行测试，以获取其电性性能参数，其特征在于：所述的测试结构为多个晶体管组成的晶体管阵列，包含n*m个晶体管；
所述的晶体管阵列中，所有晶体管全部以并联形式连接，即所有晶体管的栅极为并联结构，所有晶体管的源极为并联结构，所有晶体管的漏极为并联结构；然后对并联的栅极、源极、漏极进行标准的电性测试，并对测试结果按照并联的晶体管数取平均值，即为平均每单只晶体管的电性参数；
所述的并联在一起的晶体管，形成一个等效的大晶体管，在通电测试时能增大测试电流，增大的测试电流能减小或消除测试因素对晶体管电性测试的影响；
所述的晶体管阵列中，位于晶体管阵列最外围的一圈晶体管作为冗余晶体管，用于消除由于工艺造成的边缘和中心位置晶体管的电性差异，不参与电性测试；除作为冗余晶体管外的晶体管阵列中的其他晶体管，能依据需要选取全部或部分晶体管来进行测试。
2.如权利要求1所述的晶体管电性测试结构，其特征在于：所述的由n*m个晶体管构成的晶体管阵列，其中，n≥3，m≥3。
3.如权利要求1所述的晶体管电性测试结构，其特征在于：所述的晶体管阵列，位于晶体管阵列中外围位置的晶体管可选择性地设为冗余晶体管。
4.如权利要求3所述的晶体管电性测试结构，其特征在于：以位于晶体管阵列中最外围的一圈晶体管作为冗余晶体管，每行及每列从晶体管阵列最外围向内不少于一个晶体管。
5.如权利要求1～4任一项所述的晶体管电性测试结构，其特征在于：所述的晶体管为MOS管。
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