CN104124230B - 一种测试结构及测试方法 - Google Patents

Abstract

本发明提供一种测试结构及测试方法，涉及半导体技术领域。本法提供的测试结构包括N个并联的CMOS反相器，每个所述CMOS反相器包括PMOS和NMOS；其中，每个所述CMOS反相器的输入端与输出端相连；并且，N为大于等于2的自然数。本发明的测试结构，通过将N个CMOS反相器（Inverter）并联，并将每个CMOS反相器的输入端与输出端相连作为测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。本发明的测试方法，使用上述测试结构实现，因此也可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。

Description

一种测试结构及测试方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种测试结构及测试方法。

背景技术

在半导体技术领域中，随着半导体制造工艺的不断发展，器件的尺寸在不断缩小。而CMOS器件尺寸的不断缩小，增强了普通电路（指半导体器件中的具体器件，比如NMOS或PMOS等）对裸晶内变化（within die variation）、局部失配(local mismatch)、冗余布局效应（dummy layout effect）以及布局临近效应（layout proximity effect；LPE）等的敏感度。随着器件物理尺寸的减小和工作电压的减小，上述的包括裸晶内变化在内的各种变化对半导体器件的影响变得越来越严重。因此，在半导体器件的生产过程中，越来越多的测试结构（testkey）需要被设计，而且大量的测试需要被实施，这些都是非常耗时的，而且是实际生产中所不希望发生的。

在现有技术中，通常使用简单配对（simple-pair）的MOS器件（即，晶体管）作为测试结构，来完成对半导体器件（主要指MOSFET器件）的失配（mismatch）情况的测试（简称“失配测试”）。如图1所示，现有技术中的测试结构包括两个间隔一定距离并列设置且彼此独立的MOS器件，即第一晶体管101和第二晶体管102。为了完成对半导体器件的失配（mismatch）情况的测试，往往必须设置大量的上述测试结构，因此会导致在Id-Vg曲线的测试过程中测试负载非常大。而且，测试过程也将非常耗时。随着半导体制造工艺的技术节点不断减小（例如，技术节点发展到28nm及以下的先进技术节点），半导体器件的工作电压不断减小，如果测试负载过大，将无法完成对半导体器件的失配测试。也就是说，现有技术中的以简单配对的MOS器件作为测试结构进行失配测试的方法，将无法满足对采用先进技术节点（比如28nm以及以下技术节点）制造的半导体器件进行失配测试的要求。

因此，有必要提出一种新的测试结构及测试方法，以解决现有技术中出现的上述问题。

发明内容

针对现有技术的不足，本发明提供一种用于半导体器件的失配测试的测试结构及测试方法。

一方面，本发明实施例提供一种测试结构，该测试结构包括N个并联的CMOS反相器，每个所述CMOS反相器包括PMOS和NMOS；其中，每个所述CMOS反相器的输入端与输出端相连；并且，N为大于等于2的自然数。

其中，在每个所述CMOS反相器中，PMOS的栅极与NMOS的栅极相连作为所述CMOS反相器的输入端，PMOS的漏极与NMOS的源极相连作为反相器的输出端。

其中，各所述CMOS反相器的PMOS的源极相连，用于施加工作电压；各所述CMOS反相器的NMOS的漏极用于接地。

其中，在所述测试结构中，各所述CMOS反相器中的PMOS和/或NMOS的布局不同。

其中，各所述CMOS反相器中的PMOS的布局相同，NMOS的布局不同；或者，各所述CMOS反相器中的NMOS的布局相同，PMOS的布局不同。

其中，在所述测试结构中，所述N个CMOS反相器中的一个在半导体器件失配测试时作为其他CMOS反相器的参考CMOS反相器。

另一方面，本发明实施例提供一种测试方法，所述方法包括：

步骤S101：提供包括权利要求1至6任一项所述的测试结构的半导体器件；

步骤S102：将所述N个CMOS反相器的PMOS的源极连接至工作电压，并将所述N个CMOS反相器的NMOS的漏极接地；

步骤S103：测量各个所述CMOS反相器的输出电压；

步骤S104：根据各个所述CMOS反相器的所述输出电压，分析所述半导体器件的失配情况。

其中，所述半导体器件的失配情况是指半导体器件中的PMOS或NMOS的布局差异，包括：裸晶内变化、局部失配、冗余布局效应和布局临近效应等。

本发明实施例的测试结构，通过将N个CMOS反相器（Inverter）并联，并将每个CMOS反相器的输入端与输出端相连作为测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。本发明实施例的测试方法，通过使用上述测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中用于半导体器件失配测试的测试结构的示意图；

图2为本发明实施例提出的一种用于半导体器件失配测试的测试结构的示意图；

图3为本发明实施例提出的一种半导体器件失配的测试方法的示意性原理图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的结构和步骤，以便阐释本发明提出的测试结构及测试方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图2和图3来描述本发明实施例提出的测试结构及测试方法。图2为本发明实施例的一种用于半导体器件失配测试的测试结构的示意图；图3为本发明实施例提出的一种半导体器件失配的测试方法的示意性原理图。

本发明实施例提供一种新的用于半导体器件失配（mismatch）测试的测试结构，该测试结构相对于现有技术中的简单配对的MOS器件构成的测试结构，不需大量设置即可完成对半导体器件失配的测试。并且，不需要过大的测试负载。因此，本发明实施例提出的新的用于半导体器件失配（mismatch）测试的测试结构，可以应用于包括先进技术节点在内的各个技术节点的半导体器件的失配测试。

图2示出了本发明实施例的一种用于半导体器件失配测试的示例性的测试结构。如图2所示，本发明实施例的测试结构包括N个并联的CMOS反相器（Inverter），依次为第一反相器I1、第二反相器I2……第N反相器In；其中，N≥2，且N为自然数。其中，每个CMOS反相器的结构与现有技术中的CMOS反相器的结构相同，即，每个CMOS反相器包括一个PMOS和一个NMOS，PMOS的栅极与NMOS的栅极相连作为反相器的输入端（Vin），PMOS的漏极与NMOS的源极相连作为反相器的输出端，PMOS的源极用于接工作电压（Vdd），NMOS的漏极用于接地（GND）。关于CMOS反相器的具体结构和原理，此处不再赘述。在本发明实施例中，每个CMOS反相器的输入端与输出端相连，使得在工作时每个CMOS反相器的输入电压（Vin）均等于其输出电压（Vout）。在本发明实施例中，将第一反相器I1、第二反相器I2……第N反相器In的输入电压（即，输出电压）依次记作V1、V2……Vn。在本发明实施例中，不同的CMOS反相器之间的PMOS和/或NMOS的布局（layout）不同，以便于测试不同的CMOS反相器之间的PMOS或NMOS的阈值电压（Vt）的差异。本领域的技术人员可以理解，在半导体技术领域中，布局（layout），主要是指半导体器件（IC）的各组成部分（例如NMOS或PMOS等不同器件，或包括多个器件的不同区域）的设置情况以及各组成部分自身的设置情况。其中，布局不同（layoutsplits），也称布局差异，主要是指半导体器件的不同区域（该区域内可以包括一个或多个MOS等器件）在距离、尺寸等方面的不同或差异；例如：不同的插塞(contact)到栅极的距离的不同、不同的栅极到有源区(active area,AA)边缘的距离的不同等等，均可称之为布局不同（layout splits）。一般而言，布局不同（layout splits）包括：裸晶内变化（withindie variation）、局部失配(local mismatch)、冗余布局效应（dummy layout effect）以及布局临近效应（layout proximity effect；LPE）等情况。

在设置有测试结构的半导体器件中，通过测试测试结构中各CMOS反相器的PMOS或NMOS的阈值电压的差异，可以分析CMOS反相器中PMOS或NMOS的布局的不同，进而分析半导体器件中的除了测试结构之外的PMOS或NMOS的布局不同（也称“布局差异”），即分析半导体器件的失配情况。

需要解释的是，在本发明实施例中，该测试结构中CMOS反相器之间“并联”，是指，该N个CMOS反相器中的各个PMOS的源极相连（具体地，在反相器工作，即进行测试时，连接至工作电压Vdd），而各个NMOS的漏极均接地，如图2所示。

在利用本发明实施例的测试结构进行失配测试时，一般选定该N个CMOS反相器中的一个（例如第一反相器I1）作为参考（reference）反相器（即作为标准的反相器），将测得的其他反相器的情况与该参考反相器进行比较，得出其他反相器中的NMOS或PMOS的阈值电压与参考反相器中的NMOS或PMOS的阈值电压的差异。一般而言，需要保证参考反相器与待比较的反相器中的NMOS的布局相同，来比较PMOS的阈值电压差异；或者保证参考反相器与待比较的反相器中的PMOS的布局相同，来比较NMOS的阈值电压差异。

优选的，在本发明实施例中，该N个CMOS反相器中的NMOS的布局（layout）相同，PMOS的布局（layout）存在差异。或者，该N个CMOS反相器中的PMOS的布局（layout）相同，NMOS的布局（layout）存在差异。这一设计，保证了CMOS反相器中的某一类MOS器件（NMOS或PMOS）的布局相同，因而在进行测试时，可以很快地测得另一类MOS器件（PMOS或NMOS）的阈值电压（Vt）的差异，进而快速发现半导体器件的失配情况。

本发明实施例的半导体器件失配的测试方法，采用上述的测试结构来完成。该测试方法一般包括如下步骤：

步骤E1：提供包括上述测试结构的半导体器件。

步骤E2：将所述N个CMOS反相器的PMOS的源极连接至一适当的电压，即工作电压（Vdd），并将所述N个CMOS反相器的NMOS的漏极接地（GND）。

步骤E3：测量各个CMOS反相器的输出电压（V1、V2......Vn），也即输入电压。

步骤E4：根据各个CMOS反相器的输出电压的不同，分析半导体器件的失配情况。

具体地，步骤E4一般包括：根据所述输出电压的不同，得到各个CMOS反相器中的PMOS（或NMOS）之间的阈值电压的差异，进而分析得出CMOS反相器中的各PMOS之间的布局差异；然后据此得到半导体器件中的除了测试结构之外的与测试结构中的PMOS（或NMOS）具有相同布局的各PMOS（或NMOS）之间的布局差异，即得到了半导体器件的失配情况。

本领域的技术人员可以理解，当测得各个CMOS反相器的输出电压（V1、V2......Vn）时，由于PMOS布局的不同导致的不同PMOS之间的阈值电压（Vt）的差异可以很快被确定（针对在测试结构中，各个CMOS反相器中NMOS布局相同、PMOS存在差异的情况），或者，由于NMOS布局的不同导致的不同NMOS之间的阈值电压（Vt）的差异可以很快被确定（针对在测试结构中，各个CMOS反相器中PMOS布局相同、NMOS存在差异的情况）。而由阈值电压的差异，显然可以分析得出测试结构中的PMOS或NMOS之间的布局差异，进而分析得到半导体器件的失配情况。关于如何通过阈值电压的差异分析PMOS或NMOS之间的布局差异，是本领域的常用技术手段，此处不再赘述。当然，在进行上述分析时，可以采用现有技术中的各种软件工具以及各种可行的方法，本发明实施例并不对此进行限定。

下面，结合附图3，以NMOS布局相同、PMOS布局存在差异的测试结构为例，简要介绍本发明实施例的半导体器件失配的测试方法的原理。图3示出了本发明实施例提出的一种半导体器件失配的测试方法的示意性原理图。该示例性的测试结构中，包括4个CMOS反相器，即第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4，并且该4个CMOS反相器的NMOS布局相同、PMOS布局存在差异。在附图3中，示出了第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4的输入输出曲线，即Vin-Vout曲线（分别记作曲线I1、曲线I2、曲线I3和曲线I4），以及输入等于输出的曲线，即Vin=Vout曲线。其中，Vin=Vout曲线与曲线I1、曲线I2、曲线I3和曲线I4相交位置处的电压分别记作V1、V2、V3和V4。显然，V1、V2、V3和V4之间的差异，即反映了第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4中的PMOS之间的阈值电压（Vt）的差异，亦即反映了各个PMOS的布局（layout）的差异。其中，各CMOS反相器的输入输出曲线，可以通过仿真或测量得到；而Vin=Vout曲线，则是一条固定的曲线，可以直接得到。

在附图3的示例中，以第一反相器I1作为参考反相器，测得的第一反相器I1、第二反相器I2、第三反相器I3和第四反相器I4的阈值电压差异（△Vt_p，即各反相器中PMOS的阈值电压差异）依次分别为0、60、300、600mV。这在一定程度上反映了各CMOS反相器中PMOS的阈值电压（Vt）的差异，可以由此分析得到各CMOS反相器中的各PMOS的布局差异，进而分析得到半导体器件的失配情况，此处不再赘述。

当然，上述原理也适用于各个CMOS反相器中的PMOS布局相同而NMOS的布局存在差异的情况，此处不再赘述。

由上述原理介绍可知，各CMOS反相器的输入输出曲线和Vin=Vout曲线的交点的电压值（比如V1、V2、V3、V4），反映了各CMOS反相器的阈值电压的差值。而当两个CMOS反相器进行比较时，如果它们的NMOS布局（layout）相同，则可以反映它们的PMOS的阈值电压的差异，反之亦然。本领域的技术人员可以理解，由阈值电压的差异，显然可以分析得出测试结构中的PMOS（或NMOS）之间的布局差异，进而分析出半导体器件中与测试结构中的PMOS（或NMOS）具有相同布局的PMOS（或NMOS）之间的布局差异，即半导体器件的失配情况。

在本发明实施例的测试结构（test key）中，由于各CMOS反相器的输入端和输出端相连，因此，各CMOS反相器均工作在输入输出曲线和Vin=Vout曲线的交点；此时，各CMOS反相器中的PMOS和NMOS都处于导通和关闭的中间状态。因为CMOS反相器的输入端和输出端相连，所以不用施加输入电压，只需在各CMOS反相器的PMOS的源极施加电压Vdd，然后测量输入端/输出端的电压（V1、V2……Vn）就行了。在本发明实施例中，依据上述方法得到的并非阈值电压的绝对值，而是不同结构的PMOS或NMOS的阈值电压的差值。上述测量所得的输入端/输出端的电压（V1、V2……Vn），反映了测试结构中的不同的PMOS（或NMOS）之间的布局差异，因而得到了半导体器件中与测试结构中的各PMOS（或NMOS）具有相同布局的PMOS（或NMOS）之间的布局差异，即反映了半导体器件的失配情况。

显然，本发明实施例的测试结构，在测试时不需要施加过大的电压，仅需施加电压Vdd即可完成测试。并且，本发明实施例的测试结构，不仅可以应用于采用普通技术节点的半导体器件的失配测试，而且可以用于采用先进技术节点的半导体器件的失配测试。并且，本发明实施例的测试结构，可以快速地测量各CMOS反相器的输出端电压，因而可以快速地分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。

本发明实施例的测试结构，通过将N个CMOS反相器（Inverter）并联，并将每个CMOS反相器的输入端与输出端相连作为测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。本发明实施例的测试方法，通过使用上述测试结构，可以快速分析各CMOS反相器中的PMOS或NMOS的阈值电压的差异，进而快速分析半导体器件的失配情况。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (6)

1.一种测试结构，其特征在于，所述测试结构包括N个并联的CMOS反相器，每个所述CMOS反相器包括PMOS和NMOS；其中，所述N个并联的CMOS反相器中的各个PMOS的源极相连、各个NMOS的漏极均接地，每个所述CMOS反相器的输入端与自身的输出端相连，各所述CMOS反相器中的PMOS的布局相同、NMOS的布局不同，或者各所述CMOS反相器中的NMOS的布局相同、PMOS的布局不同；并且，N为大于等于2的自然数。

2.如权利要求1所述的测试结构，其特征在于，在每个所述CMOS反相器中，PMOS的栅极与NMOS的栅极相连作为所述CMOS反相器的输入端，PMOS的漏极与NMOS的源极相连作为反相器的输出端。

3.如权利要求1所述的测试结构，其特征在于，各所述CMOS反相器的PMOS的源极相连，用于施加工作电压。

4.如权利要求1至3任一项所述的测试结构，其特征在于，在所述测试结构中，所述N个CMOS反相器中的一个在半导体器件失配测试时作为其他CMOS反相器的参考CMOS反相器。

5.一种测试方法，其特征在于，所述方法包括：

步骤S101：提供包括权利要求1至4任一项所述的测试结构的半导体器件；

步骤S102：将所述N个CMOS反相器的PMOS的源极连接至工作电压，并将所述N个CMOS反相器的NMOS的漏极接地；

步骤S103：测量各个所述CMOS反相器的输出电压；

步骤S104：根据各个所述CMOS反相器的所述输出电压，分析所述半导体器件的失配情况。

6.如权利要求5所述的测试方法，其特征在于，所述半导体器件的失配情况是指半导体器件中的PMOS或NMOS的布局差异，包括：裸晶内变化、局部失配、冗余布局效应和布局临近效应。