CN114509657A - 改善wat测试精度的测试单元及其测试方法 - Google Patents

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Abstract

本发明提供一种改善WAT测试精度的测试单元及其测试方法，所述改善WAT测试精度的测试单元包括：MOS晶体管区，包括N个特征尺寸相同的MOS晶体管；金属区，位于MOS晶体管区上方；互连金属线，用于将MOS晶体管与金属区连接，使得N个MOS晶体管以并联的形式连接。本发明在不改变现有的测试硬件条件下，能够有效的解决测试机台及针卡在测试MOS晶体管漏电流时精度不足的问题，以便精确，高效的测试出MOS晶体管漏电流；测试过程方便简洁，并且可以降低测试成本，有利于本发明的应用与推广；本发明针对小尺寸MOS晶体管进行测试，以便了解MOS晶体管的性能，在后续芯片设计中提出解决方案，以便芯片的集成。

Description

改善WAT测试精度的测试单元及其测试方法
技术领域
本发明涉及半导体器件制备工艺领域，特别是涉及一种改善WAT测试精度的测试单元及其测试方法。
背景技术
半导体工艺在集成电路设计或工艺技术平台开发中，通常需要通过多种漏电测试结构来反映半导体器件的电路设计和工艺能力是否正常，不同的漏电测试结构可反映不同的器件特性，从而可根据器件特性改善半导体器件中的电路设计或者工艺。晶体管是半导体集成芯片普遍应用的器件。目前对于低功耗的集成芯片，晶体管的漏电流就成为至关重要的参数，晶体管漏电流直接影响着低功耗集成芯片的静态功耗。随着集成芯片的集成度进一步提高，集成芯片的功耗会进一步缩小，晶体管的漏电流值也会趋近于更小。
晶圆允收测试（Wafer Acceptance Test，WAT），是一种用来测试监控生产的晶圆工艺好坏的判断方法，会使用到专用的测试机台以及测试针卡，并且测试摆放在晶圆上故意制造的测试单元（testkey）。但是随着工艺的不断发展，对于测试机台以及测试针卡的精度要求越来越高，而相应的，现有的硬件设备无论出于成本考虑还是其他考虑，无法同步提升，所以需要得到更为准确的WAT数据，就需要对WAT测试单元进行优化，使其能满足先进工艺要求精度的同时，又能使用现有的测试硬件。
鉴于以上，有必要提供一种改善WAT测试精度的测试单元及其测试精度，在满足能使用现有的测试硬件条件的同时，避免了现有技术中机台及针卡测试精度不足的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善WAT测试精度的测试单元及其测试方法，用于在满足能使用现有的测试硬件条件的同时，避免了现有技术中机台或针卡测试精度不足的问题。
为实现上述目的及其他相关目的，本发明提供一种改善WAT测试精度的测试单元，所述改善WAT测试精度的测试单元包括：
MOS晶体管区，包括N个特征尺寸相同的MOS晶体管，N≥2，所述MOS晶体管包括源极、漏极、栅极及衬底；
金属区，位于所述MOS晶体管区上方，所述金属区包括源极金属区、漏极金属区、栅极金属区及衬底金属区；
互连金属线，用于将所述MOS晶体管的所述源极与所述源极金属区连接，所述漏极与所述漏极金属区连接，所述栅极与所述栅极金属区连接，所述衬底与所述衬底金属区连接，使得N个所述MOS晶体管以并联的形式连接。
可选地，N个所述MOS晶体管处于同一水平线上，N个所述MOS晶体管的源极、漏极及栅极分别处于同一水平线。
可选地，N的数量为10。
可选地，相邻两所述MOS晶体管之间具有间隔，所述间隔不小于0.28μm。
可选地，所述MOS晶体管为P型MOS晶体管或N型MOS晶体管极。
可选地，所述MOS晶体管区的N个所述MOS晶体管区型号相同。
本发明提供一种改善WAT测试精度的测试单元的测试方法，用于使用上述任意一项所述的改善WAT测试精度的测试单元，所述改善WAT测试精度的测试单元的测试方法包括：
S1：提供所述改善WAT测试精度的测试单元；
S2：对所述改善WAT测试精度的测试单元进行测试，获取所述测试单元的漏电流总值Iall；
S3：获取N个所述MOS晶体管的宽度总值Wall；
S4：获取单个所述MOS晶体管的漏电流Ioff=Iall/Walll。
可选地，获取所述单元的漏电流总值为pA级别。
可选地，所述MOS晶体管的宽度总值为Wall＝NWi，其中Wi为单个所述MOS晶体管的宽度。
如上所述，本发明的改善WAT测试精度的测试单元及其测试方法，具有以下有益效果：本发明在不改变现有的测试硬件条件下，能够有效的解决测试机台或针卡在测试MOS晶体管漏电流时精度不足的问题，以便精确，高效的测试出MOS晶体管漏电流；测试过程方便简洁，并且可以降低测试成本，有利于本发明的应用与推广；本发明针对小尺寸MOS晶体管进行测试，以便了解小尺寸MOS晶体管的性能，在后续芯片设计中提出解决方案，以便后期芯片的集成。
附图说明
图1显示为现有技术中WAT测试单元的结构示意图。
图2显示为利用现有技术中WAT测试单元重复测试不同小尺寸MOS晶体管漏电流的折线图。
图3显示为本发明的改善WAT测试精度的测试单元结构示意图。
图4显示为本发明的改善WAT测试精度的测试单元的测试方法的流程示意图。
元件标号说明
MOS晶体管 10，源极 11，漏极 12，栅极 13，源极金属区 21，漏极金属区 22，栅极金属区 23。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，为现有技术中的WAT测试单元的结构示意图；如图2所示，为利用现有技术中的WAT测试单元重复测试两次不同小尺寸MOS晶体管漏电流的折线图。所述WAT测试单元每次测试一个小尺寸MOS晶体管的漏电流（如图1所示），由于MOS晶体管的漏电流数量级很小，MOS晶体管漏电流会不稳定，波动大（如图2所示），导致漏电流精度不足，又因为MOS晶体管的漏电流对于低功耗的集成芯片是至关重要的参数，MOS晶体管漏电流直接影响着低功耗集成芯片的静态功耗，影响研究人员对MOS晶体管性能的研究，也会在后续的电路集成中造成不便。
发明人基于以上发现并经过研究分析，提出一种改善WAT测试精度的测试单元，如图3至图4所示，以解决现有技术中机台或针卡测试精度不足的问题。下面结合附图详细描述本发明的改善WAT测试精度的测试单元及其测试方法。
实施例一
如图3所示，本实施例提供一种改善WAT测试精度的测试单元，所述改善WAT测试精度的测试单元包括：
MOS晶体管区，包括N个特征尺寸相同的MOS晶体管10，N≥2，所述MOS晶体管10包括源极11、漏极12、栅极13及衬底；
金属区，位于所述MOS晶体管区上方，所述金属区包括源极金属区21、漏极金属区22、栅极金属区23及衬底金属区；
互连金属线，用于将所述MOS晶体管10的所述源极11与所述源极金属区21连接，所述漏极12与所述漏极金属区22连接，所述栅极13与所述栅极金属区23连接，所述衬底与所述衬底金属区连接，使得N个所述MOS晶体管10以并联的形式连接。所述改善WAT测试精度的测试单元的测试原理为：使用现有技术中的测试硬件设备，直接测出所述测试单元的漏电流总值Iall，所述漏电流总值Iall为整个所述MOS晶体管区并联的N个所述MOS晶体管10的漏电流总值Iall；通过测量获取所述N个MOS晶体管10的宽度总值Wall；利用公式获得所述MOS晶体管的漏电流Ioff=Iall/Wall。
作为示例，N个所述MOS晶体管10处于同一水平线上，即N个所述MOS晶体管10的源极11、漏极12及栅极13分别处于同一水平线（如图3所示）。
这里需要说明的是，所述改善WAT测试精度的测试单元是放在芯片与芯片之间或者说是裸片与裸片之间的切割道上进行测试的，所述改善WAT测试精度的测试单元可以放下预设的所有MOS晶体管10，此时，N的值可根据实际需要进行设置，在此不作限制。
作为一较佳示例，本实施例中设置10个所述MOS晶体管10，10个所述MOS晶体管10处于同一水平线上有利于所述源极11靠近所述源极金属区21，所述漏极12靠近所述漏极金属区22、所述栅极13靠近所述栅极金属区23，及所述衬底靠近所述衬底金属区（所述衬底及所述衬底金属图中为未示出）。相对应的减少了用于连接的所述互连金属线，也可避免因所述互连金属线产生的电阻，从而影响漏电流的测试。测试过程方便简洁，并且可以降低测试成本，有利于本发明的应用与推广。
作为示例，相邻两所述MOS晶体管10之间具有间隔，所述间隔不小于0.28μm。
这里需要说明的是，这个间隔距离不能小于制作所述测试单元定义的最小尺寸，本实施例中结合所述MOS晶体管10的尺寸大小，优选采用间隔距离不小于0.28μm。本实施例中所测试的所述MOS晶体管10是针对小尺寸MOS晶体管10进行测试，可以了解小尺寸MOS晶体管10的性能，在后续芯片设计中提出解决方案，以便后期芯片的集成。
作为示例，所述MOS晶体管10可以为P型MOS晶体管，也可以为N型MOS晶体管极；所有所述MOS晶体管10区型号相同，即均为P型MOS晶体管或均为N型MOS晶体管。
在所述测试单元工作时，通过所述栅极金属区23向所述MOS晶体管的栅极13施加电压Vg，施加的电压Vg等于0伏，通过所述源极金属区21向所述MOS晶体管的源极11施加电压Vs，施加的电压Vs等于0伏，通过所述衬底金属区向所述MOS晶体管的衬底施加电压Vb，施加的电压Vb等于0伏，通过所述漏极金属区22向所述漏极12施加的电压Vd为拥有正值或负值的工作电压，所述工作电压Vd的正负与所述MOS晶体管的类型有关。当所述MOS晶体管区的MOS晶体管为N型MOS晶体管时，所述漏极施加的电压Vd为正值；当所述MOS晶体管区的MOS晶体管为P型MOS晶体管时，所述漏极施加的电压Vd为负值。在所述测试单元上设置好测试条件后，可以直接对所述测试单元进行读数，获得所述MOS晶体管区的漏电流总值Iall。
实施例二
本实施例提供一种改善WAT测试精度的测试单元的测试方法，所述改善WAT测试精度的测试单元的测试方法可使用实施例一所述的改善WAT测试精度的测试单元，所述改善WAT测试精度的测试单元的测试方法包括如下步骤：
如图3至图4所示，首先进行步骤S1，提供所述改善WAT测试精度的测试单元。
如图3至图4所示，接着进行步骤S2，对所述改善WAT测试精度的测试单元进行测试，获取所述测试单元的漏电流总值Iall。
这里需要说明的是，本实施中所涉及到的测试硬件设备，如测试机台及测试针卡，是现有技术中的硬件设备，可直接测出所述测试单元的漏电流总值Iall。待测试的所述MOS晶体管区内的所述MOS晶体管10的数量要足够多，使漏电流足够大，才能更好的满足漏电流的测试要求，利用现有技术中的硬件设备可以精准的测量出漏电流总值Iall，数量越大测量的精确性越高。为满足测试要求，在本实施例中，将所述MOS晶体管区内的N个MOS晶体管，N设定为10个，以10个所述MOS晶体管10的并联连接实现所述改善WAT测试精度的测试单元的电路。
如图3至图4所示，接着进行步骤S3，获取N个所述MOS晶体管10的宽度总值Wall。
这里需要说明的是，N个所述MOS晶体管10处于同一水平线上，事先获取每个所述MOS晶体管10的宽度，所述宽度总和即为所述MOS晶体管的宽度总值Wall，但是每个所述MOS晶体管10之间还设置有预设的间隔距离，本实施例中优选采用的是0.28μm，间隔距离很小。
较佳的，因为每个所述MOS晶体管10的型号大小相同，只需事先获取单个所述MOS晶体管10的宽度Wi即可，利用公式即可获取所述MOS晶体管10的宽度总值Wall＝NWi。本实施例中设置10个所述MOS晶体管10，其所述宽度总值为Wall＝10Wi。
如图3至图4所示，接着进行步骤S4，获取所述MOS晶体管的漏电流Ioff=Iall/Wall。
通过上述漏电流测试公式结果可知，本实施例中，所述MOS晶体管的漏电流为Ioff=Iall/（10Wi）。
实际应用中，由于漏电流数值的数量级很小，为pA级别，并且不稳定，需要对所述改善WAT测试精度的测试单元进行多组测试，以确保测试的准确性。
综上所述，本发明提供一种改善WAT测试精度的测试单元及其测试方法，所述改善WAT测试精度的测试单元包括：MOS晶体管区，包括N个特征尺寸相同的MOS晶体管；金属区，位于MOS晶体管区上方；互连金属线，用于将MOS晶体管的源极、漏极、栅极及衬底分别与源极金属区、漏极金属区、栅极金属区及衬底金属区连接，使得N个MOS晶体管以并联的形式连接。本发明在不改变现有的测试硬件条件下，能够有效的解决测试机台及针卡在测试MOS晶体管漏电流时精度不足的问题，以便精确，高效的测试出MOS晶体管漏电流；测试过程方便简洁，并且可以降低测试成本，有利于本发明的应用与推广；本发明针对小尺寸MOS晶体管进行测试，以便了解MOS晶体管的性能，在后续芯片设计中提出解决方案，以便后续芯片的集成。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种改善WAT测试精度的测试单元，其特征在于，所述改善WAT测试精度的测试单元包括：
MOS晶体管区，包括N个特征尺寸相同的MOS晶体管，N≥2，所述MOS晶体管包括源极、漏极、栅极及衬底；
金属区，位于所述MOS晶体管区上方，所述金属区包括源极金属区、漏极金属区、栅极金属区及衬底金属区；
互连金属线，用于将所述MOS晶体管的所述源极与所述源极金属区连接，所述漏极与所述漏极金属区连接，所述栅极与所述栅极金属区连接，所述衬底与所述衬底金属区连接，使得N个所述MOS晶体管以并联的形式连接。
2.根据权利要求1所述的改善WAT测试精度的测试单元，其特征在于：N个所述MOS晶体管处于同一水平线上，N个所述MOS晶体管的源极、漏极及栅极分别处于同一水平线。
3.根据权利要求1所述的改善WAT测试精度的测试单元，其特征在于：N的数量为10。
4.根据权利要求1所述的改善WAT测试精度的测试单元，其特征在于：相邻两所述MOS晶体管之间具有间隔，所述间隔不小于0.28μm。
5.根据权利要求1所述的改善WAT测试精度的测试单元，其特征在于：所述MOS晶体管为P型MOS晶体管或N型MOS晶体管极。
6.根据权利要求5所述的改善WAT测试精度的测试单元，其特征在于：所述MOS晶体管区的N个所述MOS晶体管区型号相同。
7.一种如权利要求1~6中任一项所述的改善WAT测试精度的测试单元的测试方法，其特征在于，所述改善WAT测试精度的测试单元的测试方法包括：
S1：提供所述改善WAT测试精度的测试单元；
S2：对所述改善WAT测试精度的测试单元进行测试，获取所述测试单元的漏电流总值Iall；
S3：获取N个所述MOS晶体管的宽度总值Wall；
S4：获取所述MOS晶体管的漏电流Ioff=Iall/Wall。
8.根据权利要求7所述的改善WAT测试精度的测试单元的测试方法，其特征在于：获取所述测试单元的漏电流总值为pA级别。
9.根据权利要求7所述的改善WAT测试精度的测试单元的测试方法，其特征在于：所述MOS晶体管的宽度总值为Wall＝NWi，其中Wi为单个所述MOS晶体管的宽度。
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