CN115707981A - 器件电学性能的测试方法 - Google Patents

Abstract

本申请实施例涉及半导体领域，提供一种器件电学性能的测试方法，包括：提供器件，器件内具有至少两个晶体管，晶体管具有源极、漏极、栅极、至少两个与源极相接触的第一导电柱和至少两个与漏极相接触的第二导电柱，其中一晶体管为待测晶体管；对第一导电层和第二导电层进行图形化处理，形成第一导电层和第二导电层，第一导电层与待测晶体管对应的所有第一导电柱接触电连接，第二导电层与待测晶体管对应的所有第二导电柱接触电连接；向第一导电层、第二导电层和待测晶体管的栅极提供可变的测试信号，并获取第一导电层和第二导电层的输出信号；基于输出信号，检测待测晶体管的电学性能。本申请实施例有利于提高测量的器件电学性能的准确度。

Description

器件电学性能的测试方法

技术领域

本申请实施例涉及半导体领域，特别涉及一种器件电学性能的测试方法。

背景技术

在电子产品，特别是集成电路的制造过程中，往往需要对器件的电学性能进行测试。其中，在产品失效分析或者竞品分析中，集成电路芯片中器件的饱和电流是一个很重要的参数，表征着器件的电流驱动能力，设计一种能精准测量集成电路芯片内器件的饱和电流的测试方法，可以帮助设计产品的人员了解市场主流产品中重要器件的电流驱动能力，为新产品的设计提供参考。

然而，在对集成电路芯片中器件进行电学性能的测试时，对器件进行测试的探针自身存在的电阻、探针与待测器件之间的接触电阻以及待测器件内部结构之间相连接产生的电阻均会对测试结构产生干扰，影响测量的器件的电学性能，譬如降低测量的集成电路芯片内器件的饱和电流的准确度。

因此，亟需设计一种新的器件电学性能的测试方法，以提高测量的器件的电学性能的准确度。

发明内容

本发明实施例提供一种器件电学性能的测试方法，至少有利于提高测量的器件的电学性能的准确度。

本申请实施例提供的一种器件电学性能的测试方法，包括：提供器件，所述器件中具有至少两个相互间隔的晶体管，所述晶体管具有源极、漏极以及栅极，所述晶体管还具有至少两个与所述源极相接触的第一导电柱，以及至少两个与所述漏极相接触的第二导电柱，其中一个所述晶体管作为待测晶体管；形成第一导电层，所述第一导电层与所述待测晶体管对应的所有所述第一导电柱接触电连接；形成第二导电层，所述第二导电层与所述待测晶体管对应的所有所述第二导电柱接触电连接；向所述第一导电层、所述第二导电层以及所述待测晶体管的栅极提供可变的测试信号，并获取所述第一导电层以及所述第二导电层的输出信号；基于所述输出信号，检测所述待测晶体管的电学性能。

本申请实施例提供的技术方案至少具有以下优点：

在测试电路中，为了测量单个晶体管的电学性能，形成第一导电层和第二导电层。其中，第一导电层仅仅与待测晶体管对应的所有第一导电柱接触电连接，第二导电层仅仅与待测晶体管对应的所有第二导电柱接触电连接，如此有利于避免与待测晶体管相邻的晶体管对待测晶体管的测试结果造成干扰，以实现对单个待测晶体管电学性能的测试。此外，由于第一导电层与待测晶体管对应的所有第一导电柱接触电连接，有利于真实模拟待测晶体管实际工作时多个第一导电柱之间相互并联的状态，以降低测试电路中源极处电阻与实际工作电路中源极处电阻的差异；由于第二导电层与待测晶体管对应的所有第二导电柱接触电连接，有利于真实模拟待测晶体管实际工作时多个第二导电柱之间相互并联的状态，以降低测试电路中漏极处电阻与实际工作电路中漏极处电阻的差异。而且，第一导电层通过待测晶体管的每一第一导电柱给源极提供测试电压，第二导电层通过待测晶体管的每一第二导电柱给漏极提供测试电压，使得源极上的测试电压分布均匀，漏极上的测试电压也分布均匀，有利于增大源极和漏极处于工作状态的区域。因此，形成第一导电层和第二导电层有利于提高通过测试电路测量出的待测晶体管电学性能的准确性，从而提高待测晶体管的饱和电流值的准确性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。

图1至图4为本申请实施例提供的器件内部的4种局部俯视结构示意图；

图5为图1中沿AA1方向的局部剖面结构示意图；

图6为本申请实施例提供的器件电学性能的测试方法的一种示意图；

图7为图6对应的测试方法原理图；

图8为本申请实施例提供的器件电学性能的测试方法的另一种示意图；

图9为图8对应的测试方法原理图。

具体实施方式

由背景技术可知，用于测量器件电学性能的测试方法所产生的测试结果的准确度有待提高。

经分析发现，目前集成电路芯片内器件的伏安特性曲线的测试都是在电连接层进行，该电连接层通常与器件中多个导电结构(例如场效应晶体管)之间电连接，因而通过电连接层进行测试时，测量出来的结果不是某一单个导电结构的伏安特性曲线。在一些实施例中，器件中具有至少两个相互间隔的晶体管，晶体管具有源极、漏极以及栅极，还具有至少两个与源极相接触的第一导电柱，以及至少两个与漏极相接触的第二导电柱，器件中还具有第一电连接层以及第二电连接层，且第一电连接层与至少两个晶体管对应的所有第一导电柱接触电连接，第二电连接层与至少两个晶体管对应的所有第二导电柱接触电连接。当为了测量单个晶体管的电学性能时，会先去除第一电连接层以及第二电连接层，然后将测试用的探针设置在与该晶体管接触连接的导电柱上，以避免与该相邻的晶体管相邻的晶体管对该晶体管的测试结果造成干扰。

其中，在器件实际工作时，由于在多个晶体管的源极上均设置第一导电柱，多个第一导电柱之间通过第一电连接层实现电连接，且多个晶体管的漏极上均设置第二导电柱，多个第二导电柱之间通过第二电连接层实现电连接，从而通过第一电连接层实现对多个晶体管的源极的控制，通过第二电连接层实现对多个晶体管的漏极的控制。

然而，一方面，待测晶体管实际工作时，与待测晶体管的源极接触连接的至少两个第一导电柱均与同一第一电连接层接触电连接，与待测晶体管的漏极接触连接的至少两个第二导电柱均与同一第二电连接层接触电连接，因而在实际工作电路中，第一导电柱之间以及第二导电柱之间均是并联关系，则源极处至少两个第一导电柱的等效电阻小于单个第一导电柱的电阻，漏极处至少两个第二导电柱的等效电阻小于单个第二导电柱的电阻。在对待测晶体管进行测试时，由于对源极进行测试的探针仅设置在其中一个第一导电柱上，因而在测试电路中，源极处的电阻为单个第一导电柱的电阻，比实际工作电路中源极处的电阻大，而且，探针仅设置在一个第一导电柱上，使得探针通过第一导电柱施加给源极的测试电压在源极上分布不均匀，即源极上与该第一导电柱靠近的局部区域的电压能达到测试电压的大小，源极其他区域的电压达不到测试电压的大小，等效于源极上真正处于工作状态的区域比实际工作时的区域小，以此类推，在测试电路中漏极处电阻为单个第二导电柱的电阻，比实际工作电路中漏极处电阻大，且对漏极进行测试的探针仅设置在其中一个第二导电柱上时，漏极上真正处于工作状态的区域也比实际工作时的区域小。其中，无论是测试电路中源极处电阻大于实际工作电路中源极处电阻，以及测试电路中漏极处电阻均大于实际工作电路中漏极处电阻，还是测试电路中源极上真正处于工作状态的区域比实际工作时的区域小，以及测试电路中漏极上真正处于工作状态的区域比实际工作时的区域小，均会使得通过测试电路测量出的待测晶体管的饱和电流值比待测晶体管实际工作时的饱和电流值小，从而影响待测晶体管测试结果的准确性。

另一方面，由于设置在待测晶体管的第一导电柱和第二导电柱上的探针自身的电阻，以及探针与第一导电柱或第二导电柱之间的接触电阻均会占据一部分测试电压，使得通过探针实际施加在源极或漏极的电压值比给探针设置的应该施加给源极或漏极的电压值小，从而使得通过测试电路测量出的待测晶体管的饱和电流值比待测晶体管实际工作时的饱和电流值小，从而影响待测晶体管测试结果的准确性。

本申请实施例提供一种器件电学性能的测试方法，包括：形成第一导电层和第二导电层，通过第一导电层避免待测晶体管的源极与其他晶体管的源极电连接，通过第二导电层避免待测晶体管的漏极与其他晶体管的漏极电连接，如此有利于避免其他晶体管对待测晶体管的测试结果造成干扰，以实现对单个待测晶体管电学性能的测试。此外，第一导电层和第二导电层有利于模拟待测晶体管实际工作时多个第一导电柱之间相互并联以及多个第二导电柱之间相互并联的状态，以降低测试电路中源极处电阻与实际工作电路中源极处电阻的差异和降低测试电路中漏极处电阻与实际工作电路中漏极处电阻的差异，而且，第一导电层和第二导电层有利于增大源极和漏极处于工作状态的区域，从而有利于提高通过测试电路测量出的待测晶体管电学性能的准确性，从而提高待测晶体管的饱和电流值的准确性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

本申请实施例提供一种器件电学性能的测试方法，以下将结合附图对本申请实施例提供的半导体结构进行详细说明。图1至图4为本申请实施例提供的器件内部的4种局部俯视结构示意图；图5为图1中沿AA1方向的局部剖面结构示意图；图6为本申请实施例提供的器件电学性能的测试方法的一种示意图；图7为图6对应的测试方法原理图；图8为本申请实施例提供的器件电学性能的测试方法的另一种示意图；图9为图8对应的测试方法原理图。

参考图1至图9，器件电学性能的测试方法包括如下步骤：

参考图1和图5，提供器件，器件中具有至少两个相互间隔的晶体管，晶体管具有源极110、漏极120以及栅极130，晶体管还具有至少两个与源极110相接触的第一导电柱140，以及至少两个与漏极120相接触的第二导电柱150，其中一个晶体管作为待测晶体管101。

继续参考图1，待测晶体管101还具有与栅极130相接触的第三导电柱131、基极104以及与基极104相接触的第四导电柱114。需要说明的是，器件具有基底，晶体管的源极110、漏极120以及基极104均位于基底中。在一些实施例中，第一导电柱140位于源极110远离基底的一侧，第二导电柱150位于漏极120远离基底的一侧，第三导电柱131位于栅极远离基底的一侧，且第四导电柱114位于基极104远离基底的一侧。

需要说明的是，图1中以同一源极110上具有4个第一导电柱140，同一漏极120上具有4个第二导电柱150，栅极130上具有1个第三导电柱131，且基极104上具有5个第四导电柱114为示例，在实际应用中，只需同一源极上的第一导电柱的数量和同一漏极上的第二导电柱的数量均不低于两个即可，对第三导电柱的数量和第四导电柱的数量不做限制。

需要说明的是，待测晶体管101中可以包括多个子晶体管，即与待测晶体管101中的一个第一导电柱140对应的基底100的局部区域为一个子晶体管的源极，待测晶体管101的源极110由多个子晶体管的源极共同构成，且与待测晶体管101中的一个第二导电柱150对应的基底100的局部区域为一个子晶体管的漏极，待测晶体管101的漏极120由多个子晶体管的漏极共同构成，图1中以一个待测晶体管101包括4个子晶体管为示例，在实际应用中，对同一待测晶体管101中子晶体管的数量不做限制。其中，待测晶体管101中的子晶体管的电学性能可以通过待测晶体管101的电学性能体现。此外，除待测晶体管101之外的晶体管也可以包括多个子晶体管。

需要说明的是，在一些实施例中，第一导电柱140远离基底的顶面、第二导电柱150远离基底的顶面、第三导电柱131远离基底的顶面均与第四导电柱114远离基底的顶面齐平。而且，在基底指向第一导电柱140的方向上，第一导电柱140的厚度、第二导电柱150的厚度、第三导电柱131的厚度和第四导电柱114的厚度相等，即第一导电柱140、第二导电柱150、第三导电柱131和第四导电柱114为同层设置的结构。

继续参考图1，形成第一导电层112，第一导电层112与待测晶体管101对应的所有第一导电柱140接触电连接；形成第二导电层113，第二导电层113与待测晶体管101对应的所有第二导电柱150接触电连接。

由于第一导电层112仅仅与待测晶体管101对应的所有第一导电柱140接触电连接，且第二导电层113仅仅与待测晶体管101对应的所有第二导电柱150接触电连接，如此，第一导电层112和第二导电层113有利于模拟待测晶体管101实际工作时多个第一导电柱140之间相互并联以及多个第二导电柱150之间相互并联的状态，以降低测试电路中源极110处电阻与实际工作电路中源极110处电阻的差异和降低测试电路中漏极120处电阻与实际工作电路中漏极120处电阻的差异，而且，第一导电层112和第二导电层113有利于增大源极110和漏极120处于工作状态的区域，从而有利于提高通过测试电路测量出的待测晶体管101电学性能的准确性，从而提高待测晶体管101的饱和电流值的准确性，以提高测量出的待测晶体管101中子晶体管的电学性能以及饱和电流值的准确性。

此外，在一些实施例中，参考图2，器件还可以包括：与第四导电柱114接触电连接的第三导电层124。如此，可以通过设置第三导电层124模拟待测晶体管101实际工作时多个第四导电柱114之间相互并联的状态，而且有利于增大基极104处于工作状态的区域，从而有利于提高通过测试电路测量出的待测晶体管101电学性能的准确性，从而提高待测晶体管101的饱和电流值的准确性。

在垂直于第一导电柱140侧壁的平面中，第一导电层112和第二导电层113的截面形状至少包括以下几种形式：

在一些实施例中，参考图1或图2，在垂直于第一导电柱140侧壁的平面中，第一导电层112和第二导电层113的截面形状均可以为矩形。

其中，至少两个第一导电柱140沿第一方向X依次排布，且至少两个第二导电柱150也沿第一方向依次排布。由于第一导电柱140在源极110上的排布均匀，第二导电柱150在漏极120上排布均匀，有利于后续第一导电层112通过第一导电柱140将电信号均匀地施加在源极110上，以及有利于后续第二导电层113通过第二导电柱150将电信号均匀地施加在漏极120上。

由于受待测晶体管101周围的其他结构的影响或者制作工艺的限制，在另一些实施例中，参考图3，在垂直于第一导电柱140侧壁的平面中，第一导电层112和第二导电层113的截面形状均可以为三角形；在又一些实施例中，参考图4，在垂直于第一导电柱140侧壁的平面中，第一导电层112和第二导电层113的截面形状也均可以为菱形；在其他实施例中，在垂直于第一导电柱侧壁的平面中，第一导电层的截面形状与第二导电层的截面形状可以不同，且第一导电层的截面形状与第二导电层的截面形状也可以为五边形等规则图形或者不规则图形，即本申请实施例对第一导电层的截面形状和第二导电层的截面形状不做限制。

此外，在垂直于第一导电柱140侧壁的平面中，图2中以第三导电层124的截面形状为示例，在实际应用中，对第三导电层的截面形状不做限制。

需要说明的是，在垂直于第一导电柱140侧壁的平面中，图1至图3均以第一导电柱140、第二导电柱150、第三导电柱131和第四导电柱114的截面形状均为圆形为示例，在实际应用中，在垂直于第一导电柱侧壁的平面中，第一导电柱的截面形状、第二导电柱的截面形状、第三导电柱的截面形状和第四导电柱的截面形状可以不同，且均可以为椭圆形或者矩形等规则图形或者不规则图形，即本申请实施例对第一导电柱、第二导电柱、第三导电柱和第四导电柱的截面形状也不做限制。

上述各实施例中，结合参考图1至图5，待测晶体管101的源极110表面所在的面为第一平面，第一导电层112在第一平面的正投影覆盖与待测晶体管101对应的所有第一导电柱140在第一平面的正投影；待测晶体管101的漏极120表面所在的面为第二平面，第二导电层113在第二平面的正投影覆盖与待测晶体管101对应的所有第二导电柱150在第二平面的正投影。如此，第一导电层112有利于通过与待测晶体管101对应的每一第一导电柱140将测试电压或者测试电流均匀地施加在源极110上，第二导电层113有利于通过与待测晶体管101对应的每一第二导电柱150将测试电压或者测试电流均匀地施加在漏极120上，使得测试电路中待测晶体管101的工作状态更接近于实际工作电路中待测晶体管101的工作状态，从而提高通过第一导电层112和第二导电层113测量出的待测晶体管101电学性能的准确性，以提高测量出的待测晶体管101中子晶体管的电学性能以及饱和电流值的准确性。

此外，参考图2，当器件还包括：与第四导电柱114接触电连接的第三导电层124时，基极104表面所在的面为第三平面，第三导电层124在第三平面的正投影覆盖基极104上的所有第四导电柱114在第三平面的正投影。如此，第三导电层124有利于通过与基极104对应的每一第四导电柱114将测试电压或者测试电流均匀地施加在基极104上，使得测试电路中待测晶体管101的工作状态更接近于实际工作电路中待测晶体管101的工作状态，从而提高测量出的待测晶体管101电学性能的准确性。

需要说明的是，当第一导电柱140、第二导电柱150和第四导电柱114为同层设置的结构时，形成第一导电层112、第二导电层113和第三导电层124的步骤可以同时进行，有利于简化制备第一导电层112、第二导电层113和第三导电层124的工艺步骤。

在其他实施例中，在形成第一导电层、第二导电层和第三导电层的步骤中，还可以包括：形成至少一个第四导电层(图中未示出)，每一第四导电层仅与除待测晶体管101之外的一个晶体管(图中未示出)对应的第一导电柱(图中未示出)接触电连接；形成至少一个第五导电层(图中未示出)，每一第五导电层仅与除待测晶体管101之外的一个晶体管(图中未示出)对应的第二导电柱接触电连接。

如此，在除待测晶体管101之外的晶体管需要测试电学性能时，可以通过第四导电层和第五导电层模拟除待测晶体管101之外的某一晶体管实际工作时多个第一导电柱之间相互并联以及多个第二导电柱之间相互并联的状态，以降低测试电路中源极处电阻与实际工作电路中源极处电阻的差异和降低测试电路中漏极处电阻与实际工作电路中漏极处电阻的差异，而且，第四导电层和第五导电层有利于增大源极和漏极处于工作状态的区域，从而有利于提高通过测试电路测量出的除待测晶体管101之外的某一晶体管的电学性能的准确性，有利于提高本申请实施例提供的测试方法的通用性。

需要说明的是，第四导电层在第一平面的正投影可以覆盖与第四导电层对应的晶体管上的所有第一导电柱在第一平面的正投影，第五导电层在第二平面的正投影可以覆盖与第五导电层对应的晶体管上的所有第二导电柱在第二平面的正投影。如此，在除待测晶体管101之外的晶体管需要测试电学性能时，第四导电层有利于通过与除待测晶体管101之外的某一晶体管对应的每一第一导电柱将测试电压或者测试电流均匀地施加在源极上，第五导电层有利于通过与除待测晶体管101之外的某一晶体管对应的每一第二导电柱将测试电压或者测试电流均匀地施加在漏极上，使得测试电路中除待测晶体管101之外的某一晶体管的工作状态更接近于实际工作电路中该晶体管的工作状态，从而提高通过第四导电层和第五导电层测量出的待测晶体管101电学性能的准确性。

需要说明的是，可以通过同一制备工艺形成第一导电层112、第二导电层113、第三导电层124、第四导电层和第五导电层，以简化制备工艺步骤。在其他实施例中，也可以分步制备第一导电层、第二导电层、第三导电层、第四导电层和第五导电层。

在一些实施例中，第一导电柱140和第二导电柱150均位于器件内，在形成第一导电层112和第二导电层113之前，测试方法还包括：对器件进行平坦化处理，直至露出第一导电柱140顶面和第二导电柱150顶面。此外，当第一导电柱140、第二导电柱150、第三导电柱131和第四导电柱114为同层设置的结构时，上述平坦化处理，还会露出第三导电柱131顶面和第四导电柱114顶面。

其中，可以采用聚焦离子束技术形成第一导电层112和第二导电层113。聚焦离子束技术是一种集形貌观测、定位制样、成份分析、薄膜淀积和无掩模刻蚀各过程于一身的新型微纳加工技术，而且聚焦离子束技术和半导体工艺的兼容性能够使得这两种技术结合起来，大大提高了微电子工业上材料、工艺、器件分析及修补的精度和速度，因此，通过聚焦离子束技术形成第一导电层112和第二导电层113，有利于提高形成的第一导电层112和第二导电层113的尺寸精度。

聚焦离子束技术的工艺参数包括：电压为20kV～30kV，束流为5nA～20nA。工艺参数在该范围内时，在保证形成的第一导电层112和第二导电层113的尺寸精度较高的同时，有利于提高制备第一导电层112和第二导电层113的工作效率。在一些实施例中，可以将用于形成聚焦离子束的装置的工作模式调整至离子增强刻蚀模式，如此，在形成第一导电层112和第二导电层113的步骤中，有利于提高聚焦离子束的对准精度，并可以对初步形成的第一导电层112和第二导电层113的形状进行微调，从而进一步提高形成的第一导电层112和第二导电层113的尺寸精度。

其中，第一导电层112的材料和第二导电层113的材料均为钨、铜或者铂等导电材料中的至少一种。在一些实施例中，第一导电层112的材料和第二导电层113的材料均为钨，有利于在保证第一导电层112和第二导电层113具有良好的导电性能的同时，降低制备第一导电层112和第二导电层113的材料成本。

在第一导电柱140指向第一导电层112的方向上，第一导电层112和第二导电层113的厚度均为0.1um～2um，一方面，有利于保证制备第一导电层112和第二导电层113所需的时间较短，提高第一导电层112和第二导电层113的制备效率；另一方面，在源极110指向第一导电柱140的方向上，当相邻第一导电柱140或者相邻第二导电柱150之间的高度具有差异是，有利于避免第一导电层112或者第二导电层113自身断裂，以及避免第一导电层112与部分第一导电柱140之间接触不良和第二导电层113与部分第二导电柱150之间接触不良，从而有利于提高通过第一导电层112和第二导电层113测量出的待测晶体管101电学性能的准确性。

参考图6至图9，在形成第一导电层112和第二导电层113之后，测试方法还包括：向第一导电层112、第二导电层113以及待测晶体管101的栅极130提供可变的测试信号，并获取第一导电层112以及第二导电层113的输出信号。

其中，提供可变的测试信号和获取输出信号的步骤包括：向第一导电层112提供第一测试信号并获取第一导电层112的第一输出信号，第一测试信号为定值电压信号；向第二导电层113提供第二测试信号并获取第二导电层113的第二输出信号；向待测晶体管101的栅极130提供第三测试信号，第三测试信号为电压信号。

需要说明的是，在一些实施例中，第一测试信号可以为0V，即通过向第一导电层112提供第一测试信号使得源极处于0V状态。此外，针对不同类型的待测晶体管101，待测晶体管101处于饱和状态时的栅极130电压可能不同，因此，在对不同类型的待测晶体管101进行测试时，第三测试信号提供给栅极130的电压信号可以不同。

其中，提供第一测试信号和第二测试信号以及获取第一输出信号和第二输出信号的方法至少可以通过如下两种方式：

在一些实施例中，参考图6和图7，提供第一探针b和第二探针d，通过第一探针b提供第一测试信号，通过第二探针d获取第一输出信号；提供第三探针e和第四探针c，通过第三探针e获取第二输出信号，通过第四探针c提供第二测试信号，其中，第一输出信号以及第二测试信号均为电流信号，第一测试信号以及第二输出信号均为电压信号。

其中，第一探针b和第二探针d均与第一导电层112接触电连接，且第一探针b和第二探针d与第一导电层112的接触位置不同；第三探针e和第四探针c均与第二导电层113接触电连接，且第三探针e和第四探针c与第一导电层112的接触位置不同。

此外，继续参考图6，测试方法还包括：提供电压检测模块，电压检测模块电连接在第一探针b和第三探针e之间，电压检测模块基于第一测试信号以及第二输出信号，获取源漏极电压值；提供电流检测模块，电流检测模块电连接在第二探针d和第四探针c之间，电流检测模块基于第一输出信号以及第二测试信号，获取源漏极电流值。

其中，待测晶体管101、第一探针b、电压检测模块和第三探针e之间构成第一电路闭合回路，且第一电路闭合回路中的电流极小，近似为零，则第一探针b和第三探针e自身的电阻、第一探针b与第一导电层112之间的接触电阻以及第三探针e与第二导电层113之间的接触电阻在第一电路闭合回路中产生的压降近似为零。因此，在第一电路闭合回路中，通过电压检测模块可以准确获取源漏极电压值，从而有利于提高测量的待测晶体管101电学性能的准确性。

待测晶体管101、第二探针d、电流检测模块和第四探针c之间构成第二电路闭合回路，且第一电路闭合回路和第二电路闭合回路相互之间不会产生干扰。第二电路闭合回路中，流经第二探针d、第四探针c以及待测晶体管101的电流相同，则第二探针d和第四探针c自身的电阻、第二探针d与第一导电层112之间的接触电阻以及第四探针c与第二导电层113之间的接触电阻不会对电流检测模块获取的源漏极电流值造成干扰。

因此，上述通过第一探针b、第二探针d、第三探针e和第四探针c对待测晶体管101进行测量的方法，有利于提高通过电压检测模块获取的源漏极电压值的准确性，从而有利于提高测量的待测晶体管101电学性能的准确性。

在另一些实施例中，参考图8和图9，提供源极探针g，通过源极探针g提供第一测试信号以及获取第一输出信号；提供漏极探针h，通过漏极探针h提供第二测试信号以及获取第二输出信号，第一测试信号与第二测试信号均为电压信号，第一输出信号与第二输出信号均为电流信号。

此外，继续参考图8，测试方法还包括：提供电压检测模块，电压检测模块电连接在源极探针g与漏极探针h之间，电压检测装置基于第一测试信号以及第二测试信号，获取源漏极电压值；提供电流检测模块，电流检测模块电连接在源极探针g与漏极探针h之间，电流检测装置基于第一输出信号以及第二输出信号，获取源漏极电流值。

上述两种实施例中，当待测晶体管101还具有与栅极130相接触的第三导电柱131时，向待测晶体管101的栅极130提供第三测试信号的方法可以包括：提供第五探针a，使得第五探针a通过第三导电柱131给栅极130提供第三测试信号。

此外，当器件内的基极104上的具有第四导电柱114时，测试方法还包括：提供第六探针f，使第六探针f与第四导电柱11接触电连接，使得第六探针f通过第四导电柱114给基极104施加定值电压信号。在其他实施例中，当器件内的基极上的具有第四导电柱以及与第四导电柱接触电连接的第三导电层时，测试方法还包括：提供第六探针，使第六探针与第三导电层接触电连接，使得第六探针通过第三导电层和第四导电柱给基极104施加定值电压信号。其中，第六探针f给基极104施加的定值电压信号可以为0V。

上述各种实施例中，在获取第一导电层112以及第二导电层113的输出信号之后，基于输出信号，检测待测晶体管101的电学性能。

其中，待测晶体管101的电学性能包括伏安特性曲线。

在一些实施例中，可以基于源漏极电压值和源漏极电流值，获取待测晶体管101的伏安特性曲线。此外，当向待测晶体管101的栅极130提供的第三测试信号对应电压等于源漏极电压值时，依据待测晶体管101的伏安特性曲线可以获取待测晶体管101的饱和电流。在其他实施例中，基于源漏极电压值和源漏极电流值，还可以获取待测晶体管101处于各阶段时的等效电阻。

需要说明的是，当向待测晶体管101的栅极130提供的第三测试信号对应的电压值等于源漏极电压值时，待测晶体管101处于饱和状态，此时获取的源漏极电流值为待测晶体管101的饱和电流值。在一些实施例中，第一探针b提供的第一测试信号对应的电压信号为0V，通过调整第三探针e提供的测试信号，使得源漏极电压值在0V～12V变化，第六探针f给基极104施加的电压信号为0V，待测晶体管101处于饱和状态时的栅极电压为1.1V，即第五探针a给栅极139施加的电压信号为1.1V，当源漏极电压值等于该栅极电压1.1V时，此时源漏极电压值对应的源漏极电流值为待测晶体管101的饱和电流值。

综上所述，通过形成第一导电层112和第二导电层113，有利于模拟待测晶体管101实际工作时多个第一导电柱140之间相互并联以及多个第二导电柱150之间相互并联的状态，以降低测试电路中源极110处电阻与实际工作电路中源极110处电阻的差异和降低测试电路中漏极120处电阻与实际工作电路中漏极120处电阻的差异，而且，第一导电层112和第二导电层113有利于增大源极110和漏极120处于工作状态的区域，从而有利于提高通过测试电路测量出的待测晶体管101电学性能的准确性，以及提高待测晶体管101的饱和电流值的准确性，且有利于提高测量出的待测晶体管101中子晶体管的电学性能以及饱和电流值的准确性，从而帮助设计产品的人员了解市场主流产品中重要器件的电流驱动能力，为新产品的设计提供参考。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种器件电学性能的测试方法，其特征在于，包括：

提供器件，所述器件中具有至少两个相互间隔的晶体管，所述晶体管具有源极、漏极以及栅极，所述晶体管还具有至少两个与所述源极相接触的第一导电柱，以及至少两个与所述漏极相接触的第二导电柱，其中一个所述晶体管作为待测晶体管；

形成第一导电层，所述第一导电层与所述待测晶体管对应的所有所述第一导电柱接触电连接；

形成第二导电层，所述第二导电层与所述待测晶体管对应的所有所述第二导电柱接触电连接；

向所述第一导电层、所述第二导电层以及所述待测晶体管的栅极提供可变的测试信号，并获取所述第一导电层以及所述第二导电层的输出信号；

基于所述输出信号，检测所述待测晶体管的电学性能。

2.如权利要求1所述的器件电学性能的测试方法，其特征在于，所述电学性能包括伏安特性曲线。

3.如权利要求1所述的器件电学性能的测试方法，其特征在于，在形成所述第一导电层和所述第二导电层之前，所述测试方法还包括：对所述器件进行平坦化处理，直至露出所述第一导电柱顶面和所述第二导电柱顶面。

4.如权利要求1至3任一所述的器件电学性能的测试方法，其特征在于，向所述第一导电层、所述第二导电层以及所述待测晶体管的栅极提供可变的测试信号，并获取所述第一导电层以及所述第二导电层的输出信号的方法，包括：

向所述第一导电层提供第一测试信号并获取所述第一导电层的第一输出信号，所述第一测试信号为定值电压信号；

向所述第二导电层提供第二测试信号并获取所述第二导电层的第二输出信号；

向所述待测晶体管的栅极提供第三测试信号，所述第三测试信号为电压信号。

5.如权利要求4所述的器件电学性能的测试方法，其特征在于，提供所述第一测试信号和所述第二测试信号以及获取所述第一输出信号和所述第二输出信号的方法，包括：

提供第一探针和第二探针，通过所述第一探针提供所述第一测试信号，通过所述第二探针获取所述第一输出信号；

提供第三探针和第四探针，通过所述第三探针获取所述第二输出信号，通过所述第四探针提供所述第二测试信号，其中，所述第一输出信号以及所述第二测试信号均为电流信号，所述第一测试信号以及所述第二输出信号均为电压信号。

6.如权利要求5所述的器件电学性能的测试方法，其特征在于，提供所述第一测试信号和所述第二测试信号以及获取所述第一输出信号和所述第二输出信号的方法，还包括：

提供电压检测模块，所述电压检测模块电连接在所述第一探针和所述第三探针之间，所述电压检测模块基于所述第一测试信号以及所述第二输出信号，获取源漏级电压差值；

提供电流检测模块，所述电流检测模块电连接在所述第二探针和所述第四探针之间，所述电流检测模块基于所述第一输出信号以及所述第二测试信号，获取源漏极电流值。

7.如权利要求4所述的器件电学性能的测试方法，其特征在于，提供所述第一测试信号和所述第二测试信号以及获取所述第一输出信号和所述第二输出信号的方法，包括：

提供源极探针，通过所述源极探针提供所述第一测试信号以及获取所述第一输出信号；

提供漏极探针，通过所述漏极探针提供所述第二测试信号以及获取所述第二输出信号，所述第一测试信号与所述第二测试信号均为电压信号，所述第一输出信号与所述第二输出信号均为电流信号。

8.如权利要求7所述的器件电学性能的测试方法，其特征在于，提供所述第一测试信号和所述第二测试信号以及获取所述第一输出信号和所述第二输出信号的方法，还包括：

提供电压检测模块，所述电压检测模块电连接在所述源极探针与所述漏极探针之间，所述电压检测模块基于所述第一测试信号以及所述第二测试信号，获取源漏级电压差值；

提供电流检测模块，所述电流检测模块电连接在所述源极探针与所述漏极探针之间，所述电流检测装置基于所述第一输出信号以及所述第二输出信号，获取源漏极电流值。

9.如权利要求6或8所述的器件电学性能的测试方法，其特征在于，基于所述源漏级电压差值和所述源漏极电流值，获取所述待测晶体管的伏安特性曲线；当向所述待测晶体管的栅极提供的所述第三测试信号对应电压等于所述源漏级电压差值时，依据所述待测晶体管的伏安特性曲线获取所述待测晶体管的饱和电流。

10.如权利要求5或7所述的器件电学性能的测试方法，其特征在于，所述待测晶体管还具有与所述栅极相接触的第三导电柱；

向所述待测晶体管的栅极提供第三测试信号的方法，包括：

提供第五探针，通过所述第五探针提供所述第三测试信号。

11.如权利要求1所述的器件电学性能的测试方法，其特征在于，采用聚焦离子束技术形成所述第一导电层和所述第二导电层。

12.如权利要求11所述的器件电学性能的测试方法，其特征在于，所述聚焦离子束技术的工艺参数包括：电压为20kV～30kV，束流为5nA～20nA。

13.如权利要求1所述的器件电学性能的测试方法，其特征在于，所述待测晶体管的源极表面所在的面为第一平面，所述第一导电层在所述第一平面的正投影覆盖与所述待测晶体管对应的所有所述第一导电柱在所述第一平面的正投影；所述待测晶体管的漏极表面所在的面为第二平面，所述第二导电层在所述第二平面的正投影覆盖与所述待测晶体管对应的所有所述第二导电柱在所述第二平面的正投影。

14.如权利要求1所述的器件电学性能的测试方法，其特征在于，所述第一导电层的材料和所述第二导电层的材料均为钨、铜或者铂等导电材料中的至少一种。

15.如权利要求1所述的器件电学性能的测试方法，其特征在于，在所述第一导电柱指向所述第一导电层的方向上，所述第一导电层和所述第二导电层的厚度均为0.1um～2um。

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