JPH04233746A - 半導体集積回路における接点寸法測定方法 - Google Patents

半導体集積回路における接点寸法測定方法

Info

Publication number
JPH04233746A
JPH04233746A JP3229484A JP22948491A JPH04233746A JP H04233746 A JPH04233746 A JP H04233746A JP 3229484 A JP3229484 A JP 3229484A JP 22948491 A JP22948491 A JP 22948491A JP H04233746 A JPH04233746 A JP H04233746A
Authority
JP
Japan
Prior art keywords
region
contact
diffusion region
diffusion
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3229484A
Other languages
English (en)
Other versions
JP2963796B2 (ja
Inventor
Nicholas F Pasch
ニコラス エフ パッシュ
Philippe Schoenborn
フィリッペ シェーンボーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Corp
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Corp, LSI Logic Corp filed Critical LSI Corp
Publication of JPH04233746A publication Critical patent/JPH04233746A/ja
Application granted granted Critical
Publication of JP2963796B2 publication Critical patent/JP2963796B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/162Testing steps
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/934Sheet resistance, i.e. dopant parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体集積回路の製
造過程中において形成される部分の寸法の測定に関し、
特に集積回路上に形成される電気接点部の寸法の測定方
法に関するものである。
【0002】
【従来の技術】最近の集積回路においては、電気接点は
、典型的には半導体装置の絶縁層に形成される孔を通し
て導電材料を沈積もしくは析出させることによって形成
され、それによりその導電材料の下部に電気接点が形成
される。米国特許第4,631,248号(パッシュ、
1986年12月23日)には、集積回路において電気
接点を形成する1つの方法が開示されている。そのよう
な接点の電気的な性質は、絶縁層の孔の寸法に強く依存
する。
【0003】いくつかの応用分野においては、接点が形
成される際に絶縁層の孔の寸法を知ることが強く要求さ
れる。それは、集積回路の製造のプロセスについての情
報や最終的に得られる半導体装置の品質や性能について
の情報を与えるからである。不幸なことに最近の半導体
装置では、接点は1μmまたはそれ以下の寸法で形成さ
れることが多く、そのため、その寸法を測定することは
極めて困難となっている。そのような小さい接点形成用
の孔の寸法は、光学的に測定することは不可能であり、
高価な走査型電子顕微鏡(SEM)測定具を必要とする
。さらにその測定は半導体装置が製造過程中にある間に
行なわれる必要がある。なぜならば、集積回路の通常の
製造プロセスでは、接点形成用の孔は後に埋められてし
まうかまたはエッチング除去されてしまうからである。 孔が埋められてしまった場合には、その寸法が不明瞭と
なって測定不能となり、またエッチング除去された場合
には、当初の孔は消失して接点の寸法の痕跡が残されな
くなってしまう。
【0004】現在の技術水準では、接点の測定には2つ
の選択しか残されていない。その第1は、半導体装置が
未だ製造過程中にある時点、すなわち絶縁層に孔が形成
された後でかつその孔に導電材料が充填されたりまたは
その孔が変化してしまう前の段階で測定することである
。第2は半導体装置の完成品の断面を作成して、SEM
によって調べることである。
【0005】第1の方法すなわち半導体装置が完成する
前に調べる方法の問題は、それ以後のプロセスの影響が
明確ではなく、得られた情報がミスリーディングされて
しまうことである。加えるに、絶縁層の孔にアンダーカ
ットがある場合、すなわち孔の底部が頂部よりも広い場
合には、寸法を決定することが極めて困難であり、孔の
見掛け上の寸法は実際の接点寸法を正しく表わさない。
【0006】第2の方法、すなわち半導体装置完成品の
“解体”を要し、装置完成品を物理的に切断してSEM
で調べるという方法では、測定については遥かに決定的
かつ正確であるが、測定の過程で半導体装置を破壊しな
ければならない。半導体装置は極めて高価でまたその数
が少ない場合も多く、その場合には製造プロセスにおけ
る“精密な調整”の目的でかなりの数の半導体装置を犠
牲にすることが困難でかつ高コスト化を招く。
【0007】接点寸法の直接的な測定の問題に鑑み、接
点寸法に正確に対応するような値を求める間接測定手法
は極めて魅力的である。しかしながら、現在の技術では
接点寸法を間接的に測定する手法はない。いくつかの技
術はドーピング形状、チャンネル長さ、ライン幅などの
測定には有効であるが、これらは一般にバー形状の抵抗
値の測定または比抵抗値の測定に基づいており、接点寸
法測定の場合には適用できない。
【0008】絶縁層の下側の拡散領域の抵抗値を測定し
てその寸法を求めることは可能ではあるが、この方法は
絶縁層の孔を通して形成される接点の寸法を求めること
はできず、そして実際、接点寸法とはほぼ完全に無関係
である。
【0009】米国特許第3,388,457号(トッタ
、1968年6月18日)には、接点抵抗が測定される
ように、集積回路上に接点を形成する1つの方法が開示
されている。接点抵抗は“底辺”パラメーターが極めて
重要であるが、それは接点寸法、拡散特性、製造プロセ
ス中の孔を通してのコンタミネーションなどを含む数多
くの製造プロセスでのパラメーターに依拠し、上記の方
法ではそれぞれの独立の寄与分を求めることはできない
。このように接点抵抗に対するそれぞれの寄与が求めら
れないため、上記方法は、問題の有無だけは知得するこ
とができるが、プロセス調整には適当ではない。
【0010】接点の性質を抵抗で調べる他の方法が米国
特許第3,851,245号(ベーカー等、1974年
11月26日)に開示されている。この方法では、接点
形成用の孔に加えて別の複数の孔が形成される。これら
の孔は順次電気的に探査されて抵抗の測定を通じて、絶
縁層中にその孔が開いているか閉じているかの情報を与
える。この方法でも、製造プロセスの問題事態は判るが
、プロセス調整のための充分な情報は与えることができ
ない。
【0011】米国特許第3,974,443号(トーマ
ス、1976年8月10日)には集積回路上のライン幅
を直接的な抵抗測定により調べる方法が開示されており
、また米国特許第4,347,479号(キュレット、
1982年8月31日)にはウェハー上の集積抵抗ブリ
ッジによって、抵抗比の差により得られるライン幅の相
違によりフォトエッチング誤差を測定する方法が開示さ
れている。
【0012】抵抗測定に対する異なるアプローチとして
、集積回路におけるドーピング形状に適用する方法が米
国特許第4,456,879号(クラインネック、19
84年6月24日)に開示されており、ここでは直流電
流が半導体装置に加えられ、高周波数変調レーザー光源
が半導体の種々の点に照射されるように用いられる。 レーザー照射点の移動に起因する光電流の変化によって
、半導体の電気伝導度に関係する信号の形としてドーピ
ング形状を知ることができる。
【0013】米国特許第4,516,071号(ビュー
ラー、1985年5月7日)および米国特許第4,67
2,314号(コッカス、1987年6月9日)には、
抵抗を集積回路装置の特性の測定に用いるための集積回
路テスト構造の別の例が示されている。
【0014】前述のような抵抗(コンダクタンス)測定
方法は、いずれも集積回路装置について有用な情報を得
ることができるが、それらの多くは多数の異なるプロセ
スパラメーターに依存する測定値を得るものであるとこ
ろから、ただ1つのパラメーターの寄与分を求めること
は、不可能ではないにしても困難である。形状寸法の直
接測定を行なう方法でも、ライン幅またはチャンネル長
さを求めるために均一なバーの電気伝導特性を用いてい
る。これらの技術はいずれも接点境界領域の実際の寸法
を測定するには不適当である。
【0015】
【発明が解決しようとする課題】前述のように従来は、
非破壊的な方法(すなわち完成品を切断するような直接
的ではない間接的な方法)で、半導体サブストレートに
形成される電気接点の寸法、特にサブストレート上に絶
縁層を形成してその絶縁層の孔(接点形成用の孔)中に
導電材料を沈積もしくは析出させてその導電材料とサブ
ストレートとの境界部分の接点寸法を正確に測定するこ
とは困難であった。
【0016】したがってこの発明の目的は、半導体装置
における接点境界領域の現実の寸法を求めるための電気
的測定を行ない得るような接点構造を提供することにあ
る。
【0017】この発明の他の目的は、半導体装置におけ
る接点領域の寸法を求める技術を提供するにある。
【0018】
【課題を解決するための手段】前述のような課題を解決
するため、この発明においては次のような手段を講じて
いる。
【0019】すなわち、請求項1の発明の半導体集積回
路における接点寸法測定方法は、電気接点が形成される
べき半導体サブストレートに拡散領域を形成する段階と
;前記拡散領域の上に絶縁層を形成する段階と;前記絶
縁層にエッチングにより開口部を形成することによって
、前記拡散領域に対する接点用の窓を形成する段階と;
前記拡散領域における、前記接点用の窓の直下の部分の
電気的性質をイオン注入もしくは析出または拡散によっ
て変異させ、これにより拡散領域を横切って流す電流に
対し非導電性を示す変異領域を拡散領域中に形成する段
階と;電気的なプロービングが可能となるように、拡散
領域に対し電気的に接触させる他の開口部を形成する段
階と;電気的なプロービングによって非変異領域の固有
抵抗を確定する段階と;変異領域を含む拡散領域を横切
って抵抗値を測定する段階と;抵抗値の分析によって拡
散領域中の変異領域の寸法を計算し、絶縁層の接点用窓
の当初の寸法の正確な近似値を与える段階;とからなる
ことを特徴とするものである。
【0020】また請求項2の発明の方法においては、請
求項1の発明の方法において;拡散層の中心線からの接
点用窓の中心位置のオフセットを無視できる程度に、接
点用窓の直径が拡散領域の幅よりも充分に小さく、かつ
抵抗値の分析を次の式;
【0021】
【数2】 によって行なうこととしている。
【0022】また請求項3の発明の方法においては、請
求項1に記載の方法において;接点用窓を実質的に円形
としている。
【0023】また請求項4の発明の方法においては、請
求項1に記載の方法において;接点用窓を矩形としてい
る。
【0024】さらに請求項5の発明の方法においては、
請求項1に記載の方法において;拡散層における変異領
域がイオン注入によって形成されることとしている。
【0025】また請求項6の発明の方法においては、請
求項1に記載の方法において;拡散領域における変異領
域が、拡散領域における接点用窓に直接近接する部分の
導電性を反転させてダイオード構造を形成するようにし
て形成され、そして抵抗測定時において変異領域に逆バ
イアスを加えて変異領域を事実上非導電性となるように
することとしている。
【0026】また請求項7の発明の方法では、請求項1
に記載の方法において;拡散領域中の変異領域が、活性
化することなしに析出により拡散層内に絶縁スラグを植
え込むことによって形成されることとしている。
【0027】さらに請求項8の発明の方法では、請求項
1に記載の方法において;集積回路中に第2の接点構造
を形成する段階を含み、その第2の接点構造は、第1の
接点構造とは異なる軸線方向、好ましくは第1の接点構
造に対し直交する方向に沿って形成されることとしてい
る。
【0028】そしてまた請求項9の発明の半導体集積回
路における接点寸法測定方法は、電気接点が形成される
べき導体サブストレートに拡散領域を形成する段階と;
前記拡散領域の上に絶縁層を形成する段階と;前記拡散
領域に対する接点用の窓を形成する段階と;拡散領域に
おける接点用の窓の直下の部分の電気的性質を変異させ
て、その拡散領域を横切って流される電流に対して非導
電性を示す変異領域を拡散領域内に形成する段階と;電
気的なプロービングが可能となるように拡散層に対する
接触用の部分を形成する段階と;非変異領域の固有抵抗
を確定する段階と;変異領域を含む拡散領域の抵抗値を
測定する段階と;抵抗値の分析によって拡散領域内の変
異領域の寸法を計算し、絶縁層の接点用窓の当初の寸法
の正確な近似値を求める段階;とからなることを特徴と
するものである。
【0029】さらに請求項10の発明の半導体集積回路
における接点寸法測定方法は、半導体サブストレート内
の拡散領域上に形成される電気的接点構造の寸法を測定
する方法であって、かつ前記接点構造が拡散領域に至る
接点用の孔を含んでいる方法において;拡散領域内のあ
る領域を電気的に変異させて、その領域を事実上非導電
性にする段階と;抵抗値測定のために、電気的変異領域
の外側の位置において拡散領域に電気的に接触させるポ
イントを形成する段階と;変異領域に起因する拡散領域
の抵抗値の変化を測定する段階と;その変化を変異領域
の寸法に相関させる段階;とを有してなることを特徴と
するものである。
【0030】
【作用】この発明の方法によれば、接点寸法に正確に対
応する痕跡を残すような特別の接点構造が形成されて、
その部分で抵抗値測定が行なわれる。すなわち半導体サ
ブストレートに接点インターフェースとして拡散領域を
形成し、その上の絶縁層に形成されている接点形成用の
窓を通して拡散領域中にイオン注入を行なう(すなわち
その部分の電気的性質を変異させる)。このように電気
的に変異した領域の寸法が接点形成用の孔の寸法に密接
に関連する。拡散領域のうち変異されていない部分の抵
抗(またはコンダクタンス)が通常の手段(すなわち拡
散領域における変異領域の外側の位置での電気的なプロ
ービング)によって求められ、変異領域を含む拡散領域
に電流を流す。得られた抵抗測定値は、後述するような
数学的な関係を通じて、接点寸法の正確な根拠を与える
【0031】
【実施例】図1は半導体サブトスレート110内の拡散
領域120とその上に重ねられている絶縁層140とか
らなる接点サブストラクチャー100を示す。前記拡散
領域120は半導体サブストレート110における電気
接点を形成するような部分に形成される。前記絶縁層1
40には、(例えばプラズマエッチングのような)エッ
チングにより接点形成用の窓(接点形成用孔)150が
形成され、かつ電気的なプロービングが可能となるよう
に拡散領域120にアクセスできるような開口部(アク
セスポイント)160が形成されている。
【0032】同じく図1を参照すれば、拡散領域120
には、接点形成用の孔150を通じてイオン注入(また
は接点形成用の孔を通しての析出もしくは拡散)を行な
うことにより電気的変異領域130が形成されている。 すなわちこの変異領域130は、その寸法が前記接点形
成用の孔150のサイズに密接に関係し、かつ前記拡散
領域120を横切って前述の2つのアクセスポイント1
60の間を流れる電流に対し事実上非導電性にされる。 1つの実施例では、この電気的変異領域は、拡散領域の
導電性を事実上反転させるような物質をドーピングする
ことによって形成され、これによって、電気接点として
は有効であるが抵抗測定の目的で2つのアクセスポイン
ト160間に流す電流230(図2、図3参照)に対し
て反対方向へバイアスされてその電流に対し事実上非導
電性を示すようなダイオード構造が形成される。
【0033】他の実施例では拡散領域120に非活性化
注入剤としての絶縁性スラグを注入する(符号130の
部分において)。この場合には抵抗測定だけは可能であ
るが、絶縁スラグは接点物質として機能しないから、試
験のための構造にのみ有効である。
【0034】一旦サブストラクチャー100が形成され
れば、その後のプロセスが適用され、接点形成用の孔は
埋められるかまたはその他の処理に付されてしまう。通
常の状況では、これは接点形成用の孔の当初の寸法の測
定を不可能としてしまうようにその接点形成用の孔を変
形もしくは不明瞭にしてしまうことを意味する。しかし
ながらこの発明の構造では、接点形成用の孔の寸法に極
めて密接した形状として、その孔の背後に電気的変異領
域130が残っている。全ての工程が終了した後には(
すなわちサブストレートが完成した後には)、通常の手
段により拡散領域120の公称固有抵抗ρが測定される
【0035】図2、図3を参照すれば、電流230が電
気的変異領域130を横切って拡散領域120を通過す
る。必要があれば、電気的変異領域130を前記電流に
対し非導電性にするべくその変異領域にバイアス電圧を
加えても良い。前述のように電流を流すことによって拡
散領域120の抵抗値RT が測定される。
【0036】抵抗値RT と接点形成用の孔の直径dと
の関係は、次のような分析により与えられる。
【0037】接点形成用の孔(図1中の符号150)は
公称直径d0 を有する。その下側の拡散領域120に
は直径dの変異領域130がイオン注入等により形成さ
れている。dとd0 との間の差は、接点形成用の孔1
50をその公称寸法から逸脱させるような製造上の条件
変化や、サブストレートの拡散特性あるいは絶縁物質の
特性等に起因して生じる。接点形成用の孔150の位置
は拡散領域120の中心線からずれる(オフセットする
)こともあり、そのオフセット量をδとする。ある場合
には変異領域130の直径が接点形成用の孔150の現
実の寸法に極めて近いこともある。
【0038】図2、図3を参照すれば、接点形成用の孔
150の公称直径はd0 で与えられ、拡散領域120
の幅はw、高さはh、全長はLでそれぞれ与えられ、そ
の全長Lは次式 L=2l+d0  で表わされる。拡散領域120の全抵抗RT は2つの
部分からなることが判る。第1の部分は、2つの矩形状
の副領域220の抵抗Rであり、各副領域220の寸法
はl×w×hである。第2の部分は、変異領域130を
含む矩形状の領域210(その寸法はd×w×h)の抵
抗である。これは変異領域130の両側の2つの部分2
10の並列抵抗で表わされる。
【0039】図3を参照すれば、接点形成用の孔の付近
の抵抗要素(すなわち記号210の領域の抵抗)は、そ
の領域210内の4つの区分領域210a,210b,
210c,210dにそれぞれ対応する4つの抵抗成分
r1 ,r2 ,r3 ,r4 に分割され、変異領域
の一方の側における各抵抗r1 ,r2 はr1 =r
2 であり、変異領域の反対側における各抵抗r3 ,
r4 はr3 =r4 である。したがって接点形成用
の孔の付近の抵抗要素(符号210の領域)の等価抵抗
r′は次の式によって表わされる。
【0040】
【数3】
【0041】したがって全抵抗RT は次式で与えられ
る。
【数4】
【0042】ここでρは導電体(拡散領域)の固有抵抗
である。
【0043】微小長さΔxの積分によりr1 ,r3 
を計算する。
【数5】
【0044】r1 >r3 である場合には(任意に選
択可能であるが)、次の式が成立する。
【数6】
【0045】積分のために次のような変換を行なう。
【数7】
【0046】積分を実行すれば次式が得られる。
【数8】
【0047】以下の分析では各値を次のように仮定する
。 w=2.0μm ρ=1.0 h=0.5μm l=2.0μm d0 =1.0μm ここで、w,h,l,d0 およびρは、図2、図3に
示される拡散領域に関して、幅、高さ、長さ、孔の公称
直径および固有抵抗を表わす。
【0048】孔の直径dと全抵抗RT との関係を求め
るためには、その全抵抗RT を構成する各成分につい
て検討しなければならない。
【0049】先ず最初にr′成分について検討する。こ
のr′成分は4つの領域の抵抗r1 ,r2 ,r3 
,r4 (すなわち図2に示される領域210a,21
0b,210c,210dの抵抗)からなる。前述のよ
うに各値を仮定すれば、また接点形成用の孔の中心が拡
散領域の中心線と一致している(すなわちδ=0)と仮
定すれば、孔の直径に対するr′の値は図4に示される
ようにプロットされる。抵抗r′は孔の直径dが拡散領
域の全幅wに近づくまでは徐々に変化する。孔の直径d
が全幅wと一致した点では拡散領域は2つの部分に分離
されてしまって抵抗r′は無限大となる。
【0050】図5は図4におけるd=0の点からd=d
0 の点までの範囲を拡大して示すものである。ここで
は、孔の直径dが0から拡散領域の幅wの1/2に至る
までの全抵抗RT に対するr′の寄与が示される。こ
の範囲ではr′成分は、1.5Ωを若干越える程度の範
囲内で変化し、孔の径dが大きくなるにしたがって曲線
の勾配が大きくなることが判る。
【0051】次に2つの矩形状領域(図2に符号220
として示される)の寄与分を加えて、拡散領域の全抵抗
値を検討する。図6に、オフセット量δ=0である場合
について直径d=0からd=wまでの直径dに対する全
抵抗値RT の変化を示す。この図6に示すように全抵
抗値RT はr′と同様な変化を示すが、矩形状領域2
20によって付加される抵抗に起因するベースライン抵
抗を含んでいる点で異なる。ここで、矩形状領域の抵抗
が一定ではないことに注意すべきである。これは矩形領
域の長さlが孔の直径dの増加に伴なって、2l+dの
値が一定となるように減少するからである。
【0052】図5と同様にして、図7には図6に示され
る曲線のd=0からd=d0 までの値の範囲を拡大し
て示す。予想されるように、図6および図7の曲線は図
4および図5の曲線と類似しているが、矩形状領域22
0の寄与に起因して数Ωのベースラインオフセットがあ
る点で異なる。ここで、この範囲内における全抵抗値R
T の変化はr′の変化よりも小さいことが重要である
。これは、矩形状領域の寄与が減少する(孔の直径が大
きくなるにつれて反対に矩形状領域の長さが短くなるた
め)につれて、r′が増加する(孔の直径の増加により
)からである。これは、孔の直径の如何なる範囲におい
ても全抵抗値の変化を圧縮する効果をもたらす。図5に
示される範囲でのr′の変化が1.75Ωであるのに対
し、図7に示される同じ範囲での全抵抗値RT の変化
は約0.7Ωに過ぎない。
【0053】図8には、孔の直径がその公称値d0 に
固定されている場合の、孔のオフセット量δに対し、拡
散領域中における孔に隣接する領域の抵抗値r′の変化
をプロットしたグラフを示す。このオフセット量は製造
過程におけるわずかなマスクの位置ずれに対応する。こ
の図では、オフセット量δが0から孔の直径(do =
1.0μm)の40%(すなわち0.4μm)に至るま
での状況を示す。この範囲での抵抗r′の変化はわずか
約1.8%に過ぎない。オフセット量が0〜20%まで
の範囲(すなわち0.0μm〜0.2μmまでの範囲)
では、抵抗r′の変化は0.5%より少ない。
【0054】図9には孔のオフセット量δに対し拡散領
域の全抵抗値RT をプロットした曲線を示す。この図
にはオフセット量が30%よりも小さい範囲での全抵抗
値の変化が示されている。
【0055】図10には孔の直径dおよび孔のオフセッ
ト量δに対する全抵抗値RT の等高線を示す。孔の直
径が拡散領域の幅の半分以下の場合に等高線が垂直とな
っていることは、全抵抗値RT が位置ずれに起因する
オフセット量δにほぼ完全に影響されないことを意味し
ている。
【0056】孔の直径が比較的小さい場合(すなわち拡
散領域の幅の半分以下の場合、もしくは拡散領域の幅よ
り実質的に小さい場合)には、オフセット量の影響が上
述のように少ないため、拡散領域の幅は孔の直径に対し
任意に大きくすることができ(2:1程度まで)、この
場合オフセット量による影響は完全に無視することがで
きる。この場合次式が成立する。
【0057】
【数9】
【0058】以上のような分析から次式が得られる。
【数10】
【0059】したがってδの影響を無視してRT を簡
単化すれば次の式が得られる。
【数11】 このように孔のオフセット量の影響を無視した場合の、
孔の直径dに対する全抵抗値RT の変化を図11およ
び図12に表わす。
【0060】以上のような分析から、接点形成用の孔の
直径の値に極めて近接するd(変異領域の直径)の現実
の値を求めることができる。
【0061】以上の分析では、接点用の窓(150)が
円形である場合について計算したが、同様な分析は他の
形状例えば四角もしくは矩形状の接点用窓の場合にも行
なうことができ、同様な結果を得ることができる。
【0062】結局、全抵抗値RT は電流と平行な接点
のオフセット量δに対し独立である。なぜならば要素2
20(図2、図3参照)のうちの1方がδだけ短くなれ
ば、他方の要素220が同じ量だけ長くなり、全体の抵
抗値が変化しないからである。
【0063】さらに、接点の寸法を決定するために、互
いに直交する少なくとも2つの接点構造100を形成し
ても良い。またオフセット量δを求めるために、接点構
造の幅wとほぼ等しい孔直径dを有する接点構造を形成
しても良い。
【0064】
【発明の効果】この発明の方法によれば、半導体装置を
破壊することなく、サブストレートに形成される接点の
寸法を正確に測定することができる。そしてまた、サブ
ストレート上の絶縁層の接点形成用の窓がアンダーカッ
ト形状を有する場合でも、接点境界部分の寸法を正確に
測定でき、かつ半導体集積回路の製造の過程で、最終的
に接点形成用の窓が埋められてしまうかあるいは消失さ
せられてしまうような場合でも、接点寸法を正確に測定
することができる。したがっての発明の方法は、特に製
造部品の頻繁なサンプリングやリアルタイムの試験、更
にはオンラインでのプロセス調整等に最適である。加え
るに、半導体装置における現実の接点寸法を確実に知り
得ることから、軍事用や著しい高信頼性が要求される用
途において極めて有用である。
【図面の簡単な説明】
【図1】この発明の原理を示すための電気接点形成部分
の基礎構造を示す断面図である。
【図2】この発明に関連して、電気的な変異領域を持つ
拡散領域の斜視図であって、上側の絶縁層を除去した状
態で示す。
【図3】図2に示される拡散領域の平面図である。
【図4】この発明に関連して、接点形成用の孔の直径d
に対しその孔に隣接する拡散領域の部分の抵抗値r′の
変化をプロットしたグラフであり、その孔の中心が完全
にあっている場合のグラフである。
【図5】図4のグラフの一部を拡大して示すグラフであ
る。
【図6】この発明に関連して、接点形成用の孔の直径d
に対しその孔に隣接する拡散領域の全抵抗値RT の変
化をプロットしたグラフであり、その孔の中心が完全に
あっている場合のグラフである。
【図7】図6の一部を拡大したグラフである。
【図8】この発明に関連し、接点形成用の孔のオフセッ
ト量δに対しその孔に隣接する拡散領域の抵抗値r′の
変化をプロットしたグラフである。
【図9】この発明に関連し、拡散領域の中心線からの孔
のオフセット量に対し拡散領域の全抵抗値RT の変化
をプロットしたグラフである。
【図10】この発明に関連し、孔のオフセット量δおよ
び孔の直径dに対し拡散領域の全抵抗値RT の一定の
ライン(等高線)を描いたグラフである。
【図11】この発明に関連し、孔のオフセット量δが全
抵抗値RT に顕著には影響を与えないと仮定した場合
の、孔の直径dに対する拡散領域の全抵抗値RT の変
化をプロットしたグラフである。
【図12】図11の一部を拡大したグラフである。
【符号の説明】
110  半導体サブストレート 120  拡散領域 130  電気的変異領域 140  絶縁層 150  接点形成用の窓(孔) 160  開口部

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】  電気接点が形成されるべき半導体サブ
    ストレートに拡散領域を形成する段階と;前記拡散領域
    の上に絶縁層を形成する段階と;前記絶縁層にエッチン
    グにより開口部を形成することによって、前記拡散領域
    に対する接点用の窓を形成する段階と;前記拡散領域に
    おける、前記接点用の窓の直下の部分の電気的性質をイ
    オン注入もしくは析出または拡散によって変異させ、こ
    れにより拡散領域を横切って流す電流に対し非導電性を
    示す変異領域を拡散領域中に形成する段階と;電気的な
    プロービングが可能となるように、拡散領域に対し電気
    的に接触させる他の開口部を形成する段階と;電気的な
    プロービングによって非変異領域の固有抵抗を確定する
    段階と;変異領域を含む拡散領域を横切って抵抗値を測
    定する段階と;抵抗値の分析によって拡散領域中の変異
    領域の寸法を計算し、絶縁層の接点用窓の当初の寸法の
    正確な近似値を与える段階;とからなることを特徴とす
    る、半導体集積回路における接点寸法測定方法。
  2. 【請求項2】  拡散層の中心線からの接点用窓の中心
    位置のオフセットを無視できる程度に、接点用窓の直径
    が拡散領域の幅よりも充分に小さく、かつ抵抗値の分析
    を次の式; 【数1】 によって行なう請求項1に記載の方法。
  3. 【請求項3】  接点用窓が実質的に円形である、請求
    項1に記載の方法。
  4. 【請求項4】  接点用窓が矩形である、請求項1に記
    載の方法。
  5. 【請求項5】  拡散層における変異領域がイオン注入
    によって形成される、請求項1に記載の方法。
  6. 【請求項6】  拡散領域における変異領域が、拡散領
    域における接点用窓に直接近接する部分の導電性を反転
    させてダイオード構造を形成するようにして形成され、
    そして抵抗測定時において変異領域に逆バイアスを加え
    て変異領域を事実上非導電性となるようにする、請求項
    1に記載の方法。
  7. 【請求項7】  拡散領域中の変異領域が、活性化する
    ことなしに析出により拡散層内に絶縁スラグを植え込む
    ことによって形成される、請求項1に記載の方法。
  8. 【請求項8】  集積回路中に第2の接点構造を形成す
    る段階を含み、その第2の接点構造は、第1の接点構造
    とは異なる軸線方向、好ましくは第1の接点構造に対し
    直交する方向に沿って形成される、請求項1に記載の方
    法。
  9. 【請求項9】  電気接点が形成されるべき導体サブス
    トレートに拡散領域を形成する段階と;前記拡散領域の
    上に絶縁層を形成する段階と;前記拡散領域に対する接
    点用の窓を形成する段階と;拡散領域における接点用の
    窓の直下の部分の電気的性質を変異させて、その拡散領
    域を横切って流される電流に対して非導電性を示す変異
    領域を拡散領域内に形成する段階と;電気的なプロービ
    ングが可能となるように拡散層に対する接触用の部分を
    形成する段階と;非変異領域の固有抵抗を確定する段階
    と;変異領域を含む拡散領域の抵抗値を測定する段階と
    ;抵抗値の分析によって拡散領域内の変異領域の寸法を
    計算し、絶縁層の接点用窓の当初の寸法の正確な近似値
    を求める段階;とからなることを特徴とする、半導体集
    積回路における接点寸法測定方法。
  10. 【請求項10】  半導体サブストレート内の拡散領域
    上に形成される電気的接点構造の寸法を測定する方法で
    あって、かつ前記接点構造が拡散領域に至る接点用の孔
    を含んでいる方法において;拡散領域内のある領域を電
    気的に変異させて、その領域を事実上非導電性にする段
    階と;抵抗値測定のために、電気的変異領域の外側の位
    置において拡散領域に電気的に接触させるポイントを形
    成する段階と;変異領域に起因する拡散領域の抵抗値の
    変化を測定する段階と;その変化を変異領域の寸法に相
    関させる段階;とを有してなることを特徴とする、半導
    体集積回路における接点寸法測定方法。
JP3229484A 1990-08-15 1991-08-15 半導体集積回路における接点寸法測定方法 Expired - Fee Related JP2963796B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/568269 1990-08-15
US07/568,269 US5082792A (en) 1990-08-15 1990-08-15 Forming a physical structure on an integrated circuit device and determining its size by measurement of resistance

Publications (2)

Publication Number Publication Date
JPH04233746A true JPH04233746A (ja) 1992-08-21
JP2963796B2 JP2963796B2 (ja) 1999-10-18

Family

ID=24270615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3229484A Expired - Fee Related JP2963796B2 (ja) 1990-08-15 1991-08-15 半導体集積回路における接点寸法測定方法

Country Status (2)

Country Link
US (1) US5082792A (ja)
JP (1) JP2963796B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3942861A1 (de) * 1989-12-23 1991-06-27 Bosch Gmbh Robert Verfahren zur bestimmung der lage eines pn-uebergangs
JP3017871B2 (ja) * 1991-01-02 2000-03-13 テキサス インスツルメンツ インコーポレイテツド Icデバイスに対するチップ上のバラツキ検知回路
US5699282A (en) * 1994-04-28 1997-12-16 The United States Of America As Represented By The Secretary Of Commerce Methods and test structures for measuring overlay in multilayer devices
US5451529A (en) * 1994-07-05 1995-09-19 Taiwan Semiconductor Manufacturing Company Method of making a real time ion implantation metal silicide monitor
US5552718A (en) * 1995-01-04 1996-09-03 International Business Machines Corp. Electrical test structure and method for space and line measurement
JPH0972870A (ja) * 1995-07-06 1997-03-18 Toyota Central Res & Dev Lab Inc 劣化検出方法及び劣化検出装置
US6107108A (en) 1998-08-14 2000-08-22 Taiwan Semiconductor Manufacturing Company Dosage micro uniformity measurement in ion implantation
US7084427B2 (en) 2003-06-10 2006-08-01 International Business Machines Corporation Systems and methods for overlay shift determination
KR100563096B1 (ko) * 2003-08-22 2006-03-27 동부아남반도체 주식회사 이온 주입의 오정렬 판단 방법
US20070194227A1 (en) * 2006-02-13 2007-08-23 Ibis Technology Corporation Method of characterizing an ion beam
CN102779769B (zh) * 2012-07-03 2015-02-11 上海华力微电子有限公司 测算半导体器件井区注入离子横向扩散能力的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3388457A (en) * 1966-05-31 1968-06-18 Ibm Interface resistance monitor
US3851245A (en) * 1973-12-26 1974-11-26 Ibm Method for determining whether holes in insulated layer of semiconductor substrate are fully open
US3974443A (en) * 1975-01-02 1976-08-10 International Business Machines Corporation Conductive line width and resistivity measuring system
US4218650A (en) * 1978-06-23 1980-08-19 Nasa Apparatus for measuring semiconductor device resistance
FR2473789A1 (fr) * 1980-01-09 1981-07-17 Ibm France Procedes et structures de test pour circuits integres a semi-conducteurs permettant la determination electrique de certaines tolerances lors des etapes photolithographiques.
US4386459A (en) * 1980-07-11 1983-06-07 Bell Telephone Laboratories, Incorporated Electrical measurement of level-to-level misalignment in integrated circuits
US4456879A (en) * 1981-09-02 1984-06-26 Rca Corporation Method and apparatus for determining the doping profile in epitaxial layers of semiconductors
US4516071A (en) * 1982-07-26 1985-05-07 The United States Of America As Represented By The Administration Of The United States National Aeronautics And Space Administration Split-cross-bridge resistor for testing for proper fabrication of integrated circuits
DE3245457A1 (de) * 1982-12-08 1984-06-14 Siemens AG, 1000 Berlin und 8000 München Halbleiterelement mit kontaktloch
DE3580192D1 (de) * 1984-06-02 1990-11-29 Fujitsu Ltd Verfahren zum herstellen eines kontaktes fuer eine halbleiteranordnung.
US4672314A (en) * 1985-04-12 1987-06-09 Rca Corporation Comprehensive semiconductor test structure
US4891584A (en) * 1988-03-21 1990-01-02 Semitest, Inc. Apparatus for making surface photovoltage measurements of a semiconductor
US4898841A (en) * 1988-06-16 1990-02-06 Northern Telecom Limited Method of filling contact holes for semiconductor devices and contact structures made by that method
US4978627A (en) * 1989-02-22 1990-12-18 Advanced Micro Devices, Inc. Method of detecting the width of lightly doped drain regions
US4956611A (en) * 1989-04-26 1990-09-11 Ron Maltiel Electrical measurements of properties of semiconductor devices during their manufacturing process

Also Published As

Publication number Publication date
US5082792A (en) 1992-01-21
JP2963796B2 (ja) 1999-10-18

Similar Documents

Publication Publication Date Title
US3974443A (en) Conductive line width and resistivity measuring system
US5347226A (en) Array spreading resistance probe (ASRP) method for profile extraction from semiconductor chips of cellular construction
US4516071A (en) Split-cross-bridge resistor for testing for proper fabrication of integrated circuits
US7071707B2 (en) Method for calibrating and de-embedding, set of devices for de-embedding and vector network analyzer
US3808527A (en) Alignment determining system
JPH04233746A (ja) 半導体集積回路における接点寸法測定方法
US5684301A (en) Monocrystalline test structures, and use for calibrating instruments
US7487064B2 (en) Method for detecting and monitoring defects
JPS5893326A (ja) マスク位置合せ測定用マ−ク
KR980011728A (ko) 일치 오차 측정 방법 및 일치 오차 측정 패턴
US4956611A (en) Electrical measurements of properties of semiconductor devices during their manufacturing process
US4978923A (en) Electrical measurements of the profile of semiconductor devices during their manufacturing process
DE10043731C2 (de) Meßsonde, deren Verwendung und Herstellung und Meßsystem zum Erfassen von elektrischen Signalen in einer integrierten Halbleiterschaltung
JP3353051B2 (ja) 集積回路構造の線幅測定
CN115707981A (zh) 器件电学性能的测试方法
US6392252B2 (en) Semiconductor device
CN115877155A (zh) 器件电学性能的测试方法及其测试结构
US5780316A (en) Linewidth control apparatus and method
KR100595137B1 (ko) Fib 장치를 이용한 반도체 소자의 전기적 특성 검사 방법
JPH1126533A (ja) 層間絶縁膜の膜厚測定方法
KR100192165B1 (ko) 반도체 소자의 배선폭 측정방법
KR100206873B1 (ko) 표면 물성 검사용 반도체 장치 및 그 제조 방법
Swaving et al. Analysis of the determination of the dimensional offset of conducting layers and MOS transistors
DE102008021896B4 (de) Vorrichtung zur Bestimmung einer Messgröße eines Gases
JPH033943B2 (ja)

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990713

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees