KR980011728A - 일치 오차 측정 방법 및 일치 오차 측정 패턴 - Google Patents

일치 오차 측정 방법 및 일치 오차 측정 패턴 Download PDF

Info

Publication number
KR980011728A
KR980011728A KR1019970034876A KR19970034876A KR980011728A KR 980011728 A KR980011728 A KR 980011728A KR 1019970034876 A KR1019970034876 A KR 1019970034876A KR 19970034876 A KR19970034876 A KR 19970034876A KR 980011728 A KR980011728 A KR 980011728A
Authority
KR
South Korea
Prior art keywords
pattern
wiring
wirings
opening
openings
Prior art date
Application number
KR1019970034876A
Other languages
English (en)
Other versions
KR100490277B1 (ko
Inventor
다까시 나가노
Original Assignee
이데이 노부유끼
소니 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼가이샤 filed Critical 이데이 노부유끼
Publication of KR980011728A publication Critical patent/KR980011728A/ko
Application granted granted Critical
Publication of KR100490277B1 publication Critical patent/KR100490277B1/ko

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7049—Technique, e.g. interferometric
    • G03F9/7053—Non-optical, e.g. mechanical, capacitive, using an electron beam, acoustic or thermal waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7003—Alignment type or strategy, e.g. leveling, global alignment
    • G03F9/7046—Strategy, e.g. mark, sensor or wavelength selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

일치 오차를 높은 정밀도로 측정할 수 있고, 게다가 반도체 장치를 제조한 후에도 일치 호차를 용이하게 측정할 수 있는 형태로 한다.
배선(11~15)의 단연부(端緣部 ; 11a~15a)와 배선(11~15)을 덮는 절연막에 설치되어 있는 개구(21~25) 사이의 거리를 동일 방향으로 순차적으로 다르게 하여 배선(11~15)과 개구(21~25) 사이의 도통 상태를 조사한다. 상기의 동일 방향에서의 배선(11~15)과 개구(21~25)와의 일치 오차에 의해, 도통하는 배선(11~15)과 개구(21~25)와의 세트의 수가 다르기 때문에 일치 오차를 전기적으로 측정할 수 있다.

Description

일치 오차 측정 방법 및 일치 오차 측정 패턴
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
본 원 발명은 반도체 장치를 제조할 때의 리소그래피 공정에서의 일치 오차를 측정하기 위한 방법 및 패턴에 관한 것이다.
반도체 장치의 고집적화에 따라, 최소한의 설계룰이 미세화되고 리소그래피 기술에서의 해상도도 향상하고 있다. 그리고, 해상도의 향상에 따라 웨이퍼상에 이미 설치되어 있는 패턴과 리소그래피 공정에서의 노광용 마스크로부터의 투영상과의 정합 정밀도도 향상하고 있기 때문에 일치 오차의 측정에서 높은 정밀도가 요구되고 있다.
일치 오차를 측정하기 위한 방법으로서는, 일치 오차 측정용 하층측 패턴과 상측측 패턴을 광학 현미경으로 비교해 보는 방법이나 상측측 패턴으로서의 개구를 절연막에 형성한 후에 이 개구를 통해 절연막 아래의 하층측 패턴을 관찰하여 하층측 패턴과 상층측 패턴을 비교해 보는 방법 등이 종래로부터 제안되고 있다.
그러나, 일치 오차 측정용 하층측 패턴과 상층측 패턴을 광학 현미경으로 비교해 보는 방법에서는, 광학 현미경에서의 해상도의 한계 때문에 충분한 정밀도를 얻을 수 없어 하아프 마이크론(half micron)이나 서브 마이크론(submicron) 세대의 반도체 장치에 대해 일치 오차를 높은 정밀도로는 측정할 수 없었다.
또한, 주사형 전자 현미경을 광학 현미경에 비해 높은 해상도를 갖고 있기 때문에, 리소그래피 공정에 있어서 패터닝한 선의 폭이나 개구의 지름을 측정하기 위해 이용되고 있다. 그러나, 주사형 전자 현미경은 관찰물의 표면으로부터 발생하는 2차 전자에 의한 상을 관찰하고 있기 때문에 하층측 패턴이 층간 절연막 등으로 덮여 있는 경우는 이 하층측 패턴을 관찰할 수 없게 되어 주사형 전자 현미경을 이용해 일치 오차를 측정하는 것은 곤란하다.
또, 상층측 패턴으로서의 개구를 절연막에 형성한 후에 이 개구를 통해 절연막 아래의 하층측 패턴을 관찰하여 하층측 패턴과 상층측 패턴을 비교해 보는 방법에서도 개구상에 층간 절연막 등이 형성되면, 역시 주사형 전자 현미경을 이용해 일치 오차를 측정하는 것이 곤란하다.
한편, 종래의 어떤 방법에서도 일치 오차를 전기적으로 측정할 수 없었기 때문에, 반도체 장치의 제조 후에 일치 오차를 용이하게 측정할 수 없었다.
본 발명에 따른 일치 오차 측정 방법은, 배선의 단연부와 상기 배선을 덮는 절연막에 설치되는 개구와의 사이의 거리가 동일 방향으로 순차적으로 다른 복수세트의 상기 배선과 상기 개구를 준비하는 공정 및, 상기 복수 세트의 배선과 개구와의 사이의 도통 상태를 조사하는 공정을 구비하고 있다.
본 발명에 따른 일치 오차 측정 패턴은 배선의 단연부와 상기 배선을 덮는 절연막에 설치되고 있는 개구와의 사이의 거리가 동일 방향으로 순차적으로 다른 복수 세트의 상기 배선 및 상기 개구를 구비하고 잇다.
본 발명에 의한 일치 오차 측정 패턴은 상기 단연부를 갖고 있고 전기 저항이 상대적으로 낮은 저저항부와 이 저저항부에 통해 있는 전기 저항이 상대적으로 높아 각각의 상기 배선의 전기 저항을 결정하는 고저항부를 상기 각각의 배선이 구비하고 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 상기 각각 배선에 대해 복수의 상기 개구가 설치되어 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 최대의 일치 오차가 발생한 경우에도 상기 저저항부에 상기 개구가 접촉하는 상기 배선을 구비하고 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 복수의 상기 배선 각각의 전기 저항이 서로 같은 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 복수의 상기 배선끼리 및 복수의 상기 개구끼리가 각각 병렬로 접속되어 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 상기 복수세트의 배선 및 개구끼리의 세트가 상기 동일 방향에서 서로 선대칭(線對稱)으로 배치되어 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 패턴은 상기 배선 및 개구의 각 세트에 있어서 상기 거리가 최소 선폭의 1/5씩 서로 다르게 되어 있는 것이 바람직하다.
본 발명에 따른 일치 오차 측정 방법에서는, 배선의 단연부와 개구와의 사이의 거리가 동일 방향으로 순차적으로 다른 복수세트의 배선과 개구와의 사이의 도통 상태를 조사하고 있지만, 상술한 동일 방향에서의 배선과 개구와의 일치 오차에 의해 도통하는 배선과 개구와의 세트의 수가 다르다. 이 때문에, 복수세트의 배선과 개구와의 사이의 도통 상태를 조사함으로써 배선과 개구와의 일치 오차를 전기적으로 측정할 수 있다.
본 발명에 따른 일치 오차 측정 패턴에서는 배선의 단연부와 개구와의 사이의 거리가 동일 방향으로 순차적으로 다른 복수세트의 배선 및 개구를 구비하고 있기 때문에 상술한 동일 방향에서의 배선과 개구와의 일치 오차에 의해 서로 접촉하는 배선과 개구와의 세트의 수가 다르다. 이 때문에, 복수세트의 배선과 개구와의 사이의 도통 상태를 조사함으로써 배선과 개구와의 일치 오차를 전기적으로 측정할 수 있다.
또한, 개구와의 사이의 거리가 규정되어 있는 단연부를 갖는 저저항부와 각각의 배선의 전기 저항을 결정하고 있는 고저항부를 각각의 배선이 구비하고 있으면, 저저항부와 개구가 접촉하여 개구내의 측정 단자와 저저항부와의 사이에 접촉 저항이 발생해도 이 접촉 저항에 의해서는 각각의 배선의 전기 저항이 실질적으로는 변동하지 않기 때문에 서로 접촉하고 있는 배선과 개구와의 세트의 수를 정확하게 얻을 수 있다.
또, 각각의 배선에 대해 복수의 개구가 설치되어 있으면, 개구가 단일한 구조에 비해 개구내의 측정 단자와 저저항부와의 사이의 접촉 저항이 낮기 때문에 이 접촉 저항에 의한 각각의 배선의 전기 저항의 변동이 더욱적다. 이 때문에, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 더욱 정확하게 얻을 수 있다.
또한, 최대의 일치 오차가 발생한 경우에도 저저항부에 개구가 접촉하는 배선을 구비하고 있으면 이 배선과 개구가 반드시 도통한다. 이 때문에, 이 배선에 전류를 흘림으로써 고저항부의 전기 저항, 즉 배선의 전기 저항을 파악해 둘 수 있기 때문에, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 용이하게 얻을 수 있다.
또, 복수의 배선의 각각의 전기 저항이 서로 같으면, 소로 접촉하고 있는 배선과 개구와의 세트의 수를 정확하게 얻을 수 있다.
또한, 복수의 배선끼리 및 복수의 개구끼리가 각각 병렬로 접속되어 있으면, 측정 단자수가 적기 때문에 복수 세트의 배선과 개구와의 사이의 도통 상태를 간단하게 조사할 수 있다.
또, 일치 오차를 측정해야 할 방향에서 복수세트의 배선 및 개구끼리의 세트가 서로 선대칭으로 배치되어 있으면, 배선의 폭이나 개구의 지름이 설계치에서 변동하고 있어도 양쪽의 일치 오차의 중간치를 채용함으로써 배선과 개구와의 실제의 일치 오차를 측정할 수 있다.
또한, 배선 및 개구의 각 세트에 있어서 배선의 단연부와 개구와의 사이의 거리가 최소 선폭의 1/5씩 서로 다르게 되어 있으면, 이 최소 선폭의 1/5의 정밀도로 일치 오차를 측정할 수 있다.
제1도는 본 발명의 제1 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하지 않는 상태를 도시하는 도면.
제2도는 제1 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하고 있는 상태를 도시하는 도면.
제3도는 본 발명의 제2 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하지 않는 상태를 도시하는 도면.
제4도는 제2 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하고 있는 상태를 도시하는 도면.
제5도는 본 발명의 제3 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하지 않는 상태를 도시하는 도면.
제6도는 본 발명의 제4 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발생하고 있는 상태를 도시하는 도면.
제7도는 본 발명의 제5 실시 형태에서의 일치 오차 측정 패턴의 평면도로서, 일치 오차가 발셍하지 않는 상태를 도시하는 도면.
*도면의 주요부분에 대한 부호의 설명
11~15 : 배선 11a~15a : 단연부(端緣部)
21~25 : 개구 31~35 : 배선
31a~35a : 단연부 31b~35b : 저저항부
31c~35c : 고저항부 41~45 : 배선
41a~45a : 단연부 41b~45b : 저저항부
41c~45c : 고저항부 51~55 : 개구
61~65 : 개구 73 : 배선
73b : 저저항부 73c : 고저항부
이하, 본 원 발명의 제1 내지 제5 실시 형태를 도1 내지 도 7을 참조하면서 설명한다. 도 1 및 도 2는 제1 실시 형태를 도시하고 있다. 이 제1 실시 형태는 5개의 배선(11~15)과 이들의 배선(11~15)을 덮고 있는 층간 절연막(도시하지 않음)에 설치되어 있는 5개의 개구(21~25)를 포함하는 일치 오차 측정 패턴을 구비하고 있다.
5개의 배선(11~15)은 그들의 단연부(11a~15a)가 배선(11~15)의 연장 방향으로 최소 선폭의 1/5씩 순차적으로 어긋나 배치되어 있고, 5개의 개구(21~25)는 배선(11~15)의 단연부(11a~15a)측에 배선(11~15)의 연장 방향과는 수직인 방향으로 배치되어 있다.
도 1은 배선(11~15)에 대한 일치 오차가 개구(21~25)에 발생하고 있지 않은 상태를 도시하고 있고, 이 도 1의 상태에서는 배선(11~13)과 개구(21~23)는 접속하고 있지 않지만, 배선(14, 15)과 개구(24, 25)가 접촉하고 있다. 이들의 접촉 상태는 배선(11~15)과 개구(21~25)에 5세트의 측정 단자를 설치하고, 각 세트의 측정 단자 사이에 전압을 인가하여 이들의 측정 단자 사이에서의 전기 저항을 측정함으로써 확인할 수 있다.
한편, 도 2는 배선(11~15)의 연장 방향에서 이들 배선(11~15)에 대한 일치 오차가 개구(21~25)에 발생해 있는 상태를 도시하고 있다. 혹시, 개구(21~25)가 배선(11~15)에 접근하는 방향으로 일치 오차가 발생하였으면, 도 1의 상태에 비해 새롭게 개구(23)가 배선(13)에 접촉하고 있다. 또한, 개구(21~25)가 배선(11~15)으로부터 이간(離間)하는 방향으로 일치 오차가 발생하였으면, 도 1의 상태에 비해 새롭게 개구(24)가 배선(14)으로부터 이간하고 있다.
따라서, 이들의 접촉 상태를 확인함으로써 도 2의 상태에서는 개구(21~25)가 배선(11~15)에 접근하는 방향 및 배선(11~15)으로부터 이격하는 방향중 어느 한 방향으로 일치 오차가 생기더라도 이들의 일치 오차가 최소선폭의 1/5 정도인 것을 알 수 있다.
도 3, 도 4가 제2 실시 형태를 도시하고 있다. 이 제2 실시 형태도 배선(11~15)의 단연부(11a~15a)가 배선(11~15)의 연장 방향과는 수직인 방향으로 배치되어 있고, 개구(21~25)가 배선(11~15)의 연장 방향으로 최소선폭의 1/5씩 순차적으로 어긋나 배치되어 있는 것을 제외하고, 도 1, 도 2에 도시한 제1 실시 형태와 실질적으로 같은 구성을 갖고 있다. 이와 같은 제2 실시 형태에서도 제1 실시 형태와 마찬가지의 작용 효과를 발휘할 수 있다.
도 5가 제3 실시 형태를 도시하고 있다. 이 제3 실시 형태에서의 일치 오차 측정 패턴에서는 5개의 배선(31~35)의 각각이 폭이 넓은 저저항부(31b~35b)와 폭이 좁은 고저항부(31c~35c)를 갖고 있고, 이들의 배선(31~35)은 이들의 단연부(31a~35a)가 배선(31~35)의 연장 방향으로X씩 순차적으로 어긋나 배치되어 있다.
고저항부(31c~35c)는 저저항부(31b~35b)와 동일한 재료로 이루어져 있지만, 길이가 길고, 또 폭이 좁기 때문에 충분히 높은 전기 저항을 갖고 있어 이들의 고저항부(31c~35c)의 전기 저항이 각 배선(31~35)의 전기 저항을 실질적으로 결정하고 있다. 예를 들어, 배선(31~35) 재료의 시트 저항을 10Ω/�로 하면 길이는 100㎛, 폭은 1㎛로 하여 각 고저항부(31c~35c)가 1kΩ의 전기 저항을 갖도록 설계되어있다.
배선(31~35)은 전류 추출용의 1개의 배선(36)으로 병렬로 접속되어 있고, 5세트의 개구(51~55)가 배선(31~35)의 단연부(31a~35a)측에 배선(31~35)의 연장 방향과는 수직인 방향으로 배치되어 있다. 개구(51~55)의 각각의 갯수로는, 이들의 개구(51~55)에 설치되는 측정 단자와 배선(31~35)과의 접촉 저항이 커지더라도 고저항부(31c~35c)의 전기 저항이 각 배선(31~35)의 전기 저항을 실질적으로 결정하도록 가능하면 10개 이상으로 한다.
그리고, 배선(41~46) 및 개구(61~65)가 배선(31~35)의 연장 방향으로 배선(31~36) 및 개구(51~55)와 선대칭으로 배치되어 있고, 개구(51~55) 및 개구(61~65)가 전류 공급용의 1개의 배선(71)에 병렬로 접속되어 있다. 이상과 같은 제3 실시 형태에서는 배선(31~33, 41~43)과 개구(51~53, 61~63)는 접촉하고 있지 않지만, 배선(34, 35, 44, 45)과 개구(54, 55, 64, 65)가 각각 접촉하고 있다.
따라서, 배선(71)으로부터 배선(36) 또는 배선(46)으로 전류를 흘리면, 전류치 Iout1 또는 전류치 Iout2와 전위차 Vin-Vout1 또는 전위차 Vin-Vout2로 부터 결정되는 전기저항은 고저항부(34c, 35c) 또는 고저항부(44c, 45c)의 병렬 저항인 500로 되어 배선(34, 35, 44, 45)과 개구(54, 55, 64, 65)가 각각 접축하고 있는 것을 알 수 있다.
또, 저저항부(31b~35b, 41b~45b)의 길이가 서로 다르게 되어 있고, 또한 배선(36, 46)에도 전기 저항이 존재하고 있기 때문에 어느 고저항부(31c~35c, 41c~45c)의 전기 저항도 전부 1kΩ으로 하면, 예를 들어 고저항부(34c, 35c) 또는 고저항부(44c, 45c)의 병렬 저항은 정확하게 500Ω이 되지 않는다.
따라서, 그와 같은 경우는 고저항부(31c~35c, 41c~45c)의 전기 저항을 순차적으로 다르게 하여 배선(36, 46)을 포함하는 배선(31~35, 41~45)의 전기 저항을 서로 같게 해 두면, 배선(31~35, 41~45)과 개구(51~55, 61~65)와의 접촉 상태, 즉 일치 오차를 정확하게 측정할 수 있다.
도 6이 제4 실시 형태를 도시하고 있다. 도 5에 도시한 제3 실시 형태는 배선(31~36, 41~46)의 폭 및 개구(51~55, 61~65)의 지름이 설계치로부터 변동하지 않고 배선(31~35, 41~45)에 대한 개구(51~55, 61~65)의 일치 오차도 발생하고 있지 않을 경우지만, 본 제4 실시 형태는 배선(31~36, 41~46)의 폭의 변동과 배선(31~35, 41~45)에 대한 개구(51~55, 61~65)의 일치 오차가 동시에 발생하고 있는 경우이다.
베선(31~36, 41~46)의 폭 및 개구(51~55, 61~65)의 지름의 설계치로부터의 변동은 패터닝시의 테이퍼 에칭 등에 의해 배선(31~36, 41~46)이나 개구(51~55, 61~65)의 전체 둘레에서 생긴다. 다만, 본 제4 실시 형태에서는 배선(31~35, 41~45)의 연장 방향에서의 일치 오차를 측정하기 때문에, 배선(31~35, 41~45)의 단연부(31a~35a, 41a~45a)에만 변동분(72)이 도시되어 있다.
본 제4 실시 형태에서는 Iin, Vin, Iout1, Iout2, Vout2의 측정 결과로부터 배선(32~35, 45)과 개구(52~55, 65)가 각각 접촉하고 있는 것을 알 수 있다.
한편, 도 5에 도시한 바와 마찬가지로, 일치 오차가 발생하고 있지 않을 경우는 개구(51~55)중에서 배선(31~35)과 접촉하고 있는 것은 개구(54, 55)만이기 때문에, 본 제4 실시 형태에서는 새롭게 개구(52, 53)가 배선(32, 33)과 접촉하고 있다.
따라서, 개구(51~55)는 2X 정도만큼 배선(31~35)측으로 어긋나 있는 것을 알 수 있다.
또한, 도 5에 도시한 바와 마찬가지로 일치 오차가 발생하고 있지 않을 경우는 개구(61~65)중에서 배선(41~45)과 접촉하고 있는 것은 개구(64, 65)만이기 때문에, 이 제4 실시 형태에서는 새롭게 개구(64)가 배선(44)으로부터 이간하고 있다. 따라서, 개구(61~65)는X 정도만큼 배선(31~35)측으로 어긋나 있는 것을 알 수 있다.
이와 마찬가지로, 개구(51~55)와 개구(61~65)에서 일치 오차가 서로 다른 것은 배선(31~35, 41~45)의 폭에 변동분(72)이 더해져 있기 때문이다. 따라서, 개구(51~55)의 일치 오차와 개구(61~65)의 일치 오차의 중간치를 채용하여 배선(31~35)측으로의 1.5X 정도가 개구(51~55, 61~65)와 배선(31~35, 41~45)과의 실제의 일치 오차이다.
또한, 이상의 제4 실시 형태에서는 배선(31~36, 41~46)의 폭만이 변동하여 개구(51~55, 61~65)의 지름은 변동하고 있지 않았지만, 개구(51~55, 61~65)와 배선(31~35, 41~45)과의 접촉으로부터 일치 오차가 구해지기 때문에, 개구(51~55, 61~65)의 지름이 변동하고 있는 경우나 배선(31~36, 41~46)의 폭과 개구(51~55, 61~65)의 지름의 양쪽이 변동하고 있을 경우에도 이 제4 실시 형태와 마찬가지로 일치 오차가 구해진다.
도 7이 제5 실시 형태를 도시하고 있다. 본 제5 실시 형태에서의 일치 오차 측정 패턴에는 배선(35, 45)의 저저항부(35b, 45b)가 연관된 패턴의 저저항부(73b)와 이 저저항부(73b)의 한쪽측 및 다른쪽측에 각각 1개 및 5개씩 접속되어 있는 고저항부(73c)를 갖는 배선(73)이 배선(35, 45) 대신 설치되어 있다.
또한, 저저항부(73b)의 한쪽측 및 다른쪽측의 고저항부(73c)에 각각 전류 추출용의 배선(74, 75)이 접속되어 있다. 이상의 점을 제외하고, 본 제5 실시 형태에서의 일치 오차 측정 패턴도 도 5에 도시한 제3 실시 형태의 일치 오차 측정 패턴과 실질적으로 마찬가지의 구성을 갖고 있다.
이와 같은 제5 실시 형태에서는, 최대의 일치 오차가 발생한 경우에도 배선(73)의 저저항부(73b)와 개구(55, 65)가 확실하게 접촉하기 때문에, 배선(71)으로부터 배선(74) 또는 배선(75)으로 전류를 흘림으로써 고저항부(73c)의 전기 저항을 미리 파악해 둘 수 있다. 이 때문에, 배선(71)으로부터 배선(36) 또는 배선(46)으로 전류를 흘림으로써 요구한 전기 저항으로부터 일치 오차를 용이하게 요구할 수 있다.
또, 이상의 제3 내지 제5 실시 형태에서는, 제1 실시 형태와 마찬가지로 배선(31~35, 41~45)의 단연부(31a~35a, 41a~45a)의 위치를 순차적으로 어긋나게 하고 있지만, 제2 실시 형태와 마찬가지로 개구(51~55, 61~65)의 위치를 순차적으로 어긋나게 해도 된다.
또한, 이들의 어긋남량도 최소 선폭의 1/5 정도 이하이면 반도체 장치의 동작에 지장이 없는 타당한 정밀도로 일치 오차를 측정할 수 있기 때문에, 어긋남량의 합계가 일치 오차의 측정에 충분한 값으로 되는 범위 내에서 상술한 어긋남량이나 배선 및 개구의 수를 적당하게 선택할 수 있다.
또, 제3 내지 제5 실시 형태에서는, 개구(51~55, 61~65)의 각각이 정방형에 가까운 미소한 복수개의 개구로 이루어져 있지만, 이들의 개구(51~55, 61~65) 각각이 직사각형인 단일한 개구로 이루어져 있어도 된다. 또한, 상술한 제1 내지 제5 실시 형태중 어디에서도 도면중의 좌우 방향에서의 일치 오차를 측정하고 있지만, 일치 오차 측정 패턴을 90°회전시킴으로써 도면중의 상하 방향에서의 일치 오차도 측정할 수 있다.
본 발명에 의한 일치 오차 측정 방법에서는, 복수세트의 배선과 개구와의 사이의 도통 상태를 조사함으로써, 배선과 개구와의 일치 오차를 전기적으로 측정할 수 있기 때문에, 일치 오차를 높은 정밀도로 측정할 수 있고, 게다가 반도체 장치의 제조 후라도 일치 오차를 용이하게 측정할 수 있다.
본 발명에 의한 일치 오차 측정 패턴에서는, 복수세트의 배선과 개구와의 사이의 도통 상태를 조사함으로써, 배선과 개구와의 일치 오차를 전기적으로 측정할 수 있기 때문에 일치 오차를 높은 정밀도로 측정할 수 있고, 게다가 반도체 장치의 제조 후라도 일치 오차를 용이하게 측정할 수 있다.
또한, 개구와의 사이의 거리가 규정되어 있는 단연부를 갖고 있는 저저항부와 각각의 배선의 전기 저항을 결정하고 있는 고저항부를 각각의 배선이 구비하고 있으면, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 정확히 얻을 수 있기 때문에 일치 오차를 더 높은 정밀도로 측정할 수 있다.
또한, 각각의 배선에 대해 복수의 개구가 설치되어 있으면, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 더욱 정확하게 얻을 수 있기 때문에, 일치 오차를 더욱 높은 정밀도로 측정할 수 있다.
또, 최대의 일치 오차가 생겼을 경우에도 저저항부에 개구가 접촉하는 배선을 구비하고 있으면, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 용이하게 얻을 수 있기 때문에 일치 오차를 용이하게 측정할 수 있다.
또한, 복수의 배선의 각각 전기 저항이 서로 같으면, 서로 접촉하고 있는 배선과 개구와의 세트의 수를 정확시 얻을 수 있기 때문에, 일치 오차를 더욱 높은 정밀도로 측정할 수 있다.
또, 복수의 배선끼리 및 복수의 개구끼리가 각각 병렬로 접속되어 있으면, 복수 세트의 배선과 개구와의 사이의 도통 상태를 간단하게 조사할 수 있기 때문에, 일치 오차를 간단하게 측정할 수 있다.
또한, 일치 오차를 측정해야 할 방향에서 복수 세트의 배선 및 개구끼리의 세트가 서로 선대칭으로 배치되어 있으면, 배선의 폭이나 개구의 지름이 설계치로부터 변동하고 있어도 배선과 개구와의 실제의 일치 오차를 측정할 수 있기 때문에, 일치 오차를 더욱 높은 정밀도로 측정할 수 있다.
또, 배선 및 개구의 각 세트에 있어서 배선의 단연부와 개구와의 사이의 거리가 최소 선폭의 1/5씩 서로 다르게 되어 있으면, 이 최소 선폭의 1/5의 정밀도로 일치 오차를 측정할 수 있기 때문에, 반도체 장치의 동작에 지장이 없는 타당한 정밀도로 일치 오차를 측정할 수 있다.

Claims (12)

  1. 기판상에 형성된 복수의 배선 패턴과; 상기 배선 패턴을 덮는 절연막과; 및 상기 절연막에 형성된 복수의 개구 패턴을 갖고, 상기 배선 패턴의 단연(端緣)부와 상기 개구 패턴이 각각 대응한 세트로 되어 있으며, 또 그 거리가 전부 다르게 되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  2. 제1항에 있어서, 상기 배선 패턴이 각각 평행하게 형성되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  3. 제2항에 있어서, 상기 배선 패턴이 상기 배선 패턴의 단연부를 대향시켜 2열에 걸쳐 형성되어 있고, 상기 개구 패턴이 상기 배선 패턴의 열방향으로 나란하게 형성되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  4. 제1항에 있어서, 상기 배선 패턴의 단연부와 상기 개구 패턴과의 거리가, 동일 방향으로 순차적으로 다르게 되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  5. 제1항에 있어서, 상기 단연부를 갖고 있고 전기 저항이 상대적으로 낮은 저저항부와, 이 저저항부에 통해있고 전기 저항은 상대적으로 높아 각각의 상기 배선의 전기 저항을 결정하고 있는 고저항부를 상기 각각의 배선 패턴이 구비하고 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  6. 제1항에 있어서, 상기 복수의 배선 패턴 각각에 대해 복수의 개구가 설치되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  7. 제1항에 있어서, 최대의 일치 오차가 생겼을 경우에도 상기 저저항부에 상기 개구 패턴이 접촉하는 상기 배선 패턴을 구비하고 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  8. 제1항에 있어서, 상기 복수의 배선 패턴 각각의 전기 저항이 서로 같은 것을 특징으로 하는 일치 오차 측정 패턴.
  9. 제1항에 있어서, 상기 배선끼리가, 상기 개구 패턴에 가까운 쪽의 단연부와는 반대의 단연부끼리를, 전기적으로 병렬로 연결함으로써 접속되고, 또 상기 절연막상에 배선층을 형성하여 상기 복수의 개구 패턴을 전부 덮도록 한 것을 특징으로 하는 일치 오차 측정 패턴.
  10. 제1항에 있어서, 상기 복수 세트의 배선 패턴 및 개구 패턴끼리의 세트가 상기 동일 방향에서 상이하게 선대칭으로 배치되어 있는 것을 특징으로 일치 오차 측정 패턴.
  11. 제1항에 있어서, 상기 배선 패턴 및 개구 패턴의 각 세트에 있어서 상기 거리가 최소 선폭의 1/5씩 서로 다르게 되어 있는 것을 특징으로 하는 일치 오차 측정 패턴.
  12. 일치 오차 측정 방법에 있어서, 복수의 배선 패턴을 형성하는 공정과; 상기 복수의 배선 패턴상에 절연막을 형성하는 공정과; 상기 절연막에, 상기 배선 패턴과 세트를 이루도록 대응하고, 또 상기 배선 패턴의 단연부와의 거리가 각각 다른 개구 패턴을 설치하는 공정과; 상기 배선 패턴과 상기 개구 패턴 사이의 전기적 도통 상태를 조사하는 공정; 및 상기 전기적 도통 상태에서, 배선 패턴과 상기 개구 패턴과의 일치 오차를 측정하는 공정을 구비하는 것을 특징으로 하는 일치 오차 측정 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970034876A 1996-07-26 1997-07-25 얼라인먼트에러측정방법및얼라인먼트에러측정패턴 KR100490277B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP21547396A JP3552077B2 (ja) 1996-07-26 1996-07-26 合わせずれ測定方法及び合わせずれ測定パターン
JP96-215473 1996-07-26

Publications (2)

Publication Number Publication Date
KR980011728A true KR980011728A (ko) 1998-04-30
KR100490277B1 KR100490277B1 (ko) 2005-08-05

Family

ID=16672961

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970034876A KR100490277B1 (ko) 1996-07-26 1997-07-25 얼라인먼트에러측정방법및얼라인먼트에러측정패턴

Country Status (3)

Country Link
US (1) US5861679A (ko)
JP (1) JP3552077B2 (ko)
KR (1) KR100490277B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100199349B1 (ko) * 1996-12-16 1999-06-15 김영환 패턴간 정렬 오차 보상용 마스크들 및 이들 마스크를 이용한 패 턴간 정렬 오차 보상방법
US5916715A (en) * 1997-09-08 1999-06-29 Advanced Micro Devices, Inc. Process of using electrical signals for determining lithographic misalignment of vias relative to electrically active elements
US6465322B2 (en) * 1998-01-15 2002-10-15 Koninklijke Philips Electronics N.V. Semiconductor processing methods and structures for determining alignment during semiconductor wafer processing
US5998226A (en) * 1998-04-02 1999-12-07 Lsi Logic Corporation Method and system for alignment of openings in semiconductor fabrication
US6828647B2 (en) * 2001-04-05 2004-12-07 Infineon Technologies Ag Structure for determining edges of regions in a semiconductor wafer
DE602004005200T2 (de) * 2003-06-25 2007-11-15 Koninklijke Philips Electronics N.V. Offset abhängiger Widerstand zur Messung der Fehlausrichtung zusammengefügter Masken
EP1587144A1 (en) * 2004-04-13 2005-10-19 STMicroelectronics S.r.l. Test structure for an electronic device and corresponding test method
US7688083B2 (en) * 2004-09-23 2010-03-30 Nxp B.V. Analogue measurement of alignment between layers of a semiconductor device
JP4541847B2 (ja) * 2004-11-22 2010-09-08 Ｏｋｉセミコンダクタ株式会社 位置合わせ精度検出方法
DE102006025351B4 (de) * 2006-05-31 2013-04-04 Globalfoundries Inc. Teststruktur zur Überwachung von Leckströmen in einer Metallisierungsschicht und Verfahren
JP2008218921A (ja) 2007-03-07 2008-09-18 Nec Electronics Corp 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置
CN102243443A (zh) 2010-05-14 2011-11-16 北京京东方光电科技有限公司 曝光区域之间图形偏移量的检测方法及测试图形
JP6015898B2 (ja) * 2012-03-30 2016-10-26 株式会社ソシオネクスト 半導体装置用試験素子
CN103500721B (zh) * 2013-10-21 2016-01-27 上海华力微电子有限公司 量测通孔与下层金属线对准偏差的方法
KR102461648B1 (ko) 2018-12-06 2022-10-31 삼성전자주식회사 반도체 패턴 검출 장치
WO2023145329A1 (ja) * 2022-01-27 2023-08-03 ソニーセミコンダクタソリューションズ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226639A (ja) * 1986-03-28 1987-10-05 Toshiba Corp 半導体装置の合せずれ検出方法
JPH03156948A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体装置の検査方法
JP2887972B2 (ja) * 1990-09-28 1999-05-10 日本電気株式会社 半導体集積回路装置の製造方法
EP0505051A1 (en) * 1991-03-19 1992-09-23 National Semiconductor Corporation Data storage system with intrinsic burst detection
US5384488A (en) * 1992-06-15 1995-01-24 Texas Instruments Incorporated Configuration and method for positioning semiconductor device bond pads using additional process layers
JPH06252025A (ja) * 1993-03-02 1994-09-09 Fujitsu Ltd 位置合わせマークの形成方法
US5625224A (en) * 1994-08-10 1997-04-29 Motorola, Inc. Method and apparatus for an integrated circuit chip carrier having improved mounting pad density
KR960026094A (ko) * 1994-12-28 1996-07-22 김주용 반도체 패턴 형성을 위한 포토 마스크의 정렬도 확인방법
KR960026103A (ko) * 1994-12-30 1996-07-22 문정환 스테퍼 정열 키의 형성방법
KR960026101A (ko) * 1994-12-30 1996-07-22 김주용 정렬마크 형성방법

Also Published As

Publication number Publication date
KR100490277B1 (ko) 2005-08-05
JPH1050703A (ja) 1998-02-20
US5861679A (en) 1999-01-19
JP3552077B2 (ja) 2004-08-11

Similar Documents

Publication Publication Date Title
KR100490277B1 (ko) 얼라인먼트에러측정방법및얼라인먼트에러측정패턴
US5699282A (en) Methods and test structures for measuring overlay in multilayer devices
US4516071A (en) Split-cross-bridge resistor for testing for proper fabrication of integrated circuits
US5383136A (en) Electrical test structure and method for measuring the relative locations of conducting features on an insulating substrate
US4437760A (en) Reusable electrical overlay measurement circuit and process
US4571538A (en) Mask alignment measurement structure for semiconductor fabrication
US4782288A (en) Method for evaluating processing parameters in the manufacture of semiconductor devices
US7688083B2 (en) Analogue measurement of alignment between layers of a semiconductor device
US6080597A (en) Test pattern structure for measuring misalignment in semiconductor device fabrication process and method for measuring misalignment
JP2718380B2 (ja) 半導体装置の電気特性検査パターン及び検査方法
JPS6253946B2 (ko)
JP2008218921A (ja) 位置ずれ量の測定用パターンおよび測定方法、ならびに半導体装置
US7626402B2 (en) Semiconductor device and method of measuring sheet resistance of lower layer conductive pattern thereof
US7084427B2 (en) Systems and methods for overlay shift determination
JPH04233746A (ja) 半導体集積回路における接点寸法測定方法
JP2010182932A (ja) 半導体装置及び半導体装置の不良解析方法
US20060109464A1 (en) Method for detecting alignment accuracy
CN116031243A (zh) 通过测量电阻测量套刻误差的测试键结构及其测试方法
US6867109B2 (en) Mask set for compensating a misalignment between patterns and method of compensating a misalignment between patterns using the same
CN205723527U (zh) 可靠性测试结构
JP3434780B2 (ja) 半導体装置
US6218847B1 (en) Test pattern for use in measuring thickness of insulating layer and method for using the same
JPH0974121A (ja) 半導体装置
JP2010114130A (ja) 半導体装置及びその製造方法
JP2007526497A (ja) 被接合マスク同士の不整合を測定するためのオフセット依存性抵抗器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee