CN103500721B - 量测通孔与下层金属线对准偏差的方法 - Google Patents
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Abstract
本发明一种量测通孔与下层金属线对准偏差的方法,通过在晶圆上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元和第二测试单元,其中,上述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的多条凸起金属线,扫描位于第一测试单元和第二测试单元之间并与凸起金属线一一对应的通孔,将通孔的扫描数据与标准扫描数据进行对比,以精确量测出通孔与下层金属线的对准偏差,保证了集成电路制造工艺的精度和可重复性,进而提升了产品的良率。
Description
技术领域
本发明涉及集成电路制造工艺领域,尤其涉及一种量测通孔与下层金属线对准偏差的方法。
背景技术
随着大规模集成电路制造朝着集成度更高,关键尺寸不断缩小以及器件结构越来越复杂的方向发展,对集成电路制造工艺的精度和可重复性要求越来越高。为满足集成电路整体电学性能的要求,在芯片的具体制造过程中,不同结构的电路图形常一层层的叠堆在一起。其中,集成电路前段制造工艺的叠堆主要是栅极和接触孔,后段的叠堆主要是通孔和金属线。由于通孔和金属线在后段是多层的重复结构,尤其在一些先进工艺中其具有多达10层的重复结构,因此如何精确量测通孔与金属线的对准偏差,以保证集成电路制造工艺的精度和可重复性,进而提升产品的良率就显得尤为重要。
在现有技术中,常通过光学方法来量测通孔与金属线的对准偏差值,进而来控制集成电路制造工艺的精度和可重复性。但由于光学方法,其本身受到波长分辨率大小的限制,当器件尺寸不断缩小时,这种方法就不能精确量测通孔与金属线的对准偏差,从而无法保证集成电路制造工艺的精度和可重复性,进而也无法满足工艺精确控制的要求来提升产品的良率。
因此,寻找一种精确量测通孔和下层金属线间对准偏差的方法对于提升器件的质量就显得十分重要。
发明内容
本发明的目的为,针对上述问题,提出了一种量测通孔与下层金属线对准偏差的方法,该方法通过在晶圆上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元和第二测试单元,其中,上述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的多条凸起金属线,扫描位于第一测试单元和第二测试单元之间并与凸起金属线一一对应的通孔,将通孔的扫描数据与标准扫描数据进行对比,以精确量测出通孔与下层金属线的对准偏差,保证了集成电路制造工艺的精度和可重复性,进而提升了产品的良率。
为实现上述目的,本发明一种量测通孔与下层金属线对准偏差的方法,包括如下步骤:
步骤S01,于晶圆上布置与切割线垂直且呈中心对称的测试金属线,所述测试金属线具有互不连接的第一测试单元和第二测试单元,其中,所述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的n条凸起金属线,其中,n为大于2的整数;
步骤S02,扫描位于所述第一测试单元和第二测试单元之间并与所述凸起金属线一一对应的通孔,以获得所述通孔的扫描数据,其中,所述凸起金属线与通孔相连时扫描结果显示为亮,所述凸起金属线与通孔不相连时扫描结果显示为暗;
步骤S03,将所述通孔的扫描数据与无对准偏差的标准扫描数据进行对比,以量测出所述通孔与下层金属线的对准偏差,其中,所述无对准偏差的标准扫描数据为所述第一测试单元和第二测试单元的最长凸起金属线与通孔相连,其他凸起金属线与通孔不相连时的扫描结果。
进一步地,所述第一测试单元和第二测试单元还分别连接有一P型离子井和金属钨接触孔的器件,其中,所述第一测试单元和第二测试单元是与所述P型离子井和金属钨接触孔器件上的接触孔相连。
进一步地,所述通孔的扫描数据是通过扫描式电子显微镜扫描所述通孔实现的。
进一步地,所述通孔与下层金属线的对准偏差包括正Y方向上的对准偏差和负Y方向上的对准偏差。其中,所述对准偏差是正Y方向还是负Y方向是由所述第一测试单元和第二测试单元的最长凸起金属线所对应的通孔的亮暗变化来确定。
进一步地,所述凸起金属线的宽度范围为10nm~50nm。
进一步地,所述定值t的范围为1nm~30nm。
进一步地,所述通孔的扫描数据与无对准偏差的标准扫描数据进行对比,以计算出所述有亮暗变化通孔的数量k。
进一步地,当k为小于2的整数时,所述的通孔与下层金属线对准偏差为0;k为大于或等于2的整数时,所述的通孔与下层金属线对准偏差为(k-1)*t。
从上述技术方案可以看出,本发明一种量测通孔与下层金属线对准偏差的方法,通过在晶圆上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元和第二测试单元,其中,上述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的多条凸起金属线,扫描位于第一测试单元和第二测试单元之间并与凸起金属线一一对应的通孔,将通孔的扫描数据与标准扫描数据进行对比,以精确量测出通孔与下层金属线的对准偏差,保证了集成电路制造工艺的精度和可重复性,进而提升了产品的良率。
附图说明
为能更清楚理解本发明的目的、特点和优点,以下将结合附图对本发明的较佳实施例进行详细描述,其中:
图1为P型离子井和金属钨接触孔的器件结构示意图;
图2为与接触孔相连的第一测试单元的结构示意图;
图3为第一测试单元与通孔一一对应示意图;
图4为第一测试单元和第二测试单元的最长凸起金属线与通孔相连,其他凸起金属线与通孔不相连的标准影像示意图;
图5为负Y方向上通孔与下层金属线对准偏差的结构示意图;
图6为正Y方向上通孔与下层金属线对准偏差的结构示意图;
图7为本发明通孔与下层金属线对准偏差量测方法的一具体实施例的流程图。
具体实施方式
体现本发明特征与优点的一些典型实施例将在后段的说明中详细叙述。应理解的是本发明能够在不同的示例上具有各种的变化,其皆不脱离本发明的范围,且其中的说明及图示在本质上当作说明之用,而非用以限制本发明。
上述及其它技术特征和有益效果,将结合附图1-7对本发明量测通孔与下层金属线对准偏差的方法的一较佳实施例进行详细说明。
本发明一种量测通孔与下层金属线对准偏差的方法,包括如下步骤:
步骤S01,于晶圆上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元200和第二测试单元200’,其中,第一测试单元200和第二测试单元200’分别具有沿水平方向以定值t递增或递减并向对方延伸的n条凸起金属线,其中,n为大于2的整数。
请参阅图1、图2和图4,具体来说,在晶圆的切割线上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元200和第二测试单元200’,进一步地,该第一测试单元200和第二测试单元200’彼此之间互不相连并呈中心对称。另外,上述第一测试单元200连接有一P型离子井和金属钨接触孔的器件,第二测试单元200’连接有另一P型离子井和金属钨接触孔的器件,其中第一测试单元200和第二测试单元200’都是与P型离子井和金属钨接触孔器件上的接触孔100相连接的,如图1所示为P型离子井和金属钨接触孔的器件结构示意图。在本实施例中,上述第一测试单元200和第二测试单元200’具有沿水平方向以定值t递增或递减并向对方延伸的n条凸起金属线,n为大于2的整数,具体地,若第一测试单元200和第二测试单元200’上的最长凸起金属线长度为L,那么其他凸起金属线的长度为L-n*t。更近一步地,该第一测试单元200具有沿水平方向以定值t递减并向第二测试单元200’延伸的n条凸起金属线,n为大于2的整数,如图2所示;该第二测试单元200’具有沿水平方向以定值t递增并向第一测试单元200延伸的n条凸起金属线,n为大于2的整数。其中,上述凸起金属线宽度范围为10nm~50nm;上述相邻凸起金属线间为一定值的长度差t的范围为1nm~30nm。
步骤S02,扫描位于第一测试单元200和第二测试单元200’之间并与上述凸起金属线一一对应的通孔300,以获得通孔300的扫描数据,其中,凸起金属线与通孔300相连时扫描结果显示为亮,凸起金属线与通孔300不相连时扫描结果显示为暗。
请参阅图3,具体来说,通过扫描式电子显微镜来扫描位于第一测试单元200和第二测试单元200’之间并与上述凸起金属线一一对应的通孔300,当该凸起金属线与其相对应的通孔300相连时扫描结果显示为亮,当该凸起金属线与其相对应的通孔300不相连时扫描结果显示为暗,如图3所示。然后,将上述每一个通孔300的亮暗进行采集,就得到了通孔300的扫描数据。
步骤S03,将通孔300的扫描数据与标准扫描数据进行对比,以量测出通孔300与下层金属线的对准偏差,其中,上述标准扫描数据为第一测试单元200和第二测试单元200’的最长凸起金属线与通孔300相连,其他凸起金属线与通孔300不相连时的扫描结果。
请参阅图4、图5、图6和图7,具体来说,上述标准扫描数据即为通孔300与下层金属线无对准偏差时的扫描数据,其是第一测试单元200和第二测试单元200’的最长凸起金属线分别与其一一对应的通孔300相连,而其他凸起金属线与其对应的通孔300不相连时的扫描结果,也即是说与第一测试单元200的最长凸起金属线所对应通孔300的扫描结果显示为亮,与第二测试单元200’的最长凸起金属线所对应通孔300的扫描结果显示为亮,与其他凸起金属线相对应通孔300的扫描结果显示为暗,如图4所示。在本实施中,通孔300与下层金属线的对准偏差包括正Y方向上的对准偏差和负Y方向上的对准偏差。其中,通孔300与下层金属线的对准偏差是正Y方向还是负Y方向是由第一测试单元200和第二测试单元200’的最长凸起金属线所对应的通孔300的亮暗变化来确定。如图5所示为负Y方向上通孔300与下层金属线对准偏差的扫描数据,如图6所示为正Y方向上通孔300与下层金属线对准偏差的扫描数据。具体地,如果第一测试单元200的最长凸起金属线所对应的通孔300由亮变暗说明通孔300具有正Y方向上的对准偏差,如果第二测试单元200’的最长凸起金属线所对应的通孔300由亮变暗说明通孔300具有负Y方向上的对准偏差。最后,通过通孔300的扫描数据与标准扫描数据进行对比,以统计出有亮暗变化通孔300的数量k,继而量测出在与切割线垂直方向上通孔300与下层金属线的对准偏差,其中,当k为小于2的整数时,所述的通孔300与下层金属线对准偏差为0,也即是可认为此时通孔300与下层金属线无对准偏差;当k为大于或等于2的整数时,所述的通孔300与下层金属线对准偏差为(k-1)*t,其中t最小可为1nm。
综上所述,本发明一种量测通孔与下层金属线对准偏差的方法,通过在晶圆上布置与切割线垂直且呈中心对称的测试金属线,该测试金属线具有互不连接的第一测试单元和第二测试单元,其中,上述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的多条凸起金属线,扫描位于第一测试单元和第二测试单元之间并与凸起金属线一一对应的通孔,将通孔的扫描数据与标准扫描数据进行对比,以精确量测出通孔与下层金属线的对准偏差,保证了集成电路制造工艺的精度和可重复性,进而提升了产品的良率。
以上所述的仅为本发明的优选实施例,所述实施例并非用以限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同变化,同理均应包含在本发明的保护范围内。
Claims (6)
1.一种量测通孔与上下层金属线对准偏差的方法,其特征在于,包括如下步骤:
步骤S01,于晶圆上布置与切割线垂直且呈中心对称的测试金属线,所述测试金属线具有互不连接的第一测试单元和第二测试单元,其中,所述第一测试单元和第二测试单元分别具有沿水平方向以定值t递增或递减并向对方延伸的n条凸起金属线,其中,n为大于2的整数;所述凸起金属线的宽度范围为10nm~50nm;所述定值t的范围为1~30nm;
步骤S02,扫描位于所述第一测试单元和第二测试单元之间并与所述凸起金属线一一对应的通孔,以获得所述通孔的扫描数据,其中,所述凸起金属线与通孔相连时扫描结果显示为亮,所述凸起金属线与通孔不相连时扫描结果显示为暗;
步骤S03,将所述通孔的扫描数据与标准扫描数据进行对比,以量测出所述通孔的对准偏差,其中,所述标准扫描数据为所述第一测试单元和第二测试单元的最长凸起金属线与通孔相连,其他凸起金属线与通孔不相连时的扫描结果。
2.根据权利要求1所述的一种量测通孔与上下层金属线对准偏差的方法,其特征在于,所述第一测试单元和第二测试单元还分别连接有一P型离子井和金属钨接触孔的器件,其中,所述第一测试单元和第二测试单元是与所述P型离子井和金属钨接触孔器件上的接触孔相连。
3.根据权利要求1所述的一种量测通孔与上下层金属线对准偏差的方法,其特征在于,所述通孔的扫描数据是通过扫描式电子显微镜扫描所述通孔实现的。
4.根据权利要求1所述的一种量测通孔与上下层金属线对准偏差的方法,其特征在于,所述通孔在垂直方向上的对准偏差包括正Y方向上的对准偏差和负Y方向上的对准偏差;其中,所述对准偏差是正Y方向还是负Y方向是由所述第一测试单元和第二测试单元的最长凸起金属线所对应的通孔的亮暗变化来确定。
5.根据权利要求1所述的一种量测通孔与上下层金属线对准偏差的方法,其特征在于,所述通孔的扫描数据与无对准偏差的标准扫描数据进行对比,以计算出所述有亮暗变化通孔的数量k。
6.根据权利要求5所述的一种量测通孔与上下层金属线对准偏差的方法,其特征在于,当k为小于2的整数时,所述的通孔对准偏差为0;当k为大于或等于2的整数时,所述的通孔对准偏差为(k-1)*t。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310495483.2A CN103500721B (zh) | 2013-10-21 | 2013-10-21 | 量测通孔与下层金属线对准偏差的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310495483.2A CN103500721B (zh) | 2013-10-21 | 2013-10-21 | 量测通孔与下层金属线对准偏差的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103500721A CN103500721A (zh) | 2014-01-08 |
CN103500721B true CN103500721B (zh) | 2016-01-27 |
Family
ID=49865914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310495483.2A Active CN103500721B (zh) | 2013-10-21 | 2013-10-21 | 量测通孔与下层金属线对准偏差的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103500721B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201628157A (zh) * | 2015-01-19 | 2016-08-01 | 力晶科技股份有限公司 | 可進行在線疊對精度監測的測試元結構 |
CN112668258B (zh) * | 2020-12-22 | 2022-05-24 | 北京华大九天科技股份有限公司 | 一种广义对齐的布线方法 |
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Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3552077B2 (ja) * | 1996-07-26 | 2004-08-11 | ソニー株式会社 | 合わせずれ測定方法及び合わせずれ測定パターン |
-
2013
- 2013-10-21 CN CN201310495483.2A patent/CN103500721B/zh active Active
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Publication number | Publication date |
---|---|
CN103500721A (zh) | 2014-01-08 |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |