CN111103767B - 一种半导体器件及其制作方法和电子设备 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法和电子设备，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
Description
技术领域
本发明涉及半导体器件技术领域，更为具体地说，涉及一种半导体器件及其制作方法和电子设备。
背景技术
随着光刻特征尺寸的不断减小，对光刻机的套刻精度与临界尺寸均匀性的要求也不断提高。半导体器件的制造通常包括几十道光刻工序，为了确保各个层次的对应关系，必须要求与光刻特征尺寸相匹配的套刻精度。曝光图形与实际位置的差异，即图形位置偏移量，是影响光刻机套刻精度的重要因素，也是影响器件的重要因子。现有的半导体器件在制作过程中，套刻偏差的测量精度较差。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制作方法和电子设备，有效解决现有技术存在的技术问题，提高半导体器件制作过程中套刻偏差的测量精度，进而提高半导体器件的良率和性能。
为实现上述目的，本发明提供的技术方案如下：
一种半导体器件的制作方法，包括：
提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；
生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；
在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；
在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；
在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
可选的，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。
可选的，生长所述第M结构层和所述第M+1结构层时，形成多个所述套刻标记。
可选的，在沿所述生长方向上，形成在所述基板上的垂直投影无交叠的相邻层的所述套刻标记。
相应的，本发明还提供了一种半导体器件，所述半导体器件包括：
基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
位于所述基板上的所述结构叠层，所述结构叠层中包括N个结构层；其中，位于所述结构叠层中第M结构层和第M+1结构层的同层包括：位于所述标记生长区域相应处且与所述第M结构层同膜层的参考标记，以及，位于所述第M结构层背离所述基板一侧、位于所述标记生长区域相应处且与所述第M+1结构层同膜层的测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
可选的，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。
可选的，位于所述结构叠层中所述第M结构层和所述第M+1结构层的同层包括多个所述套刻标记。
可选的，在沿所述生长方向上，相邻层的所述套刻标记在所述基板上的垂直投影无交叠。
可选的，所述半导体器件为三维存储器。
相应的，本发明还提供了一种电子设备，所述电子设备包括上述的半导体器件。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种半导体器件及其制作方法和电子设备，包括：提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
由上述内容可知，本发明提供的技术方案，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种半导体器件的制作方法的流程图；
图2为本申请实施例提供的一种半导体器件的结构示意图；
图3为本申请实施例提供的另一种半导体器件的结构示意图；
图4为本申请实施例提供的又一种半导体器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，现有的半导体器件在制作过程中，套刻偏差精度较差。例如，3D NAND存储器是一种新型的闪存类型，通过把存储单元堆叠起来解决2D或平面NAND闪存的限制。在制作3D NAND存储器的工艺过程中，需要进行很多步的薄膜沉积以及快速退火等高温热力学过程，这些过程会导致晶圆整体及局部发生剧烈的应力变化。这些局部应力变化会加剧后续光刻过程中的套刻(Overlay，OVL)偏差的测量精度。
基于此，本申请实施例提供了一种半导体器件及其制作方法和电子设备，有效解决现有技术存在的技术问题，提高半导体器件制作过程中套刻偏差的测量精度，进而提高半导体器件的良率和性能。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图1至图4对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体器件的制作方法的流程图，其中，本申请实施例提供的半导体器件的制作方法包括：
S1、提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
S2、在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；
生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；
在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；
在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；
在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
需要说明的是，本申请实施例提供的技术方案在实际应用中，结构层的层数不受限制，本申请仅以两层结构层为例进行说明，并不以此为限。
可以理解的，本申请实施例提供的结构叠层的应力分布中小于预设应力值的区域，亦即结构叠层的应力分布中应力较为均匀的中心区域；其中，本申请提供的结构叠层的应力分布中小于预设应力值的区域为应力分布中应力值较小的区域，对此需要根据实际应用进行最终确定预设应力值的数值范围。以及，本申请实施例提供的标记生长区域并非单一的一处区域，其可以为多处不同的区域，对此需要根据实际应用进行具体确定。
需要说明的是，本申请实施例提供的结构叠层的应力分布中小于预设应力值的区域的确定，可以根据大量制作半导体器件时积累数据进行分析确定；或者，可以对结构叠层进行建模分析确定，对此本申请不作具体限制。
本申请实施例提供的技术方案，将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，也就是说将套刻标记形成在结构叠层的应力分布中应力较为均匀的中心区域，由于套刻标记所处的标记生长区域处的应力是均匀的，所以套刻标记不会产生整体的偏移，减小了应力对套刻标记的影响。
在本申请一实施例中，本申请提供的参考标记可以为对膜层刻蚀形成的实体结构或镂空结构，以及，测量标记亦即可以为对膜层刻蚀形成的实体结构或镂空结构，对此本申请不作具体限制。
由上述内容可知，本申请实施例提供的技术方案，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
在本申请一实施例中，本申请提供的所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。
可以理解的，由于器件堆叠区域的结构复杂精密，本申请实施例将标记生长区域设置于外围电路区域，避免了套刻标记对器件堆叠区域的结构造成影响。
在本申请一实施例中，本申请提供的生长所述第M结构层和所述第M+1结构层时，形成多个所述套刻标记。
可以理解的，本申请实施例提供的同层结构层可以形成多个套刻标记，及同一第M结构层相应层形成多个参考标记，且同一第M+1结构层相应层形成多个与参考标记一一对应的测量标记，进而形成多个套刻标记，通过对多个套刻标记的偏移数据进行分析，进一步提高获得偏移数据的精确度。
在本申请一实施例中，本申请提供的在沿所述生长方向上，形成在所述基板上的垂直投影无交叠的相邻层的所述套刻标记。
可以理解的，在生长方向上将相邻层的套刻标记位置错位处理，进而能够避免前层套刻标记对后层套刻标记的获取过程(如采用光学照相或采用CDSEM等获取套刻标记)造成影响。
需要说明的是，本申请所述的相邻层实质为顺序制作套刻标记时的前后顺序，及前层套刻标记为前一次制作的套刻标记，而后层套刻标记为与前层套刻标记顺序相邻的后一次制作的套刻标记。
相应的，本申请实施例还提供了一种半导体器件，采用上述任意一实施例提供的制作方法制作而成。具体参考图2所示，为本申请实施例提供的一种半导体器件的结构示意图，其中，本申请提供的所述半导体器件包括：
基板100，所述基板100的生长表面包括有标记生长区域101，所述标记生长区域101为所述半导体器件的结构叠层200的应力分布中小于预设应力值的区域；
位于所述基板100上的所述结构叠层200，其中，位于所述结构叠层200中第M结构层210和第M+1结构层220的同层包括：位于所述标记生长区域101相应处且与所述第M结构层210同膜层的参考标记201，以及，位于所述第M结构层210背离所述基板100一侧、位于所述标记生长区域101相应处且与所述第M+1结构层220同膜层的测量标记202，所述参考标记201与所述测量标记202组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
可以理解的，本申请实施例提供的结构叠层的应力分布中小于预设应力值的区域，亦即结构叠层的应力分布中应力较为均匀的中心区域；其中，本申请提供的结构叠层的应力分布中小于预设应力值的区域为应力分布中应力值较小的区域，对此需要根据实际应用进行最终确定预设应力值的数值范围。以及，本申请实施例提供的标记生长区域并非单一的一处区域，其可以为多处不同的区域，对此需要根据实际应用进行具体确定。
需要说明的是，本申请实施例提供的结构叠层的应力分布中小于预设应力值的区域的确定，可以根据大量制作半导体器件时积累数据进行分析确定；或者，可以对结构叠层进行建模分析确定，对此本申请不作具体限制。
本申请实施例提供的技术方案，将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，也就是说将套刻标记形成在结构叠层的应力分布中应力较为均匀的中心区域，由于套刻标记所处的标记生长区域处的应力是均匀的，所以套刻标记不会产生整体的偏移，减小了应力对套刻标记的影响。
在本申请一实施例中，本申请提供的参考标记可以为对膜层刻蚀形成的实体结构或镂空结构，以及，测量标记亦即可以为对膜层刻蚀形成的实体结构或镂空结构，对此本申请不作具体限制。
由上述内容可知，本申请实施例提供的技术方案，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
参考图3所示，为本申请实施例提供的另一种半导体器件的结构示意图，其中，本申请实施例提供的所述基板100的生长表面划分为器件堆叠区域102及外围电路区域103，其中，所述标记生长区域101位于所述外围电路区域103。
可以理解的，由于器件堆叠区域的结构复杂精密，本申请实施例将标记生长区域设置于外围电路区域，避免了套刻标记对器件堆叠区域的结构造成影响。
在本申请一实施例中，本申请提供的位于所述结构叠层中所述第M结构层和所述第M+1结构层的同层包括多个所述套刻标记。
可以理解的，本申请实施例提供的同层结构层可以形成多个套刻标记，及同一第M结构层相应层形成多个参考标记，且同一第M+1结构层相应层形成多个与参考标记一一对应的测量标记，进而形成多个套刻标记，通过对多个套刻标记的偏移数据进行分析，进一步提高获得偏移数据的精确度。
在本申请一实施例中，本申请提供的在沿所述生长方向上，相邻层的所述套刻标记在所述基板上的垂直投影无交叠。参考图4所示，为本申请实施例提供的又一种半导体器件的结构示意图，相邻层的套刻标记203在基板100上的垂直投影无交叠。
可以理解的，在生长方向上将相邻层的套刻标记位置错位处理，进而能够避免前层套刻标记对后层套刻标记的获取过程(如采用光学照相或采用CDSEM等获取套刻标记)造成影响。
需要说明的是，本申请所述的相邻层实质为顺序制作套刻标记时的前后顺序，及前层套刻标记为前一次制作的套刻标记，而后层套刻标记为与前层套刻标记顺序相邻的后一次制作的套刻标记。
在本申请一实施例中，本申请提供的所述半导体器件可以为三维存储器。其中，本申请实施例提供的三维存储器的器件堆叠区域即为存储单元堆叠区域。
相应的，本申请实施例还提供了一种电子设备，所述电子设备包括上述任意一实施例提供的半导体器件。
本申请实施例提供了一种半导体器件及其制作方法和电子设备，包括：提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
由上述内容可知，本申请实施例提供的技术方案，通过将参考标记和测量标记组合形成的套刻标记形成在标记生长区域相应处，即将套刻标记形成在结构叠层的应力分布中小于预设应力值的区域，进而能够减小应力对套刻标记造成的影响，减小根据套刻标记得到的套刻偏差的偏移量，进而提高半导体器件制作过程中套刻偏差的测量精度，达到提高半导体器件的良率和性能的目的。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，包括：
提供一基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
在所述基板上生长所述结构叠层，其中，所述结构叠层中包括N个结构层；
生长所述N个结构层中的每一个结构层包括：形成第M结构层所在膜层；
在所述标记生长区域相应处对所述第M结构层所在膜层刻蚀形成参考标记；
在所述第M结构层背离所述基板一侧沉积覆盖所述第M+1结构层所在膜层；
在所述标记生长区域相应处对所述第M+1结构层所在膜层刻蚀形成测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，生长所述第M结构层和所述第M+1结构层时，形成多个所述套刻标记。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，在沿所述生长方向上，形成在所述基板上的垂直投影无交叠的相邻层的所述套刻标记。
5.一种半导体器件，其特征在于，所述半导体器件包括：
基板，所述基板的生长表面包括有标记生长区域，所述标记生长区域为所述半导体器件的结构叠层的应力分布中小于预设应力值的区域；
位于所述基板上的所述结构叠层，所述结构叠层中包括N个结构层；其中，位于所述结构叠层中第M结构层和第M+1结构层的同层包括：位于所述标记生长区域相应处且与所述第M结构层同膜层的参考标记，以及，位于所述第M结构层背离所述基板一侧、位于所述标记生长区域相应处且与所述第M+1结构层同膜层的测量标记，所述参考标记与所述测量标记组成套刻标记，其中，N为不小于2的整数，且M为小于N的正整数。
6.根据权利要求5所述的半导体器件，其特征在于，所述基板的生长表面划分为器件堆叠区域及外围电路区域，其中，所述标记生长区域位于所述外围电路区域。
7.根据权利要求5所述的半导体器件，其特征在于，位于所述结构叠层中所述第M结构层和所述第M+1结构层的同层包括多个所述套刻标记。
8.根据权利要求5所述的半导体器件，其特征在于，在沿所述生长方向上，相邻层的所述套刻标记在所述基板上的垂直投影无交叠。
9.根据权利要求5所述的半导体器件，其特征在于，所述半导体器件为三维存储器。
10.一种电子设备，其特征在于，所述电子设备包括权利要求5-9任意一项所述的半导体器件。
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