JPS62226639A

JPS62226639A - 半導体装置の合せずれ検出方法

Info

Publication number: JPS62226639A
Application number: JP6992286A
Authority: JP
Inventors: Michihiro Ishikawa; 通弘石川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1987-10-05
Also published as: JPH0435907B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体装置の合せずれ検出方法の改良に関す
る。

（従来の技術）従来、半導体装置の合せずれ検出方法として、第４図及
び第５図に示す方法が知られている。ここで、第５図は
第４図の点線部分Ａを拡大した図である。

例えば、ゲート電極に使用したＰｏ１ｙ　Ｓ　ｉに対す
るコンタクトホールの合せずれを検出するとき、第４図
においてゲーｉ−電極パターンを１とし、コンタクトホ
ールパターンを２とした。そして、前記パターン１のピ
ッチを例えばＬ＋　、それに対するパターン２の目盛り
ピッチ３をＬ２とし、互いの目盛りピッチの差を０．１
−とパターン２のピッチの方が小さくなるようにすると
、第４図は０．１譚ピツチの評（西パターンとなる。こ
のパターンの読取り方法は、第５図に示したようにゲー
１へ電極パターン１の各々の目盛りの中心３とコンタク
ｊ・ホールパターン２の各々の目盛りの中心４が重なっ
たところを捜し、その重なったところが目盛り全体の中
心からいくらずれているかみることにより行なう。なお
、第５図において、５は前述したｐｏｌｙ　３　ｉとコ
ンタクトの各々の目盛りの中心の重なった位置を示す。

先にお互いの目盛りピッチの差を０．１譚とした事によ
り、目盛り全体の中心からｐｏｌｙ　Ｓ　ｉとコンタク
トの各々の目盛りの中心の重なった所が１つずれるごと
に０．１ｍ＋の合せずれを表わすことになる。

この合せずれの読取り方法を第６図を参照して説明する
。

■ゲート電極パターン１で形成された各々の目盛りの中
心とコンタクトホールパターン２により形成された各々
の目盛りの中心が重なったところを見つける。即ち、右
から３番面の目盛りである。

■目盛り全体の中心（１点）から■で見つけた目盛りが
左右どちらにいくらずれているか読取る。

即ち、右（プラスの方向）へ３目盛りずれていることが
わかる。

■ゲルトＮ極パターン１の目盛りのピッチと、コンタク
トホールパターン２の目盛りのピッチ差が０．１−に設
定されているから、■で３目盛り分ずれていることによ
り、０，３ｐ１ｔプラス方向へコンタクトホールパター
ン２がずれていることになる。なお、第６図において、
６はゲート電極パターン１の目盛りの中心とコンタクト
ホールパターン２の目盛りの中心が一致するラインであ
る。

これら合せずれ用のパターンをチップのＸ方向（第４図
のおぎかた）とｙ方向（第４図のパターンを９０度回転
してたてる）に用意してチップのＸ方向、ｙ方向の合せ
ずれを評価する。例えば、霧光装置にステツパーを用い
た場合、１チツプ（１シヨツト）ずつ又は１ショット因
数点合せずれを評価し、チップ（ショット）ローテーシ
ョン〈第７図及び第８図図示）、ウェハローテション〈
第９図図示）、ウェハ歪み（第１０図図示）などを評価
していく。なお、第７図・〜第１０図において、７は１
チツプを、８はゲート電極パターンを、９はコンタクト
ホールパターンを、１０はウェハを夫々示す。

しかしながら、従来技術によれば、以下に示す問題点を
有する。

■目視による合せずれの評価であるため、作業者により
個人差、読取り誤差が生じる。

■ウェハ全体の合せずれ（例えば、ウェハローテション
、ウェハ歪み等）を評価する場合、目視で１チツプずつ
評価するため、時間がかかる。また、作業者にとって大
きな負担となる。

（発明が解決しようとする問題点）本発明は上記事情に罵みてなされたもので、個人差によ
る読取り誤差が少なく、制度良く合せずれを評価できる
半導体装置の合せずれ検圧方法を提供することを目的と
する。

［発明の構成１（問題点を解決するための手段）本発明は、半導体基板と、この半導体基板上に第１の絶
縁膜を介して設けられた互いに線対称で艮ざの異なる第
１導電層と、この第１導電層を含む前記第１絶縁膜上に
設けられた第２絶縁膜と、この第２絶縁膜に前記第１導
電層の一部を露出させるように開口した線対称な一対の
コンタクトホールと、これらのコンタクトホールを介し
て前記第１導電層の一部に接続する第２導電層とを具備
する半導体装置のあわせずれを検出する方法において、
前記第１導ｉ１層の前記コンタク１〜ホールに対するオ
ーバーラツプ長により第１導電層とコンタクトホールと
の合せずれを評価することを特徴とし、もって制度良く
合せずれを評価できる。

（作用ン本発明によれば、第１導電層を線対称で長さの異なるよ
うに複数配設し、かつ該第１導電層の前記コンタクトホ
ールに対するオーバーラツプ長により第１導電層とコン
タクトホールとの合せずれを評価し、もって精度良く合
せずれを評価できる。

（実施例）以下、本発明の一実施例を第１図及び第２図を参照して
説明する。

第１図の２１は、シリコン基板である。この基板２１上
には、第１の絶縁ＩＩ　２２を介して第１蛭、第２幹と
しての多結晶シリコンからなるグー１〜電極２３．２４
が形成されている。これらのゲート電極２３．２４は互
いに線対称である。ここで、一方のゲート電極２３には
矢印Ｚの方向に沿って例えば０．１−ずつ短くなる第１
分岐枝としての枝状のゲート電極２３１．２３２・・・
が電気的に接続され、他方のゲート電極２４には矢印Ｚ
方向に沿って例えば０．１ｐｍずつ短くなる第２分岐枝
としての枝状のゲート電４ｆｆｉ２４ｔ、２４２・・・
が電気的に接続されている。更に、ゲート電極２３１．
２３２・・・と２４ｔ　、２４２・・・とは互いに線対
称となっている。前記グー１〜電極２３．２４等を含む
前記第１絶縁膜２２上には、第２絶縁膜２５が形成され
ている。この第２絶縁模２５の所定の位置には互いに線
対称な一対のコンタクトホール２６．２７が開口されて
いる。ここで、一方のコンタクトホール２６からは前述
した枝状のゲートｆ２ｉ２３ｔ〜２３６が露出し、他方
のコンタクトホール２７からは枝状のゲート電ｔｉ　２
４　ｉ〜２４６が露出している。なお、このように露出
している部分を第１導電層のコンタクトホールに対する
オーバーラツプ長という。前記前記コンタクトホール２
６にはＡｆｆｉからなる電極配線２８・・・が矢印Ｚ方
向に一定間隔で設けられ、所定の枝状のゲート電極２３
１〜２３６と夫々電気的に接続されている。また、他方
のコンタクトホール２７にはＡλからなる電極配線２９
・・・が設けられ、所定の枝状のグーｌ−電極２４１〜
２４６と電気的に接続されている。なお、前記霜囲配線
２８・・・、２９・・・は夫々線対称に配置されている
。こうした構成により、ゲート電極に使用したｐｏｌｙ
　３　ｉとコンタクトホールの合せずれを評価する。し
かるに、上記半導体装置は通常の半導体装置と同じ構造
断面図を有しているため、製造しようとする半導体装置
の一部に本発明を取入れるだけで上記台せずれが評価可
能となる。

次に、本発明方法を第１図を参照して説明する。

同図において、まず電極配線２８・・・とゲート電極２
３１．２３２・・・に使用したｐｏｌｙ　３　ｉとが接
続される本数、及びＮ橘配線２９とゲート電極配線２４
＋　、２４２・・・とが接続される本数を電気的に測定
する。そして、右側の接続されている本数をＡ１左側の
接続されている本数を８とし、ＡとＢの差から合せずれ
値を算出する。第１図の場合、ゲート電ｔｆｆ１２３ｔ
、２３２・・・とコンタクトホール２６を介して接続さ
れる電極配線２８の本数Ａは６本で、ゲートＩｔ１２４
ｔ、’２４２・・・とコンタクトホール２７を介して接
続される電極配線２つ・・・の本数Ｂは６本である。そ
のため、本数Ａと８の差はなく、前記ｐｏｌｙｓｉ　と
コンタクトホールの合せずれは零ということになる。

次に、第２図を用いて実際に合せずれが生じた場合にど
のような評価となるか説明する。同図において、ゲート
’２［ｆｆ１２３ｔ　、２３２・・・とコンタクトホー
ル２６を介して接続される電橿配１１２８の本数は８本
、またゲート電極２４ｉ　、２４２・・・とコンタクト
ホール２７を介して接続される電極配線２９・・・の本
数Ｂは４本ということを電気的に測定して知ることがで
きる。つまり、接続本数Ａ、Ｂの差は４本分となるが、
この４本分は合せずれが起きたために生じた差である。

ここで、この４本分の合せずれは右と左２組のものであ
るため、１組のゲート電（引、コンタクトホールにおけ
る合せず分を求めると２本分となる。枝状のゲート電極
は１本につき０．１ｐｎずつ短くなっているため、２本
のすれ分で０．２ｔａの合せずれとなる。まＩ；、枝状
のグー１〜電極２３１．２３２・・・、２１Ｉｔ、２４
２・・・に対するコンタクトホールパターン２６．２７
の合せずれの方向は、左側の方が接続数が少ないため、
コンタクトホールパターン２６．２７が左側（−）にず
れていることになる。

次に、第２図の枝状のゲート電凍ヘパターン変換差ΔＷ
が入った場合について説明する。即ち、枝状のゲート電
極へ使用したｐｏｌｙ３ｉへパターン変換差が生じ、Ｐ
ｏ１ｙ　Ｓ　ｉ長が短（なると、ゲート電極とコンタク
トホールを介して接続される電極配線の本数は少なくな
る。しかし、右側と左側の枝状のゲート電極は両方とも
短くなるため、右側と左側の接続本数の差は変動しない
。ここで、合せずれは接続本数Ａ、Ｂの差から求めてい
るため、合せずれの値はパターン変換差ΔＷの影響を受
けないことになる。このことは、コンタクトホールヘパ
ターン変換差ΔＷが生じた場合も同様である。

上記実施例によれば、枝状のゲート電極２３１．２３２
・・・、２４ｓ　、２４２・・・のコンタクトホール２
６．２７に対するオーバーラツプ長を調べることにより
前記枝状のゲート電極とコンタクトールールとの合せず
れを評価するため、以下に示す効果を有する。

■作業者による個人差、読取り誤差がない。

■高精度の評価が可能である。

■作業者の負担が少ない。

■上記■〜■により、大量のデータの集積が可能となっ
た。

■電気的評価にありがちなパターン変換差の合せずれ評
価値への影響を完全になくすことができる。

■上記実施例ではゲート電極とコンタクトホールの合せ
ずれ精度を詳細に評価できるため、半導体装置の集積化
へ貢献できる。また、そのとき用いる露光装置の高性能
化の検討へ多大な効果をもたらす。

なお、上記実施例では、線対称な一対のコンタク１〜ホ
ールを設けた場合について述べたが、これに限定されな
い。例えば、第２図に示す如く、１つ１つの枝状のゲー
ト電極に使用したＰｏ１ｙ　Ｓ　ｉとこれに対応した電
極配線を夫々接続させる左右に対象な？！２数のコンタ
クトホール３１１〜３１１＋、及び３２１〜３２１１を
設けてもよい。

上記実施例では、枝状のゲート電極の長さが矢印Ｚ方向
に一定の割合いで減少しかつ完全な線対称な場合につい
てのべたが、これに限定されない。

例えば、第１１図や第７２図の如く、予め左右の接続数
のかたよりが分っていれば完全な線対象でなくてもよい
。

上記実施例では、枝状のゲート電極とコンタクトホール
を介して接続する電極配線の材料をＡｆｆｉとしたが、
これに限らない。例えば、多結晶シリコン、高融点金属
、高融点金属ポリサイド、Ａ２以外の金属でも良い。

上記実施例では、ゲート電極とコンタクトホールとの合
せずれについて評価した場合について述べたが、これに
限らない。例えば、ゲートｌｆｆＰｏ１ｙ　Ｓ　ｉを半
導体基板又はこの基板上に設けられたウェルと反対の不
純物を拡散した素子形成領域と変え、他を素子分離領域
とすることで、素子形成領域とコンタクトホールの合せ
ずれが、上記実施例と同様な方法で評価できる。

上記実施例では、ゲート電ｔｉＰｏｌｙ　Ｓ　ｉを電氏
配線とかえ、電極配線をｐｏｌｙ　５　ｉなどに変える
ことにより、コンタクトホールとその上層に存在する電
極配線との合せずれも上記実施例と同様な方法で評価で
きる。

［発明の効果］以上詳述した如く本発明によれば、個人差や読取り誤差
がなく、精度良く合せずれを評価できる半導体装置の合
せずれ検出方法を提供できる。

【図面の簡単な説明】

第１図（ａ）は本発明に係る半導体装置の合せずれ検出
方法の説明図、同図（ｂ）は同図（ａ）のｘ−Ｘ線に沿
う断面図、第２図は同検出方法の実際に合せずれが生じ
た場合の説明図、第３図は本発明の他の実施例の説明図
、第４図は従来の半導体装置の合せずれの読取り方法の
説明図、第５図は第４図の部分拡大図、第６図は従来方
法における合せずれ読取り方法の説明図、第７図及び第
８図は夫々チップローテンションの説明図、第９図はウ
エハローテションの説明図、第１０図はウェハ歪みの説
明図、第１１図及び第１２図は夫々本発明のその他の実
施例を示す説明図である。２１・・・シリコン基板、２２．２５・・・絶縁膜、２
３．２３１〜２３ｔ　ｔ　、２４．２４１．２４１１・
・・ゲート電極、２６．２７．３１１〜３１１　ｔ　、
３２１〜３２１１、・・・コンタクトホール、２８．２
９・・・電極配線。出願人代理人　弁理士　鈴江武彦１２図＠　１１図第１２図

Claims

【特許請求の範囲】

（１）半導体基板と、この半導体基板上に第１の絶縁膜
を介して設けられた互いに線対称で長さの異なる第１導
電層と、この第１導電層を含む前記第１絶縁膜上に設け
られた第２絶縁膜と、この第２絶縁膜に前記第１導電層
の一部を露出させるように開孔した線対称な一対のコン
タクトホールと、これらのコンタクトホールを介して前
記第１導電層の一部に接続する第２導電層とを具備する
半導体装置の合せずれを検出する方法において、前記第
１導電層の前記コンタクトホールに対するオーバーラッ
プ長により第１導電層とコンタクトホールとの合せずれ
を評価する半導体装置の合せずれ検出方法。
（２）前記第１導電層が、一定の割合いで長さが増加ま
たは減少する複数の第１分岐枝と、これらの分岐枝を接
続させる第１幹と、前記第１分岐枝と線対称の第２分岐
枝と、前記第１幹と線対称でかつ前記第２分岐枝を接続
させる第２幹とから構成されていることを特徴とする特
許請求の範囲第１項記載の半導体装置の合せずれ検出方
法。