JP6015898B2 - 半導体装置用試験素子 - Google Patents

Description

本発明は、半導体装置用試験素子に関する。

半導体集積回路は、半導体基板上に形成される多層配線構造を有している。多層配線構造として、例えば一層目の配線はポリシリコン膜をパターニングすることにより形成され、二層目以上の配線は金属膜をパターニングすることにより形成され、さらに上下の配線は層間絶縁膜内に形成されるビアプラグにより電気的に接続される。多層配線構造は複数の工程を経て形成されるので、いずれかの工程での欠陥の発生や異物の混入などは半導体装置の歩留まりを低下させる原因となる。

多層配線基板においては、配線形成工程で発生する欠陥や異物を検出するために、多層配線の各層に欠陥識別用パターンを配置する構造が知られている。例えば、積層された複数の配線層と、各配線層に配置された欠陥識別用パターンと、各欠陥識別用パターンに対して設けられた入力部及び出力部と、各入力部に接続された入出力用信号線評価パターンとを含む構造が知られている。これにより、下側から上側の各層毎に欠陥認識用パターンを試験し、これにより配線パターンやビアの欠陥を評価している。

また、主面に導体部が形成される多数の配線板を積層した多層配線基板では、複数箇所で厚さ方向に全ての配線基板を貫通する導電性スルーホールが形成され、導電性スルーホールの各々に異なる配線基板上の導体部が接続される構造が知られている。その構造では、さらに導電性スルーホールの上端に検査導体部を接続し、それらの検査導体部の間の抵抗値を測定することにより、各配線基板上の導体部の間の短絡や不良箇所を検査している。

特開２０１０−４５１７７号公報 特開平１０−３４１０７９号公報

ところで、半導体装置においては、本来接続されるべき配線とビアプラグに位置ズレが生じ、そのズレが大きくなると、接続抵抗が必要以上に高くなったり、或いは配線とビアプラグが離れて電気回路がオープンになったりする可能性も高くなる。また、配線とビアプラグの接続に異常が生じる原因は位置ズレの大きさだけでなく、設計値に対して配線幅やビアプラグ径の寸法に製造誤差が生じることにも原因がある。

配線とビアプラグの接続抵抗について、接続を良好にするための位置ズレ、配線幅、ビアプラグ径についてのマージンをビア接続マージンとし、そのマージンが確保できる条件を求めるためのマージン検出が必要になる。

一方で、配線とビアプラグの接触抵抗について、接続が悪い場合の限界となる位置ズレ、配線幅、ビアプラグ径についてのマージンをビア分離マージンとし、そのマージンが確保できる条件を求めるマージン検出も必要となる。ビア分離マージンが必要になるのは、配線とビアプラグの相対的な位置ズレが大きくなったり、配線幅やビアプラグ径が設計値より大きくなったりすると、設計上分離されるべき配線とビアプラグが電気的に短絡することになるので、これを防止するためである。

従って、配線とビアプラグの位置ズレ等についてマージン評価用素子を使用して上記のビア接続マージン、ビア分離マージンを検出することが要求されるが、評価用素子は一般にスクライブラインに形成されることが多く、その面積の縮小化が課題となっている。

本発明の目的は、配線とプラグの接続状態を狭い面積で検知することができる半導体装置用試験素子を提供することにある。

本実施形態の１つの観点によれば、半導体基板と、前記半導体基板の上方に形成され、直列に接続された複数の抵抗素子と、前記複数の抵抗素子を互いに接続する複数の導電性パッドと、前記複数の抵抗素子の上方に形成された接続検知用配線と、前記接続検知用配線の下方に形成され、前記複数の導電性パッドに少なくとも一部が接続し、前記接続検知用配線の外縁部に対して横方向にそれぞれ距離が異なる、複数の導電プラグと、直列に接続される前記複数の抵抗素子のうち最も端に位置する前記抵抗素子に電気的に接続される電極と、を有することを特徴とする半導体装置用試験素子が提供される。

発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。

本実施形態によれば、複数の第１の導電パターンと第２の導電パターンのいずれかに対する複数の第１の導電プラグの一方向の位置の違いによって、第２の導電パターンと第３の導電パターンの間に並列又は直列に接続される抵抗素子の接続数が変わる。従って、複数の第１の導電プラグ同士の一方向の間隔を予め設定した状態で、第２の導電パターンと第３の導電パターンの間の抵抗値を測定すると、複数の第１の導電パターンと第２の導電パターンのいずれかに対する複数の第１の導電プラグの一方向の位置ズレが検知される。この場合に必要となる電極パッドの数は少なくとも２つで済むので素子面積を小さくすることができる。

図１は、第１実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図２（a）、（ｂ）は、第１実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図３は、第１実施形態に係る半導体装置用試験素子の等価回路図である。 図４は、比較例に係る半導体装置用試験素子の平面構造と回路図である。 図５は、第２実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図６（a）、（ｂ）は、第２実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図７は、第２実施形態に係る半導体装置用試験素子の等価回路図である。 図８は、第３実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図９（a）、（ｂ）は、第３実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図１０は、第３実施形態に係る半導体装置用試験素子の等価回路図である。 図１１は、第４実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図１２（a）、（ｂ）は、第４実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図１３は、第５実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図１４（a）、（ｂ）は、第５実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図１５は、第５実施形態に係る半導体装置用試験素子の等価回路図である。 図１６は、第６実施形態に係る半導体装置用試験素子の一例を示す平面図である。 図１７（a）、（ｂ）は、第６実施形態に実施形態に係る半導体装置用試験素子の一例を示す断面図である。 図１８は、第６実施形態に係る半導体装置用試験素子の等価回路図である。 図１９は、第７実施形態に係る半導体装置用試験素子の等価回路図である。 図２０は、第８実施形態に係る半導体装置用試験素子の等価回路図である。 図２１は、第９実施形態に係る半導体装置用試験素子の等価回路図である。 図２２は、第１０実施形態に係る半導体装置用試験素子の等価回路図である。 図２３（ａ）、（ｂ）は、第１１実施形態に係る半導体装置用試験素子の断面図である。 図２４は、第１２実施形態に係る半導体装置用試験素子の第１例を示す等価回路図である。 図２５は、第１２実施形態に係る半導体装置用試験素子の第２例を示す等価回路図である。

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

（第１の実施の形態）
図１は、第１実施形態に係る半導体装置用試験素子の一例を示す平面図、図２（ａ）、（ｂ）はそれぞれ図１のＩ−Ｉ線、及びII−II線から見た断面図である。
図１、図２（ａ）、（ｂ）に示す半導体装置用試験素子１０１において、半導体基板、例えばシリコン基板１の表面には下地絶縁膜２が形成されている。下地絶縁膜２として、例えばＣＶＤ法又は熱酸化法によりシリコン酸化膜が形成される。下地絶縁膜２は、例えば、シリコン基板１において、複数の半導体装置形成領域を区画するスクライブラインに形成される。

下地絶縁膜２の上には、ポリシリコン膜をパターニングすることにより第１〜第ｎ（ｎ＞１）の抵抗素子３ｒ_１〜３ｒ_ｎが間隔をおいてｙ方向に並んで形成されている。第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎは、例えば同じ幅と同じ長さを持つストライプ形状を有し、これにより両端部間で同じ抵抗値Ｒ_０となるように形成される。なお、抵抗素子３ｒ_１〜３ｒ_ｎとして使用されるポリシリコン膜の上部にはシリサイド層が形成されてもよい。また、抵抗素子３ｒ_１〜３ｒ_ｎとして使用されるポリシリコン膜内にはｎ型又はｐ型の不純物が導入され、比抵抗が調整されていてもよい。

下地絶縁膜２と抵抗素子３ｒ_１〜３ｒ_ｎの上には、第１層間絶縁膜４として例えばシリコン酸化膜がＣＶＤ法により形成され、その上面は化学機械研磨（ＣＭＰ）により平坦化されている。なお、図１では、下地絶縁膜２よりも上に形成される絶縁膜は省略して描かれている。

第１層間絶縁膜４内には、複数の抵抗素子３ｒ_１〜３ｒ_ｎのそれぞれの第１の端部に達する第１接続端ビアプラグ（導電プラグ）６ａ_１〜６ａ_ｎと、第１の端部からｘ方向（横方向）にある第２の端部に達する第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎが形成されている。

第１接続端ビアプラグ６ａ_１〜６ａ_ｎと第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎは、一層目の導電プラグであり、第１層間絶縁膜４内に形成したビアホール内に導電性バリア層７とタングステン層８を埋め込むことにより形成される。なお、以下に説明するビアプラグや他の実施形態で説明するビアプラグも同様な層構造を有する。

第２層間絶縁膜４の上には、導電パターンとして複数の導電性パッド９ａ_１〜９ａ_ｎと共通配線１０と接続検知用配線１１が金属膜から形成されている。金属膜として、例えばアルミニウム銅合金、アルミニウム或いはそれらを含む積層構造が形成される。なお、以下に説明する金属膜や他の実施形態で説明する金属膜も同様な層構造を有している。

共通配線１０は、複数の第１接続端ビアプラグ６ａ_１〜６ａ_ｎの各々の上端を同時に接続する形状を有している。また、複数の導電性パッド９ａ_１〜９ａ_ｎは、ｙ方向に一列に間隔をおいて配置され、第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎの各々の上端に個別に接続される。なお、導電性パッド９ａ_１〜９ａ_ｎは、位置ズレが生じても第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎから外れない大きさに形成される。

接続検知用配線１１は、導電性パッド９ａ_１〜９ａ_ｎからｘ方向に離れた位置で、平面形状が例えばｙ方向に長い長方形に形成されている。さらに、接続検知用配線１１において、抵抗素子３ｒ_１〜３ｒ_ｎに近い側の外縁部は、複数の第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎからｘ方向にほぼ等距離となる位置に配置される。なお、ｙ方向とｘ方向は互いに交差又は直交する方向である。

第１層間絶縁膜４、導電性パッド９ａ_１〜９ａ_ｎ、共通配線１０及び接続検知用配線１１の上には第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２として例えばシリコン酸化膜がＣＶＤ法により形成され、その上面はＣＭＰ法により平坦化される。

第２層間絶縁膜１２内において、複数の導電性パッド９ａ_１〜９ａ_ｎの各々の上には、パッド接続ビアプラグ１３ａ_１〜１３ａ_ｎが形成されている。また、第２層間絶縁膜１２内において、複数のパッド接続ビアプラグ１３ａ_１〜１３ａ_ｎのそれぞれからｘ方向には接続検知用ビアプラグ（導電プラグ）１３ｂ_１〜１３ｂ_ｎが形成されている。パッド接続ビアプラグ１３ａ_１〜１３ａ_ｎと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎは、同じ工程で形成される二層目の導電プラグである。

接続検知用ビアプラ１３ｂ_１〜１３ｂ_ｎは、接続検知用配線１１の１つの外縁部に対するｘ方向の距離が異なって配置され、その外縁部に対して、全てが離れたとして、ｘ方向に最も近い順に並べると、隣接するもの同士にはピッチｔの差がある。従って、複数の接続検知用ビアプラ１３ｂ_１〜１３ｂ_ｎのｘ方向の位置を比べると、最短でｔの差があり、最大で（ｎ−１）ｔの差がある。

また、少なくとも１つの接続検知用ビアプラグ１３ｂ_１は、接続検知用配線１１に接続され、その他の接続検知用ビアプラ１３ｂ_２〜１３ｂ_ｎは接続検知用配線１１に対して非接続（オープン）状態となるように設計されている。

第２層間絶縁膜１２の上には複数の橋渡し配線１４ａ_１〜１４ａ_ｎが形成されている。橋渡し配線１４ａ_１〜１４ａ_ｎのそれぞれは、パッド接続ビアプラグ１３ａ_１〜１３ａ_ｎのそれぞれの上端とそれからｘ方向にある接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの上端を接続する。橋渡し配線１４ａ_１〜１４ａ_ｎは金属膜から形成されている。

第２層間絶縁膜１２及び複数の橋渡し配線１４ａ_１〜１４ａ_ｎの上には第３層間絶縁膜１５が形成されている。第３層間絶縁膜１５は、１層に限られるものではなく、複数層であってもよい。第３層間絶縁膜１５として例えば複数のシリコン酸化膜がＣＶＤ法により形成される。

第２、第３層間絶縁膜１２、１５内において、図２に示すように、共通配線１０の上には第１引出用ビアホール１５ａが形成され、その中には共通配線１０に達する第１引出用ビアプラグ１６ａが形成されている。また、第２、第３層間絶縁膜１２、１５には、接続検知用配線１１に接続される第２引出用ビアホール１５ｂが形成され、その中には接続検知用配線１１に達する第２引出用ビアプラグ１６ｂが形成されている。

第３層間絶縁膜１５の上には、第１、第２の引出用ビアプラグ１６ａ、１６ｂのそれぞれに接続される第１、第２の電極パッド１７ａ、１７ｂが例えばアルミニウム、アルミニウム銅などの金属から形成されている。第１、第２の電極パッド１７ａ、１７ｂの平面形状は、一辺が例えば２０μｍ〜１００μｍの大きさの四角形を有している。なお、電極パッド１７ａ、１７ｂは、テスターの試験用プローブに当てられる大きさを有し、以下に説明する他の実施形態でも同様である。

上記した半導体装置用試験素子１０１において、複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのそれぞれは、それらの下の接続検知用配線１１の外縁部に対してｘ方向で互いの位置が異なっている。このため、複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの全体と接続検知用配線１１との相対位置をｘ方向又はその逆方向にずらしてゆくと、接続検知用配線１１に対する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数が異なってくる。これにより、接続検知用配線１１と共通配線１０に並列接続される第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎの数が異なってくる。

このため、第１の電極パッド１７ａと第２の電極パッド１７ｂの間の電流、電圧を測定することにより、接続検知用配線１１に対する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数に基づいて、それらのｘ方向の相対的な位置ズレが検知できることになる。図１、図２の等価回路を図３に示す。

なお、上記のように本実施形態及び後述の実施形態における導電プラグ、配線、パッドは金属から形成されるので、ポリシリコンから形成される抵抗素子３ｒ_１〜３ｒ_ｎに比べてそれらの抵抗値は極めて小さい。

各抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値がＲ_０であり、接続検知配線１１に接続される検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの数をｍ（ｍ≦ｎ）個とすると、共通配線１０と接続検知用配線１１の間の抵抗値ＲはＲ_０／ｍとなる。そして、第１、第２の電極パッド１７ａ、１７ｂ等を介して共通配線１０と接続検知用配線１１の間に直流電圧Ｖを印加すると、共通配線１０、接続検知用配線１１の間に流れる電流値ＩはＩ＝Ｖｍ／Ｒ_０となり、接続検知用配線１１と接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数が１つ増える毎に電流値ＩはＶ／Ｒ_０だけ上昇することになる。

接続検知用配線１１と共通配線１０の間の抵抗値をＲ_Ｍとすれば、接続検知用配線１１と共通配線１０に接続される抵抗素子３ｒ_１〜３ｒ_ｍの数ｍは、ｍ＝Ｒ_０／Ｒ_Ｍで求めることができる。

設計段階で接続検知用配線１１に接続される接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの設計数をｍ_０とし、複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのｘ方向のピッチを予めｔと設定する。そして、実際に測定した接続数ｍとすると、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１の設計位置からのｘ方向の相対的なズレは（ｍ―ｍ_０）ｔで示される。

以上のように本実施形態によれば、接続検知用配線１１と接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎは、ｘ方向の製造上で生じる位置ズレによって接続したり離隔したりするので、ズレに対して抵抗素子接続用スイッチとして機能する。そして、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを介して接続検知用配線１１と共通配線１０の間に並列に接続される抵抗素子３ｒ_１〜３ｒ_ｍの数を検知することにより、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１の相対的な位置ズレ量を高い精度で測定することができる。そして、その試験結果に基づいてビア接続マージンやビア分離マージンを決めることができる。

半導体装置の製造工程では、パターニング段階の配線・ビア間の位置ずれ、配線幅、ビア径を管理することで、ビア接続マージンやビア分離マージンを保証している。本実施形態の試験素子によれば、ビア接続やビア分離を電気的に保証するため、より直接的な保証方法といえる。

ビア接続マージンやビア分離マージンを検出できるようにするには、電気的測定が可能な状態になるまで工程を進める必要がある。半導体装置が完成した場合には、ビア接続マージンやビア分離マージンが不十分と判断されても、再パターニングは不可能で、これらマージンを改善することはできない。

しかし、半導体装置製造工程の途中で電気的測定が可能であれば、製品の試験を行う手前の段階で、ビア接続マージンやビア分離マージンを確認することはできる。また、配線とビアプラグの接続マージンを検出する試験素子は、トランジスタや抵抗などデバイス特性を評価するモニタ群の一部として活用されるのが一般的である。

半導体装置のトランジスタ特性等を検査するための試験素子（モニタ）群は、スクライブ領域に置かれることが多い。スクライブ領域で試験素子群を配置される領域は限られているため、試験素子の中で大面積を占める電極パッドを少なくすることが好ましく、これによりスクライブ領域に多くの試験素子を配置することができ、有効である。

本実施形態に係る試験素子によれば、接続マージン、分離マージンを設定するのに使われる最上の電極パッド７ａ、７ｂを上記のように２個にすることができ、通常用いられる方法に比べてパッド数を大幅に減らすことができる。

次に、比較例に係る半導体装置の試験素子の等価回路を図４に基づいて説明する。図４において、図１と同じ符号は同じ要素を示している。

図４において、図１と同じように、接続検知用配線１１が第１層間絶縁膜４の上に形成されている。また、接続検知用配線１１及び第１層間絶縁膜４の上には、図１と同様に第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２内には、上記と同様に、第１〜第ｎの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎがｙ方向に並んで形成されている。隣接する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎは、ｘ方向に予め決められたピッチｔで互いにずれて形成されている。

第２層間絶縁膜１２の上には、第１〜第ｎの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの上端の個々に接続される複数の引出配線１４ｄ_１〜１４ｄ_ｎが形成されている。引出配線１４ｄ_１〜１４ｄ_ｎと第２層間絶縁膜１２の上には、図示を省略しているが、図２と同様に第３層間絶縁膜（１５）が形成されている。第３層間絶縁（１５）のうち複数の引出配線１４ｄ_１〜１４ｄ_ｎのそれぞれの上には引出用ビアホール（不図示）が形成され、引出用ビアホール（不図示）の中には第１〜第ｎの引出用ビアプラグ１６ｃ_１〜１６ｃ_ｎが形成されている。
また、第２、第３層間絶縁膜１２、（１５）のうち接続検知用配線１１上には、上記と同様に、第（ｎ＋１）の引出用ビアホールが形成され、その中には接続検知用配線１１に達する第（ｎ＋１）の引出用ビアプラグ１６ｃ_ｎ＋１が形成されている。

さらに、第３層間絶縁膜（１５）の上には、第１〜第（ｎ＋１）の引出用ビアプラグ１６ｃ_ｎ＋１の上端の各々に接続される第１〜第（ｎ＋１）の電極パッド１７ｃ_１〜１７ｃ_ｎ＋１が形成されている。

以上のような比較例においては、例えば、第（ｎ＋１）の電極パッド１７ｃ_ｎ＋１を介して接続検知用配線１１を接地電位に設定する。また、第１〜第ｎの電極パッド１７ｃ_１〜１７ｃ_ｎ、引出配線１４ｄ_１〜１４ｄ_ｎ及び引出用ビアプラグ１６ｃ_１〜１６ｃ_ｎを介して第１〜第ｎの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎに電圧Ｖを印加する。そして、第１〜第（ｎ＋１）の電極パッド１７ｃ_１〜１７ｃ_ｎ＋１を介して第１〜第ｎの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎに電流が流れるか否かを検知し、接続検知用配線１１に導通している接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの数を算出する。これにより、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１の相対的なズレを検知することが可能になる。

しかし、図４に示すような構造によれば、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎ及び接続検知用配線１１と同じ数の電極パッド１７ｃ_１〜１７ｃ_ｎ＋１が必要となる。１つのモニタ用の電極パッド１７ｃ_１〜１７ｃ_ｎ＋１の大きさは、テスターのプローブが当たる大きさ、例えば５０μｍ×５０μｍの大きさとなる。従って、電極パッド１７ｃ_１〜１７ｃ_ｎ＋１の数が多くなるほど試験素子が占める面積が大きくなる。これにより、図４に示した位置ズレ検知用の試験素子によれば、スクライブライン領域に占める面積が大きくなるので、スクライブ領域での他の各種の試験素子を形成するための余裕が無くなる。

（第２の実施の形態）
図５は、第２実施形態に係る半導体装置用検査素子を示す平面図、図６（ａ）、（ｂ）は、図５のIII-III線とIV−IV断面図である。図５、図６において、図１、図２と同じ符号は同じ要素を示している。

図５、図６に示す半導体用試験素子１０２において、下地絶縁膜２の上に平面Ｕ字形状に形成される保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎが直列に連続して一体的に形成されている。保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎのそれぞれのＵ字部分はｙ方向に一列に揃えて配置され、また、互いの端部の接続部は折り返してＵ字状に接続されている。なお、図５では、下地絶縁膜２よりも上に形成される絶縁膜は省略して描かれている。

保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎは、例えば、ポリシリコン膜をパターニングすることにより同じ形状に形成され、これにより同じ抵抗値Ｒ_０を有している。保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎとして使用されるポリシリコン膜の上部にはシリサイド層が形成されてもよい。また、それらのポリシリコン膜内にはｎ型又はｐ型の不純物が導入され、抵抗値が調整されていてもよい。

下地絶縁膜２と保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎの上には、図６に示すように、第１層間絶縁膜４として例えばシリコン酸化膜がＣＶＤ法により形成され、その上面はＣＭＰにより平坦化されている。第１層間絶縁膜４内であって保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎの相互の接続部の上には、第１〜第ｎの抵抗端部ビアプラグ６ｃ_１〜６ｃ_ｎが形成されている。また、保護用抵抗素子２１ａ_０のうち第１の抵抗素子２１ｒ_１に接続されない側の端部の上にも抵抗端部ビアプラグ６ｃ_０が形成されている。さらに、第ｎの抵抗素子２１ｒ_ｎのうち隣の抵抗素子２１ｒ_ｎー１に接続されない側の端部の上にも抵抗端部ビアプラグ６ｃ_ｎ＋１が形成されている。

第１層間絶縁膜４の上には、導電パターンとして抵抗側引出配線１０ａと第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎと接続検知用配線１１ａが金属膜から形成されている。抵抗側引出配線１０ａは、導電性パッドを兼用している。

抵抗側引出配線１０ａは、保護用抵抗素子２１ｒ_０の外端部の上の抵抗端部ビアプラグ６ａ_０の上端に接続され、外側に引き出される形状を有している。第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎは、ｙ方向に一列に配置され、保護用抵抗素子２１ｒ_０、抵抗素子２１ｒ_１〜２１ｒ_ｎの互いの接続部の上の抵抗端部ビアプラグ６ｃ_１〜６ｃ_ｎの各々の上端に個別に接続されている。

接続検知用配線１１ａは、抵抗端部ビアプラグ６ｃ_０、６ｃ_１〜６ｃ_ｎ＋１からｘ方向に離れた領域に形成されている。また、接続検知用配線１１ａは、平面形状が長方形であり、抵抗端部ビアプラグ６ｃ_０、６ｃ_１〜６ｃ_ｎ＋１からｘ方向にほぼ等距離となる位置にその外縁部が配置されている。その先端は、Ｌ字状に屈曲されて第ｎの抵抗素子２１ｒ_ｎの外端部の上の抵抗端部ビアプラグ６ｃ_ｎ＋１に接続されている。

第１層間絶縁膜４、抵抗側引出配線１０ａ、第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎ及び接続検知用配線１１ａの上には第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２内において、第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎの上には第１〜第ｎのパッド接続ビアプラグ１３ｃ_１〜１３ｃ_ｎが形成されている。第１〜第ｎのパッド接続ビアプラグ１３ｃ_１〜１３ｃ_ｎのそれぞれは導電性パッド９ｃ_１〜９ｃ_ｎに接続される。

また、第２層間絶縁膜１２内において、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ
の互いの接続部分に電気的に接続される第１〜第ｎのパッド接続ビアプラグ１３ｃ_１〜１３ｃ_ｎのそれぞれからｘ方向には第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎが形成されている。

ｙ方向に一列に並んで形成されるパッド接続ビアプラグ１３ｃ_１〜１３ｃ_ｎのそれぞれと接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎとのｘ方向の距離は異なるように形成されている。これにより、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎは、接続検知用配線１１ａのｙ方向の外縁部に対して異なる距離で配置される。接続検知用配線１１ａに対し、全てが離れたとして、ｘ方向に近い順に接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎを並べると、隣接する接続検知用ビアプラグ１３ｄ_１〜１３_ｎ同士ではピッチ長さｔの差がある。

第２層間絶縁膜１２の上には、第１〜第ｎの橋渡し配線１４ｂ_１〜１４ｂ_ｎが形成されている。第１〜第ｎの橋渡し配線のそれぞれは、第１〜第ｎのパッド接続ビアプラグ１３ｃ_１〜１３ｃ_ｎの上端とそれらからｘ方向にある接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのそれぞれの上端を接続する。また、第２層間絶縁膜１２及び複数の橋渡し配線１４ｂ_１〜１４ｂ_ｎの上には、第１実施形態と同様に、第３層間絶縁膜１５が形成されている。なお、抵抗側引出配線１０ａの上にも橋渡し配線（不図示）、パッド接続ビアプラグ１３ｃ_０等が形成されてもよい。

第２、第３層間絶縁膜１２、１５内には、抵抗側引出配線１０ａに達する第１引出用ビアプラグ１６ｃが形成され、さらに、接続検知用配線１１ａに達する第２引出用ビアプラグ１６ｄが形成されている。また、第３層間絶縁膜１５の上には、第１、第２の引出用ビアプラグ１６ｃ、１６ｄのそれぞれに接続される第１、第２の電極パッド１７ｃ、１７ｄが形成されている。

上記した半導体装置用試験素子１０２において、第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのそれぞれは、それらの下の接続検知用配線１１ａに対してｘ方向で互いの位置が異なっている。接続検知用配線１１ａと第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎはそれぞれ抵抗素子分離用スイッチとなる。

このため、第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの全体に対する接続検知用配線１１ａの相対位置をｘ方向又はその逆方向にシフトさせてゆくと、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａの接続数が段階的に異なることになる。その接続数が増えるに従って抵抗素子２１ｒ_１〜２１ｒ_ｎの直列接続の数が減少する。

従って、接続検知用配線１１ａに接続される接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの接続数が増える毎に、接続検知用配線１１ａと抵抗側引出配線１０ａに直列に接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数が変わる。このため、接続検知用配線１１ａと抵抗側引出配線１０ａの間の抵抗値を測定することにより、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａの相対的な位置が検知できることになる。図５、図６の等価回路を図７に示す。

各抵抗素子２１ｒ_１〜２１ｒ_ｎの抵抗値をＲ_０とし、接続検知配線１１ａと抵抗側引出配線１０の間に直列に接続されていない検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと保護用抵抗素子２１ｒ_０の合計のオープン数をｍ（ｍ≦ｎ）個とする。さらに、抵抗側引出配線１０ａと接続検知用配線１１ａの間の抵抗値をＲ_Ｍとすると、オープン数はｍ＝Ｒ_Ｍ／Ｒ_０で求めることができる。抵抗値Ｒ_Ｍは、第１、第２の電極パッド１７ｃ、１７ｄの間の電圧と電流の関係で求めることができる。

これにより、設計段階で接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのうち接続検知用配線１１ａに対する初期数のオープンの数をｍ_０とし、第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎ同士の間隔を予め設定し、オープン数ｍを検知し、ｘ方向の設計値からのズレを推測することができる。例えば、隣り合う接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのｘ方向の間隔（ピッチ）をｔとすると、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａの設計位置からのｘ方向のズレは（ｍ_０―ｍ）ｔで示される。

以上のように本実施形態によれば、接続検知用配線１１ａと抵抗側引出配線１０ａの間に直列に接続される第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎの相互の接続部が橋渡し配線１４ｂ_１〜１４ｂ_ｎを介して接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎに接続されている。さらに、接続検知用配線１１ａの一方の外縁部に対する第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのｘ方向の距離を異ならせている。

これにより、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎ等を介して接続検知用配線１１ａに直列に接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数の増減を検知することにより、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａの位置ズレ量を高い精度で検知することができる。

また、本実施形態では、複数の抵抗素子２１ｒ_１〜２１ｒ_ｎを複数箇所で折り返すパターンにより形成し、折り返し部分を抵抗素子２１ｒ_１〜２１ｒ_ｎ同士の接続点としているので、集積度を高くすることができる。

（第３の実施の形態）
図８は、第３実施形態に係る半導体装置用検査素子を示す平面図、図９（ａ）、（ｂ）は、図８のＶ-Ｖ線、VI−VI断面図である。図８、図９において、図１、図２と同じ符号は同じ要素を示している。

図８、図９に示す半導体装置用検査素子１０３おいて、下地絶縁膜２の上には、保護用抵抗素子３ｒ_０と第１〜第ｎ（ｎ＞１）の抵抗素子３ｒ_１〜３ｒ_ｎが間隔をおいてｙ方向に並んで形成されている。保護用抵抗素子３ｒ_０と第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎは、例えば同じ幅と同じ長さを持つストライプ形状を有している。

下地絶縁膜２、保護用抵抗素子３ｒ_０及び抵抗素子３ｒ_１〜３ｒ_ｎの上には、第１実施形態と同様に、第１層間絶縁膜４が形成され、その上面はＣＭＰにより平坦化されている。なお、図８では、下地絶縁膜２よりも上に形成される絶縁膜は省略して描かれている。

第１層間絶縁膜４内では、第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎの上に第１接続端ビアプラグ６ａ_１〜６ａ_ｎと抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎが形成されている。第１接続端ビアプラグ６ａ_１〜６ａ_ｎは、ｙ方向に一列に形成され、第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎのそれぞれの第１の端部の上に形成される。また、抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎは、第１接続端ビアプラグ６ａ_１〜６ａ_ｎからｘ方向への距離がそれぞれ異なる位置に形成されている。そして、第１接続端ビアプラグ６ａ_１〜６ａ_ｎと抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎの間隔の相違により、第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値Ｒ_１〜Ｒ_ｎが異なるように調整される。

また、保護用抵抗素子３ｒ_０の上には、第１端側ビアホール５ａ_０と抵抗調整用ビアホール５ｄ_０が間隔をおいて形成され、それらの中には第１接続端ビアプラグ６ａ_０と抵抗調整用ビアプラグ６ｄ_０が一層目の導電プラグとして形成されている。

第１接続端ビアプラグ６ａ_１〜６ａ_ｎと抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎのｘ方向のプラグ間隔は、第１の抵抗素子３ｒ_１から第ｎの抵抗素子３ｒ_ｎにかけて順に小さくなるように決められている。また、保護用抵抗素子３ｒ_０における第１接続端ビアプラグ６ａ_０と抵抗調整用ビアプラグ６ｄ_０のプラグ間隔は、第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎ上のプラグ間隔とは関連性がなく、予め設定されている。

第２層間絶縁膜４の上には、金属パターンとして共通配線１０、第１〜第ｎの導電性パッド９ａ_１〜９ａ_ｎ及び接続検知用配線１１ｂが同一工程で金属膜から形成されている。共通配線１０は、第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎの上の第１接続端ビアプラグ６ａ_１〜６ａ_ｎを接続して同電位とする。また、第１〜第ｎの導電性パッド９ａ_１〜９ａ_ｎのそれぞれは、抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎの上端に接続され、後述のパッド側ビアプラグ１３ａ_１〜１３ａ_ｎの下に引き出す長さを有している。

また、接続検知用配線１１ｂは、平面形状が例えば長方形に形成されている。接続検知用配線１１ｂのうち抵抗素子３ｒ_１〜３ｒ_ｎに近い側の外縁部は、複数の第１接続端ビアプラグ６ｂ_１〜６ｂ_ｎからｘ方向にほぼ等距離となる位置に配置される。また、接続検知用配線１１は、一側部で屈曲して保護用抵抗素子３ｒ_０上の抵抗調整用ビアプラグ６ｄ_０の上端に接続されている。

第１層間絶縁膜４、共通配線９、導電性パッド１０ａ_１〜１０ａ_ｎ及び接続検知用配線１１ｂの上には、第１実施形態と同様に、第２層間絶縁膜１２が形成されている。第２層間絶縁膜１２内には、導電性パッド９ａ_１〜９ａ_ｎに接続されるパッド側ビアプラグ１３ａ_１〜１３ａ_ｎと、各パッド側ビアプラグ１３ａ_１〜１３ａ_ｎからｘ方向に異なる距離で配置される複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎが形成されている。パッド側ビアプラグ１３ａ_１〜１３ａ_ｎは、ｙ方向に間隔をおいて配置される。

第２層間絶縁膜１２の上には、第１実施形態と同様に、複数の橋渡し配線１４ａ_１〜１４ａ_ｎが形成されている。橋渡し配線１４ａ_１〜１４ａ_ｎのそれぞれは、第１実施形態と同様に、ｘ方向に並ぶパッド側ビアプラグ１３ａ_１〜１３ａ_ｎと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを１対１で接続する。また、第２層間絶縁膜１２及び複数の橋渡し配線１４ａ_１〜１４ａ_ｎの上には、第１実施形態と同様に、第３層間絶縁膜１５が形成されている。

第２、第３層間絶縁膜１２、１５には、第１実施形態と同様に、共通配線１０に接続される第１引出用ビアプラグ１６ａと、接続検知用配線１１ｂに接続される第２引出用ビアプラグ１６ｂが形成されている。また、第３層間絶縁膜１５上には、第１、第２引出用ビアプラグ１６ａ、１６ｂにそれぞれ接続される第１、第２の電極パッド１７ａ、１７ｂが形成されている。

上記した半導体装置検査用素子１０３において、複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのそれぞれはそれらの下の接続検知用配線１１ｂの外縁部に対してｘ方向で互いの位置が異なっている。このため、接続検知用配線１１ｂに対する複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの相対位置をｘ方向又はその逆方向にシフトさせてゆくと、接続検知用配線１１ｂに対する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数が変わることになる。

従って、接続検知用配線１１ｂに接続される接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数が増える毎に、接続検知用配線１１ｂと共通配線１０に並列に接続される抵抗素子３ｒ_１〜３ｒ_ｎの数が変わる。このため、第１、第２の電極パッド１７ａ、１７を介して接続検知用配線１１ｂと共通配線１０の間の抵抗値を測定することにより、検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂの相対的な位置が検知できることになる。図８、図９の等価回路を図１０に示す。

第１〜第ｎの抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値は、上記のように第１接続端ビアプラグ６ａ_１〜６ａ_ｎとｘ方向の抵抗調整用ビアプラグ６ｄ_１〜６ｄ_ｎのプラグ間隔で決まり、それらのプラグ間隔が離れるほど大きくなる。

接続検知用配線１１ｂのｘ方向又はその逆方向の相対的なズレにより、接続検知用配線１１ｂと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎが接続し易い順に、ｊ＝１、２…、ｋ、…（ｋ≦ｎ）と番号を振る。その番号ｊに対応した抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値をＲ_ｊとすると、Ｒ_ｊは、数１と数２の式を満たすように決められる。但し、ｐは定数であってｐ＞１の関係があり、Ｒ_０は、接続検知用配線１１ｂと共通電極１０の間に接続されている保護用抵抗素子３ｒ_０の抵抗値である。また、ｋは、接続検知用配線１１ｂと共通配線１０に並列に実際に接続された抵抗素子３ｒ_１〜３ｒ_ｎの数である。

第１、第２の電極パッド７ａ、７ｂに印加する電圧、第１、第２の電極パッド７ａ、７ｂ間に流れる電流の大きさとの関係から計測される抵抗の計測値をＲ_Ｍとすると、Ｒ_Ｍ＝Ｒ_０／ｐ^ｋとなり、ショート数に対して抵抗値の計測値は指数関数的に減少する。少なくともＲ_０の誤差は、（ｐ−１）／２未満にする必要があるが、第１実施形態に記載した個々の抵抗値を揃えるよりも、接続検知用配線１１ｂと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの相対的なズレ量がわかりやすくなる。なお、ズレ量は、隣接する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの互いのｘ方向のピッチとＲ_Ｍの関係を予め調査して求める。

以上のように本実施形態によれば、抵抗値の異なる複数の抵抗素子３ｒ_１〜３ｒ_ｎの一端を共通電極１０に電気的に接続し、他端を複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎに電気的に接続している。さらに、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂのｘ方向の距離を異ならせている。

そして、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを介して接続検知用配線１１ｂに並列に接続される抵抗素子３ｒ_１〜３ｒ_ｎの数を検知する。その数の違いにより、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂの相対的な位置ズレを高い精度で検知することができる。

（第４の実施の形態）
図１１は、第４実施形態に係る半導体装置用検査素子を示す平面図である。なお、図１１のＶII−ＶII線、VIII−VIII線断面図は、図６（ａ）、（ｂ）と同様になる。図１１において、図１、図５と同じ符号は同じ要素を示している。

図１１に示す半導体装置用検査素子１０４において、下地絶縁膜２の上に平面Ｕ字形状に形成される第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_ｎ＋１が直列に連続して接続されている。また、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_ｎ＋１の互いの接続部分は、ｙ方向に一列に配置され、さらに折り返してＵ字状に一体的に形成されている。なお、図１１では、下地絶縁膜２よりも上に形成される絶縁膜は省略して描かれている。

保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎは、例えば、ポリシリコン膜をパターニングすることによりｙ方向に順に配列され、ｘ方向の長さを調整することにより抵抗値が設定されている。第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎは、ｙ方向に抵抗値の小さな順に配置されている。また、保護用抵抗素子２１ｒ_０は、短絡防止のために抵抗値が設定されている。第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_０として使用されるポリシリコン膜の上部にはシリサイド層が形成されてもよい。また、そのポリシリコン膜内にはｎ型又はｐ型の不純物が導入され、抵抗値が調整されていてもよい。

なお、保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎのそれぞれにおいては、図１１に示すように、Ｕ字状の平面形状のうち２つの直線部分が延長して形成されている。それらの延長部分は、抵抗値に影響を与えるものではなく、それらの上に形成される第１層間絶縁膜４の平坦性などを考慮して形成されている。

下地絶縁膜２と抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_０の上には、第２実施形態と同様に、第１層間絶縁膜４が形成されている。また、第１層間絶縁膜４内において、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_０の接続部の上には、第２実施形態と同様に、第１〜第ｎの抵抗端部ビアプラグ６ｃ_１〜６ｃ_ｎがｙ方向に直線上に形成されている。また、保護用抵抗素子２１ｒ_０のうち第１の抵抗素子２１ｒ_１に接続されない側の端部の上にも抵抗端部ビアプラグ６ｃ_０が形成されている。さらに、第ｎの保護用抵抗素子２１ａ_ｎのうち隣の抵抗素子２１ｒ_ｎ−１に接続されない側の端部の上にも抵抗端部ビアプラグ６ｃ_ｎ＋１が形成されている。

第１層間絶縁膜４の上には、第２実施形態と同様に、導電パターンとして抵抗側引出配線１０ａ、第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎ及び接続検知用配線１１ａが金属膜から形成されている。第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎは、ｙ方向に一列に配置され、第１〜第ｎの抵抗端部ビアプラグ６ｃ_１〜６ｃ_ｎの上端に個別に接続されている。さらに、抵抗側引出用配線１０ａは、保護用抵抗素子２１ｒ_０の外端部上の抵抗端部ビアプラグ６ｃ_０の上端に接続され、さらに外側に引き出される形状を有している。

接続検知用配線１１ａは、平面形状が例えば長方形に形成され、さらに複数の抵抗端部ビアプラグ６ｃ_１〜６ｃ_ｎの各々からｘ方向にほぼ等距離となる外縁部を有している。また、その先端はＬ字状に屈曲され、第ｎの抵抗素子２１ｒ_１の外端部上の抵抗端部ビアプラグ６ｃ_ｎ＋１の上端に接続されている。

第１層間絶縁膜４、抵抗側引出用配線１０ａ、第１〜第ｎの導電性パッド９ｃ_１〜９ｃ_ｎ及び接続検知用配線１１ａの上に第２層間絶縁膜１２内には、第２実施形態と同様に第１〜第ｎのパッド側ビアプラグ１３ｃ_１〜１３ｃ_ｎが形成されている。さらに、第２実施形態と同様に、第１〜第ｎのパッド側ビアプラグ１３ｃ_１〜１３ｃ_ｎのそれぞれからｘ方向には第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎが形成されている。

第２層間絶縁膜１２の上には、第２実施形態と同様に、複数の橋渡し配線１４ｂ_１〜１４ｂ_ｎが形成されている。橋渡し配線１４ｂ_１〜１４ｂ_ｎのそれぞれは、パッド側導電プラグ１３ｃ_１〜１３ｃ_ｎの上端とｘ方向の接続検知用ビアプラグ１３ｄ_１（〜１３ｄ_ｎ）の上端を接続する。また、第２層間絶縁膜１２及び複数の橋渡し配線１４ｂ_１〜１４ｂ_ｎの上には、第２実施形態と同様に、第３層間絶縁膜１５が形成されている。

第２、第３層間絶縁膜１２、１５内には、図６（ａ）、（ｂ）に示したと同様ように、第１、第２引出用ビアプラグ１６ａ、１６ｂが形成され、第３層間絶縁膜１５の上には、第１、第２の引出用ビアプラグ１６ｃ、１６ｄにそれぞれ接続される第１、第２の電極パッド１７ａ、１７ｂが形成されている。

上記した半導体装置検査用素子１０４において、第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのそれぞれは、その下の接続検知用配線１１ａの外縁部に対してｘ方向で互いの位置が異なっている。このため、複数の接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎに対する接続検知用配線１１ａの相対位置をｘ方向又はその逆方向にシフトさせてゆくと、接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａの接続数が変わる。図１１のように、４つの接続検知用ビアプラグ１３ｄ_５〜１３ｄ_ｎと接続検知用配線１１ａが接続すると、それらは抵抗分離用スイッチとして機能する。これにより、抵抗素子２１ｒｄ_５〜２１ｒ_ｎの両端は、接続検知用ビアプラグ１３ｄ_５〜１３ｄ_ｎ、橋渡し配線１４ｂ_５〜１４ｂ_ｎ、接続検知用配線１１ａ等を介して短絡される。

従って、接続検知用配線１１ａに接続される接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの接続数が増える毎に、接続検知用配線１１ａと抵抗側引出配線１０ａに直列に接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数が減ることになる。また、ｙ方向に並べられる複数の接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎはｘ方向に対してほぼ等しいピッチｔで配置されている。

これにより、接続検知用配線１１ａと抵抗側配線１０ａの間の抵抗値、即ち直列接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数を検知することにより、接続検知用ビアプラグ１３ｄ_１〜１３ｂ_ｎと接続検知用配線１１ａの相対的な位置が検知できることになる。図１１の等価回路を図１２に示す。

接続検知用配線１１ａと接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎにｘ方向の相対的な製造上のズレが生じているとする。この場合、ズレにより接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを介して接続検知用配線１１ａに接続し難い抵抗素子２１ｒ_１〜２１ｒ_ｎの順、即ちオープンになりやすい順にｉ＝１、２…、ｋ、…（ｋ≦ｎ）と番号を振る。その番号ｉに対応した抵抗をＲ_ｉとすると、Ｒ_ｉの抵抗値は、次に示す数３と数４の式を満たすように決められる。但し、ｐは定数でｐ＞１の関係がある。また、Ｒ_０は、第１の電極パッド１７ａに最も近く直列に接続される保護用抵抗素子２１ｒ_０の抵抗値を示している。また、ｋは、接続検知用配線１１ａと抵抗引出配線１０ａに実際に直列に接続されているオープンな抵抗素子２１ｒ_１〜２１ｒ_ｎの数である。

第１、第２の電極パッド１７ａ、１７ｂに印加する電圧、第１、第２の電極パッド１７ａ、１７ｂの間に流れる電流の大きさとの関係から計測される抵抗の計測値をＲ_Ｍとすると、Ｒ_Ｍ＝ｐ^ｋ・Ｒ_０となる。従って、接続検知用配線１１ａと抵抗引出配線１０ａの間に接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数、即ちオープン数が増えるに対して計測値Ｒ_Ｍは指数関数的に増加する。

ところで、少なくとも抵抗値Ｒ_０の誤差は、（ｐ−１）／２未満にする必要があるが、第２実施形態に記載した個々の抵抗値を揃えるよりも、接続検知用配線１１ａと接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの相対的なズレ量がわかりやすくなる可能性がある。

なお、接続検知用配線１１ａと接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの相対的なズレ量は、隣接する接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎ同士のｘ方向のピッチ差と計測値Ｒ_Ｍの関係を予め求めておく。

以上のように本実施形態によれば、接続検知用配線１１ａと抵抗引出配線１０ａの間に異なる抵抗値の複数の抵抗素子２１ｒ_１〜２１ｒ_ｎを直列に接続し、隣接する抵抗素子２１ｒ_１〜２１ｒ_ｎの接続点にそれぞれ接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎを接続している。そして、接続検知用配線１１ａに対する接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのｘ方向の距離を等間隔で異ならせている。

これにより、接続検知用配線１１ａに対する接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎの接続数が増える毎に、両端が短絡される抵抗素子２１ｒ_１〜２１ｒ_ｎの数が増えることになり、直列接続される抵抗素子２１ｒ_１〜２１ｒ_ｎの数が減少する。従って、直列接続されている抵抗素子２１ｒ_１〜２１ｒ_ｎの数を検知することにより、接続検知用ビアプラグと接続検知用配線の相対的な位置ズレを高い精度で検知することができる。

（第５の実施の形態）
図１３は、第５実施形態に係る半導体用検査素子の一例を示す平面図、図１４（ａ）、（ｂ）は、それぞれ図１３のIX−IX線、Ｘ−Ｘ線の断面図である。なお、図１３、図１４において、図１、図２と同じ符号は同じ要素を示している。

図１３、図１４に示す半導体用検査素子１０５において、第１実施形態と同様に、下地絶縁膜２の上にはｎ個（ｎ＞１）の抵抗素子３ｒ_１〜３ｒ_ｎがそれぞれ間隔をおいて形成されている。また、抵抗素子３ｒ_１〜３ｒ_ｎと下地絶縁膜２の上に形成される第１層間絶縁膜４内には、第１実施形態と同様に、抵抗素子３ｒ_１〜３ｒ_ｎの両端部に接続される一層目の第１接続端ビアプラグ６ａ_１〜６ａ_ｎ、第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎが形成されている。第２接続端ビアプラグ６ｂ_１〜６ｂ_ｎは、ｙ方向に間隔をおいて直線上に配置されている。

第１層間絶縁膜４の上には、１つの共通配線１０と複数の接続検知用導電性パッド９ｂ_１〜９ｂａ_ｎが同一工程で金属膜から形成されている。共通配線１０は、第１実施形態と同様に、複数の第１接続端ビアプラグ５ａ_１〜５ａ_ｎの各々の上端を電気的に接続し、これにより抵抗素子の全ての第１端を電気的に短絡している。複数の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎは、ｘ方向に長いストライプ状に同じ長さで形成され、さらに、ｙ方向に間隔をおいて一列に間隔をおいて配置されている。複数の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎのそれぞれの第１端部は、第２接続端ビアプラグ５ｂ_１〜５ｂ_ｎの各々の上端に個別に接続される。また、複数の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎの第２端部は、ｙ方向に間隔をおいて直線上に隣接して配置されている。

第１層間絶縁膜４、共通配線１０及び接続検知用導電性パッド９ｂ_１〜９ｂ_ｎの上には、第２層間絶縁膜１２が形成され、その上面は第１実施形態と同様に平坦化されている。第２層間絶縁膜１２内には、接続検知用導電性パッド９ｂ_１〜９ｂ_ｎに達することができる深さの複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎが形成されている。隣接する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎ同士はｘ方向で同じ間隔を有している。

第２層間絶縁膜１２上には、接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの全ての上端を同時に接続する上側共通配線１４ｃがｙ方向に長く形成されている。上側共通配線１４ｃは、例えば金属膜から形成される導電パターンである。

接続検知用導電性パッド９ｂ_１〜９ｂ_ｎとそのｘ方向の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの複数のパッド・プラグ対において、接続検知用導電性パッド９ｂ_１〜９ｂ_ｎの外縁部とそのｘ方向の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのそれぞれの間隔は異なる。そして、パッド・プラグ間隔が大きい順に接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎをｙ方向に順に並べると、隣り合うパッド・プラグ間隔はピッチ長さでｔの差があり、複数のパッド・ビアプラグ間隔において、最短の差はｔであり、最大の差は（ｎ−１）ｔとなる。

ｘ方向で最も接続検知用導電性パッド９ｂ_１〜９ｂ_ｎに近い接続検知用ビアプラグ１３ｂ_ｎは、設計上では、接続検知用導電性パッド９ｂ_ｎに接続される位置に配置される。また、ｘ方向で最も接続検知用導電性パッド９ｂ_１〜９ｂ_ｎから遠い接続検知用ビアプラグ１３ｂ_１は、設計上で、接続検知用導電性パッド９ｂ_１に非接触（オープン）となるように設計されている。

第２層間絶縁膜１２及び上側共通電極１４ｃの上には第３層間絶縁膜１５が形成されている。第３層間絶縁膜１５は、第１実施形態と同様に、１層に限られるものではなく、複数層であってもよい。

第２、第３層間絶縁膜１２、１５内には、下側の共通配線１０に達する第１引出用ビアホール１５ａが形成され、その中には第１引出用ビアプラグ１６ａが形成されている。また、第３層間絶縁膜１５には、上側共通配線１４ｃに達する第２引出用ビアホール１５ｂが形成され、その中には第２引出用ビアプラグ１６ｂが形成されている。第３層間絶縁膜１５の上には、第１実施形態と同様に、第１、第２の引出用ビアプラグ１６ａ、１６ｂのそれぞれに接続される第１、第２の電極パッド１７ａ、１７ｂが形成されている。

上記の実施形態によれば、複数の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎと共通電極１０のそれぞれの間に、第１、第２接続端ビアプラグ６ａ_１〜６ａ_ｎ、６ｂ_１〜６ｂ_ｎを介して抵抗素子３ｒ_１〜３ｒ_ｎを接続している。さらに、接続検知用導電性パッド９ｂ_１〜９ｂ_ｎの上層に形成される複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを上側共通電極１４ｂにより短絡させている。

また、下側の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎと上側の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの接続数が互いの位置ズレの発生により変わるようにし、それらをスイッチとして機能させている。図１３、図１４の等価回路を図１５に示す。

従って、接続検知用導電性パッド９ｂ_１〜９ｂ_ｎと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎに相対的な位置ズレが生じると、上側の共通電極１０と下側共通電極１４ｂに並列に接続される抵抗素子３ｒ_１〜３ｒ_ｎの数が変わり、総抵抗値が変化することになる。従って、総抵抗値を測定することにより、第１実施形態と同様に、接続検知用導電性パッド９ｂ_１〜９ｂ_ｎと接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの相対的な位置ズレ量を検知することができる。

ところで、本実施形態では、位置ズレ検知用金属パターンである複数の接続検知用導電性パッド９ｂ_１〜９ｂ_ｎは抵抗素子３ｒ_１〜３ｒ_ｎに常に接続する構造となっている。さらに、位置ズレ検知用ビアプラグである複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎは、位置ズレ発生により、抵抗素子３ｒ_１〜３ｒ_ｎとの接続数が変わる構造となっている。

これに対し、第１実施形態では、位置ズレ検知用ビアプラグである複数の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎは抵抗素子３ｒ_１〜３ｒ_ｎに常に接続する構造となっている。さらに、位置ズレ検知用金属配線である接続検知用配線１１は、位置ズレ発生により、抵抗素子３ｒ_１〜３ｒ_ｎとの接続数が変わる構造となっている。

本実施形態は、第１実施形態に比べてそのような違いがある。しかし、第１、第２の電極パッド１７ａ、１７ｂ間の電圧と電流に基づき、並列接続される抵抗素子３ｒ_１〜３ｒ_ｎの総抵抗値、抵抗数を検出することにより、下側の金属パターンと上側のビアプラグの相対的な位置ズレを検知できることはどちらも同じである。

なお、第１〜第４実施形態においても、本実施形態と同様に、複数の接続検知用金属パターンに一層目のビアプラグを介して抵抗素子を常に接続し、更に位置ズレ発生により複数の接続検知用ビアプラグと抵抗素子の接続数が変わるようにしてもよい。

（第６の実施の形態）
図１６は、第６実施形態に係る半導体用検査素子の一例を示す平面図、図１７（ａ）、（ｂ）は、それぞれ図１６のXI−XI線、XII−XII線の断面図である。なお、図１６、図１７において、図１、図２、図１１、図１２と同じ符号は同じ要素を示している。

図１６、図１７に示す半導体装置用検査素子１０６において、下地絶縁膜２の上には、第４実施形態と同様に、保護用抵抗素子２１ｒ_０及び第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎが直列に接続されている。保護用抵抗素子２１ｒ_０と第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎのそれぞれは平面Ｕ字形状に形成されている。また、保護用抵抗素子２１ｒ_０は、最も抵抗値の小さい第１の抵抗素子２１ｒ_１に直列に接続され、さらに、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎは、抵抗値の小さな順にｙ方向に並べられている。

保護用抵抗素子２１ｒ_０、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎの互いの接続部分には、長さの長い第１〜第ｎの接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎが一体的に形成されている。さらに、保護用抵抗素子２１ｒ_０の端部のうち第１の抵抗素子２１ｒ_１に接続されない側には第１端部側導電性パッド２２ｐ_０が一体的に形成されている。また、第ｎの抵抗素子２１ｒ_ｎのうち隣接する第（ｎ−１）の抵抗素子２１ｒ_ｎ−１に接続されない側の端部にも第２端部側導電性パッド２２ｐ_ｎ＋１が一体的に形成されている。

第１〜第ｎの接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎ及び第１、第２端部側導電性パッド２２ｐ_０、２２ｐ_ｎ＋１はｙ方向に一列に並んで形成され、後述の複数のビアプラグ６ｅ_１〜６ｅ_ｎ＋１がｘ方向に間隔をおいて同時に配置できる大きさを有している。

第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎ、保護用抵抗素子２１ｒ_０、第１〜第ｎの接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎ及び第１、第２端部側導電性パッド２２ｐ_０、２２ｐ_ｎ＋１は、例えば、ポリシリコン膜を幾重にも折り返す平面形状にパターニングすることにより形成されている。第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎのそれぞれの抵抗値は、第１〜第ｎの抵抗素子２１ｒ_１〜２１ｒ_ｎの長さを調整することによりｙ方向に順に大きくなるように調整される。

抵抗素子２１ｒ_１〜２１ｒ_ｎ及び保護用抵抗素子２１ｒ_０として使用されるポリシリコン膜の上部にシリサイド層が形成されてもよいし、ポリシリコン膜内にはｎ型又はｐ型の不純物が導入され、抵抗値が調整されていてもよい。

下地絶縁膜２、抵抗素子２１ｒ_１〜２１ｒ_ｎ、保護用抵抗素子２１ｒ_０及び接続検知用導電性パッド２２ｐ_０〜２２ｐ_ｎ＋１の上には、第１層間絶縁膜４として例えばシリコン酸化膜がＣＶＤ法により形成され、その上面はＣＭＰにより平坦化されている。

第１層間絶縁膜４内には、第１〜第ｎの接続検知用ビアプラグ６ｅ_１〜６ｅ_ｎが第１〜第ｎの導電性パッド２２ｐ_１〜２２ｐ_ｎに達し得る深さに形成されている。また、第１層間絶縁膜４内には、第１、第２の端部側ビアプラグ６ｅ_０、６ｅ_ｎ＋１がそれぞれ第１、第２端部側導電性パッド２２ｐ_０、２２ｐ_ｎ＋１に達する深さに形成されている。

第１〜第ｎの接続検知用ビアプラグ６ｅ_１〜６ｅ_ｎのそれぞれは、第１〜第ｎの接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎのそれぞれに対してｘ方向に１対１で形成されている。また、隣り合う第１〜第ｎのビアホール５ｅ_１〜５ｅ_ｎは、ｘ方向に対して設定ピッチｔでずれて形成されている。従って、第１〜第ｎの接続検知用ビアプラグ６ｅ_１〜６ｅ_ｎのうち隣り合う同士のｘ方向の距離はｔとなり、また、第１の接続検知用ビアプラグ６ｅ_１と第ｎの接続検知用ビアプラグ６ｅ_ｎのｘ方向の距離は（ｎ−１）×ｔとなる。さらに、第１、第２の端部側ビアプラグ６ｅ_０、６ｅ_ｎ＋１は、位置ズレが生じても、第１、第２端部側導電性パッド２２ｐ_０、２２ｐ_ｎ＋１に接続するように形成されている。

第１層間絶縁膜４の上には、１つの接続検知用配線１４ｅと１つの抵抗引出用配線１０ｅが形成されている。接続検知用配線１４ｅは、第１〜第ｎの接続検知用ビアプラグ６ｅ_１〜６ｅ_ｎ及び第２端部側導電性パッド２２ｐ_ｎ＋１に同時に接続できる長さと幅を有する大きさに形成される。また、抵抗引出用配線１０ｅは、接続検知用配線１４ｅから間隔を置いて形成され、保護用抵抗素子２１ｒ_０の端部の上の第１端部側ビアプラグ６ｅ_０の上端に接続する大きさを有している。

なお、抵抗引出用配線１０ｅ、接続検知用配線１４ｅ及び第１層間絶縁膜４の上には、第１実施形態と同様な構造の第２層間絶縁膜１２、第３層間絶縁膜１５が形成される。また、第２、第３層間絶縁膜１２、１５内には、抵抗引出用配線１０ｅに達する深さの第１の引出ビアホール５ｅと、接続検知用配線１４ｅに達する深さの第２の引出ビアホール５ｆが形成されている。第１、第２の引出ビアホール５ｅ、５ｆ内には、それぞれ第１、第２の引出ビアプラグ６ｅ、６ｆが形成されている。さらに、第３層間絶縁膜１５の上には、第１、第２の引出ビアプラグ５ｅ、５ｆのそれぞれの上端に接続される第１、第２の電極パッド１７ｅ、１７ｆが形成されている。なお、第３層間絶縁膜１５を形成せずに、第１、第２の電極パッド１７ｅ、１７ｆを第２層間絶縁膜１２の上に形成してもよい。

上記の半導体装置用検知素子１０６によれば、抵抗素子２１ｒ_１〜２１ｒ_ｎの互いの接続部分のそれぞれに同じ層の複数の接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎを形成している。さらに、複数の接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎの上に、接続検知用導電性パッド２２ｐ_１〜２２ｐ_ｎのそれぞれの外縁部に対して距離の異なる複数の接続検知用ビアプラグ２２ｐ_１〜２２ｐ_ｎを形成している。図１６、図１７に示す半導体用試験素子１０６の等価回路は、図１８に示すようになり、上記の第４実施形態と同様に、接続検知用導電性パッド（導電性パターン）２２ｐ_１〜２２ｐ_ｎとその上の接続検知用ビアプラグ２２ｐ_１〜２２ｐ_ｎの相対的な位置ズレを調べることができる。

（第７の実施の形態）
図１９は、第７実施形態に係る半導体装置用試験素子を示す等価回路図である。図１９において、第３実施形態について図１０に示すと同じ符号は同じ要素を示している。

図１９において、第３実施形態に示した半導体装置用試験素子１０３と同じ構造の第１、第２の試験素子１０３ａ、１０３ｂが形成されている。この場合、第１、第２の試験素子１０３ａ、１０３ｂの接続検知用配線１１ｂを共有にするとともに、それらの第１の抵抗素子３ｒ_１に接続される第１の接続検知用ビアプラグ１３ｂ_１を共有にする。また、設計状態で、第１の接続検知用ビアプラグ１３ｂ_１を接続検知用配線１１ｂ内のｘ方向の中央に位置させる。さらに、第１の接続検知用ビアプラグ１３ｂ_１を中心にして、第１、第２の試験素子１０３ａ、１０３ｂを点対称に左右に配置する。

第１、第２の試験素子１０３ａ、１０３ｂのそれぞれにおいて、第３実施形態に係る半導体装置用試験素子１０３の共通電極１０に接続される第１の電極パッド１７ａについては、それぞれ第１、第３の電極パッド１７ａ_１、１７ａ_２とする。

そして、第１の電極パッド１７ａ_１と第２の電極パッド１７ｂの間の抵抗値をＲ_Ａとし、また、第３の電極パッド１７ａ_２と第２の電極パッド１７ｂの間の抵抗値をＲ_Ｂとする。そして、第３実施形態に示した電気的測定による第１の試験素子１０３ａの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂのショート数をｕとする。さらに、第３実施形態に示した電気的測定による第２の試験素子１０３ｂの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂのショート数をｖとする。これにより、抵抗値Ｒ_Ａと抵抗値Ｒ_Ｂの抵抗比Ｒ_Ａ／Ｒ_Ｂは、Ｒ_Ａ／Ｒ_Ｂ＝ｐ^ｖ−ｕとなり。抵抗積Ｒ_Ａ・Ｒ_Ｂは、Ｒ_Ａ・Ｒ_Ｂ＝Ｒ_０ｐ^ｕ＋ｖとなる。なお、ｐは、１より大きな定数である。

隣接する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのｘ方向のピッチを第３実施形態と同様にｔとすると、位置ズレ量Ｔは、Ｔ＝ｔ＊（ｖ−ｕ）／２＝（ｔ／２）＊ｌｏｇ_ｐ（Ｒ_Ａ／Ｒ_Ｂ）として求められる。

ここで、第１の試験素子１０３ａと第２の試験素子１０３ｂに共有して引き出されたビアの個数をｋとする。例えば、図１９ではｋ＝１である。これにより、ショートマージンＭｓは片側Ｍｓ＝ｔ＊（ｖ＋ｕ−ｋ）／２＝（ｔ／２）＊［ｌｏｇ_ｐ（Ｒ_ＡＲ_Ｂ）／Ｒ_０ ^２）−ｋ］となる。

（第８の実施の形態）
図２０は、第８実施形態に係る半導体装置用試験素子を示す等価回路図である。図２０において、図１２に示すと同じ符号は同じ要素を示している。

図２０において、第４実施形態に示した半導体装置用試験素子１０４と同じ構造の第１、第２の試験素子１０４ａ、１０４ｂが形成されている。この場合、第１、第２の試験素子１０４ａ、１０４ｂの接続検知用配線１１ａを共有に使用するとともに、それらの第ｎの抵抗素子２１ｒ_ｎに接続される第ｎの接続検知用ビアプラグ１３ｄ_ｎを共有にする。また、設計状態で、第ｎの接続検知用ビアプラグ１３ｄ_ｎを接続検知用配線１１ａ内のｘ方向の中央に位置させる。さらに、第ｎの接続検知用ビアプラグ１３ｄ_ｎを中心にして、第１、第２の試験素子１０４ａ、１０４ｂを点対称に左右に配置する。

第１、第２の試験素子１０４ａ、１０４ｂのそれぞれにおいて、第４実施形態に係る半導体装置用試験素子１０４の保護用抵抗素子２１ｒ_０の外端部に接続される第１の電極パッド１７ａについては、それぞれ第１、第３の電極パッド１７ａ_１、１７ａ_２とする。

そして、第１の電極パッド１７ａ_１と第２の電極パッド１７ｂの間の抵抗値をＲ_Ａとし、また、第３の電極パッド１７ａ_２と第２の電極パッド１７ｂの間の抵抗値をＲ_Ｂとする。さらに、第４実施形態に示した電気的測定による第１の試験素子１０４ａの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａのオープン数をｕとする。さらに、第４実施形態に示した電気的測定による第２の試験素子１０４ｂの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎと接続検知用配線１１ａのオープン数をｖとする。これにより、抵抗値Ｒ_Ａと抵抗値Ｒ_Ｂの抵抗比Ｒ_Ａ／Ｒ_Ｂは、Ｒ_Ａ／Ｒ_Ｂ＝ｐ^ｕ−ｖ、抵抗積Ｒ_Ａ・Ｒ_Ｂは、Ｒ_Ａ・Ｒ_Ｂ＝Ｒ_０ ^２ｐ^ｕ＋ｖとなる。

隣接する接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのｘ方向のピッチを第４実施形態と同様にｔとすると、位置ズレ量Ｔは、Ｔ＝ｔ＊（ｕ−ｖ）／２＝（ｔ／２）＊ｌｏｇ_ｐ（Ｒ_Ａ／Ｒ_Ｂ）として求められる。なお、ｐは、１より大きな定数である。

ここで、第１の試験素子１０４ａと第２の試験素子１０４ｂに共有して引き出されたビアの個数をｋとする。例えば、図２０ではｋ＝１である。また、第１の試験素子１０４ａと第２の試験素子１０４ｂのそれぞれの引出数をＮとする。図２０では、Ｎ＝８となる。これにより、ショートマージンＭｓは片側がＭｓ＝ｔ＊（２Ｎ−ｋ−ｖ−ｕ）／２＝（ｔ／２）＊［２Ｎ−ｋ−ｌｏｇ_ｐ（Ｒ_ＡＲ_Ｂ）／Ｒ_０ ^２）］となる。

（第９の実施の形態）
図２１は、第９実施形態に係る半導体装置用試験素子を示す等価回路図である。図２３において、図１０に示すと同じ符号は同じ要素を示している。

図２１において、第３実施形態に示した半導体装置用試験素子１０３と同様な構造の第１、第２の試験素子１０３ａ、１０３ｂが形成されている。この場合、第１、第２の試験素子１０３ａ、１０３ｂのそれぞれにおける第１〜第ｎの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎに接続される抵抗素子３ｒ_１〜３ｒ_ｎの大きさの順は第３実施形態とは逆になっている。

第１、第２の試験素子１０３ａ、１０３ｂのそれぞれにおける第１の抵抗素子３ｒ_１に接続される第１の接続検知用ビアプラグ１３ｂ_１は共有にされている。また、第１、第２の試験素子１０３ａ、１０３ｂのそれぞれにおける第１の接続検知用ビアプラグ１３ｂ_１は、設計上、２つの接続検知用配線１１ｂの隙間のｘ方向の中央に位置している。また、第１の接続検知用ビアプラグ１３ｂ_１を中心にして、第１、第２の試験素子１０３ａ、１０３ｂは点対称に左右に配置されている。

なお、２つの接続検知用配線１１ｂの距離は、第１、第２の試験素子１０３ａ、１０３ｂの一方の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎが他方の接続検知用配線１１ａに接続されない十分な距離が置かれている。

これにより、第１の試験素子１０３ａにおける第１の電極パッド１７ａと第２の電極パッド１７ｂの間の抵抗値をＲ_Ａとする。また、第２の試験素子１０３ｂにおける第１の電極パッド１７ａと第２の電極パッド１７ｂの間の抵抗値をＲ_Ｂとする。ここで、第３実施形態に示したと同様な方法により得られた第１の試験素子１０３ａの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂのショート数をｕとする。同様に、第２の試験素子１０３ｂの接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎと接続検知用配線１１ｂのショート数をｖとする。

これにより、抵抗値Ｒ_Ａと抵抗値Ｒ_Ｂの抵抗比Ｒ_Ａ／Ｒ_Ｂは、Ｒ_Ａ／Ｒ_Ｂ＝ｐ^ｖ−ｕとなり、また抵抗積Ｒ_Ａ・Ｒ_Ｂは、Ｒ_Ａ・Ｒ_Ｂ＝Ｒ_０ ^２ｐ^ｕ＋ｖとなる。なお、ｐは、１より大きい定数である。

隣接する接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎのｘ方向のピッチを第３実施形態と同様にｔとすると、位置ズレ量Ｔは、Ｔ＝ｔ＊（ｖ−ｕ）／２＝（ｔ／２）＊ｌｏｇ_ｐ（Ｒ_Ａ／Ｒ_Ｂ）として求められる。

ここで、第１の試験素子１０３ａと第２の試験素子１０３ｂに共有して引き出されたビアの個数をｋとする。例えば、図２１ではｋ＝１である。また、第１の試験素子１０３ａと第２の試験素子１０３ｂのそれぞれの引出数をＮとする。例えば図２１では、Ｎ＝８である。これにより、オープンマージンＭｏは片側がＭｏ＝ｔ＊（２Ｎ−ｋ−ｖ−ｕ）／２＝（ｔ／２）＊［２Ｎ−ｋ−ｌｏｇ_ｐ（Ｒ_ＡＲ_Ｂ）／Ｒ_０ ^２）］となる。

（第１０の実施の形態）
図２２は、第１０実施形態に係る半導体装置用試験素子を示す等価回路図である。図２２において、図１２に示すと同じ符号は同じ要素を示している。

図２２において、第４実施形態に示した半導体装置用試験素子１０４と同じ構造の第１、第２の試験素子１０４ａ、１０４ｂが形成されている。この場合、第１、第２の試験素子１０４ａ、１０４ｂのそれぞれにおいて、隣接する抵抗素子２１ｒ_１〜２１ｒ_ｎの接続部の各々と第１〜第ｎの接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎとの間隔は、第４実施形態の間隔とは逆の大きさの順に配列されている。

また、第１、第２の試験素子１０４ａ、１０４ｂのそれぞれの第１の抵抗素子３ｒ_１に接続される第１の接続検知用ビアプラグ１３ｄ_１は共有されている。また、第１の接続検知用ビアプラグ１３ｄ_１は、設計上、２つの接続検知用配線１１ａの隙間のｘ方向の中央に位置している。また、設計上、第１の接続検知用ビアプラグ１３ｂ_１を中心にして、第１、第２の試験素子１０４ａ、１０４ｂは点対称に左右に配置されている。

なお、２つの接続検知用配線１１ａの距離は、第１、第２の試験素子１０４ａ、１０４ｂの一方の接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎが他方の接続検知用配線１１ａに接続されない十分な距離が置かれている。

そして、第１の試験素子１０４ａにおける第１の電極パッド１７ａと第２の電極パッド１７ｂの間の抵抗値をＲ_Ａとする。同様に、第２の試験素子１０３ｂにおける第１の電極パッド１７ａと第２の電極パッド１７ｂの間の抵抗値をＲ_Ｂとする。

これにより、第４実施形態と同様な方法により検知される第１の試験素子１０４ａの接続検知用ビアプラグと接続検知用配線１１ａのオープン数をｕとする。さらに、第２の試験素子１０４ｂの接続検知用ビアプラグと接続検知用配線１１ａのオープン数をｖとする。これにより、抵抗値Ｒ_Ａと抵抗値Ｒ_Ｂの抵抗比Ｒ_Ａ／Ｒ_Ｂは、Ｒ_Ａ／Ｒ_Ｂ＝ｐ^ｕ−ｖ、抵抗積Ｒ_Ａ・Ｒ_Ｂは、Ｒ_Ａ・Ｒ_Ｂ＝Ｒ_０ ^２ｐ^ｕ＋ｖとなる。

隣接する接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎのｘ方向のピッチを第４実施形態と同様にｔとすると、位置ズレ量Ｔは、Ｔ＝ｔ＊（ｕ−ｖ）／２＝（ｔ／２）＊ｌｏｇ_ｐ（Ｒ_Ａ／Ｒ_Ｂ）として求められる。
ここで、第１の試験素子１０４ａと第２の試験素子１０４ｂに共有して引き出されたビアの個数をｋとする。例えば、図２２ではｋ＝１である。これにより、オープンマージンＭｏは片側でＭｏ＝ｔ＊（ｖ＋ｕ−ｋ）／２＝（ｔ／２）＊［ｌｏｇ_ｐ（Ｒ_ＡＲ_Ｂ）／Ｒ_０ ^２）−ｋ］となる。

（第１１実施形態）
図２３（ａ）、（ｂ）は、本発明の第１１実施形態に係る半導体装置用試験素子の断面図であり、図１、図２と同じ符号は同じ要素を示している。

図２３（ａ）、（ｂ）において、導電性パッド９ａ_２、９ａ_７（９ａ_１〜９ａ_ｎ）をｘ方向に長く形成し、その上に接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを形成する。この場合の接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎの形成位置は、各抵抗素子３ｒ_１〜３ｒ_ｎの第２端部に対して第１実施形態と同じ距離にする。さらに、第１実施形態に示した接続検知用配線１１を第２層間絶縁膜１２の上に形成する。この場合、第１実施形態及び図１、図２における導電性パッド側ビアプラグ１３ａ_１〜１３ａ_ｎ、橋渡し配線１４ａ_１〜１４ａ_ｎは形成されない。

以上の構造によれば、第１実施形態とは接続検知用ビアプラグ１３ａ_１〜１３_ｎと接続検知用配線１１の上下の位置が逆になる。また、下側の接続検知用ビアプラグ１３ａ_１〜１３_ｎと上側の接続検知用配線（接続検知用導電性パターン）１１の位置ズレを第１実施形態と同様な方法により検出することが可能になる。

同様にして、第２〜第１０実施形態においても、接続検知用ビアプラグと接続検知用配線の上下を逆にして位置ズレを検出することが可能になる。

（第１２実施形態）
上記の実施形態に示した第１、第２の電極パッドの間の計測抵抗値Ｒ_Ｍは、接続検知用配線と接続検知用ビアプラグが接続検知用配線に対してショートかオープンのいずれかになっていることを前提としている。しかし、実際には、接続検知用ビアプラグの上端面又は下端面の一部が接続検知用配線からはみ出し、接続検知用ビアプラグで無視できないビア抵抗が発生することも起こりうる。

この場合、接続検知用ビアプラグの一部が接続検知用配線に接続され、ショートかオープンのいずれであるかが明確にならない場合に、そのような中途半端な接続の接続検知用ビアプラグを１個として算入する。そして、他の接続検知用ビアプラグは、ショートかオープンかが明確に区別できるものとして、試験素子における抵抗数の計測値Ｒ_Ｍを見積もる。

次に、第１、第３実施形態の場合を例に挙げて説明する。
まず、図２４に示すように、図１、図８における共通配線１０と接続検知用配線１１の間に接続検知用ビアプラグ１３ｂ_１〜１３ｂ_ｎを介して並列に接続され得る複数の抵抗素子３ｒ_１〜３ｒ_ｎの各々の接続抵抗値をＲ_ｘとする。この場合、例えば図１、図８における接続検知用ビアプラグ１３ｂ_５のように中途半端なビアプラグに接続された箇所の合成抵抗は、１箇所のＲ_ｘにビア抵抗Ｒ_ｖｉａが直列に入ることになるから、Ｒ_ｘ／ａとなる。ただし、０＜ａ＜１である。さらに、接続検知用配線１１に完全にショートしている接続抵抗３ｒ_１〜３ｒ_ｎの接続数をｊ個とする。

第１実施形態の場合には、各抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値Ｒ_ｘ＝Ｒ_０であるから、並列に接続されている抵抗素子の合計の抵抗値の逆数は１／Ｒ_Ｍ＝［（ｊ／Ｒ_０）＋（ａ／Ｒ_０）］＜［（ｊ＋１）Ｒ_０］となるので、計測から算出されるショート個数Ｒ_０／Ｒ_Ｍはｊ個と（ｊ＋１）個の間となる。

第３実施形態の場合には、各抵抗素子３ｒ_１〜３ｒ_ｎの抵抗値Ｒ_ｘは、Ｒ_ｘ＝Ｒ_０／（ｐ_ｎ（ｐ−１））である。従って、並列に接続されている抵抗素子の合計の逆数は１／Ｒ_Ｍ＝［（ｐ^ｊ／Ｒ_０）＋ｐ^ｊ（ｐ−１）（ａ／Ｒ_０）］＜［ｐ^ｊ＋１／Ｒ_０］となるので、計測から算出されるショート個数であるｌｏｇ_ｐ（Ｒ_０／Ｒ_Ｍ）は、ｊ個と（ｊ＋１）個の間となる。

次に、第２、第４実施形態の場合を例に挙げて説明する。
まず、図２５に示すように、図５、図１１における接続検知用配線１１ａと引出配線１０ａの間に複数の接続検知用ビアプラグ１３ｄ_１〜１３ｄ_ｎを介して直列に接続され得る接続抵抗２１ｒ_１〜２１ｒ_ｎの各々の接続抵抗をＲ_ｘとする。この場合、例えば図５、図１１の第３の接続検知用ビアプラグ１３ｄ_３のように中途半端なビアプラグに接続された箇所の合成抵抗は、１箇所のＲ_ｘにビア抵抗が並列に入ることになるから、ａＲ_ｘとなる。ただし、０＜ａ＜１である。さらに、完全に接続検知用配線１１ａに完全にオープンになっている、即ち完全に直列接続されている接続抵抗２１ｒ_１〜２１ｒ_ｎの接続数をｉ個とする。

第２実施形態の場合には、各抵抗素子２１ｒ_１〜２１ｒ_ｎの抵抗値Ｒ_ｘ＝Ｒ_０であるから、Ｒ_Ｍ＝［ｉＲ_０＋ａＲ_０］＜［（ｉ＋１）Ｒ_０］となり、計測から算出されるオープン個数Ｒ_Ｍ／Ｒ_０は、ｉ個と（ｉ＋１）個の間になる。

第４実施形態の場合には、各抵抗素子２１ｒ_１〜２１ｒ_ｎの抵抗値Ｒ_ｘ＝ｐ^ｉ（ｐ−１）Ｒ_０であるから、Ｒ_Ｍ＝［ｐ^ｉＲ_０＋ｐ^ｉ（ｐ−１）ａＲ_０］＜［ｐ^ｉ＋１Ｒ_０］となり。計測から算出されるオープン個数ｌｏｇ_ｐ（Ｒ_Ｍ／Ｒ_０）は、ｉ個と（ｉ＋１）個の間になる。

いずれの場合にも、ショート個数あるいはオープン個数の算出は１個未満の誤差となる。
上記実施形態に示した半導体装置試験用素子は、半導体基板上に複数形成してもよい。この場合、位置ズレを調査したい半導体基板上の方向を上記のｘ方向に合わせる。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈されるものあり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板の上方に形成される第１絶縁膜と、前記第１絶縁膜の一方の面側に形成される複数の第１の導電パターンと、前記第１の絶縁膜の他方の面側に形成される第２の導電パターンと、前記第１の絶縁膜内において、前記複数の第１の導電パターンと前記第２の導電パターンのうちの一方の外縁部に対して横方向に距離が異なり、さらに前記複数の第１の導電パターンと前記第２の導電パターンのうちの他方に接続される複数の第１の導電プラグと、前記複数の第１の導電パターのそれぞれに接続される第１接続端部を有する複数の抵抗素子と、直列に接続される前記複数の抵抗素子のうち最も外側の前記抵抗素子の第２接続端部に接続されるか、前記複数の抵抗素子のそれぞれの第２接続端部に接続されるかいずれかの接続関係を有する第３導電パターンと、を有することを特徴とする半導体装置用試験素子。
（付記２）前記外縁部に対する前記複数の第１の導電プラグのそれぞれの距離の差は、短い順に並べた状態で同じ長さに設定されることを特徴とする付記１に記載の半導体装置用試験素子。
（付記３）前記複数の第１の導電パターン、前記第２の導電パターン及び第３導電パターンを覆う第２の絶縁膜と、前記第２の絶縁膜を貫通する第２の導電プラグを介して前記第３の導電パターンに接続される第１の電極パッドと、前記第２の絶縁膜を貫通する第３の導電プラグを介して前記第２の導電パターンに接続される第２の電極パッドと、を有することを特徴とする付記１又は付記２に記載の半導体装置用試験素子。
（付記４）前記複数の抵抗素子のそれぞれの前記第１接続端部は、前記第３の導電パターンを介して互いに接続され、前記複数の抵抗素子の前記第２接続端部のそれぞれは、前記複数の第１の導電パターンを介して前記複数の第１の導電プラグの各々に接続されることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置用試験素子。
（付記５）前記第３の導電パターンと前記第２の導電パターンには、前記複数の抵抗素子に対して並列接続となる保護用抵抗素子が接続されていることを特徴とする付記４に記載の半導体装置用試験素子。
（付記６）前記複数の抵抗素子は、互いの前記第１接続端部と前記第２接続端部を接続して直列に接続され、前記複数の抵抗素子のそれぞれの前記第１接続端部と前記第２接続端部には前記複数の第１の導電パターンが接続され、前記複数の第１の導電パターンのそれぞれには、前記第２の導電性パターンの前記外縁部に対して前記横方向に異なる位置に配置される前記第１の導電プラグが接続され、前記複数の第１の導電パターンのうち前記第２の導電パターンに対して最も遠い前記第１の導電プラグに接続される前記抵抗素子の前記第２接続端部には前記第３の電極パターンが接続され、前記複数の第１の導電パターンのうち前記第２の導電パターンに対して最も近い前記第１の導電プラグに接続される前記抵抗素子の前記第２接続端部には前記第２の電極パターンが接続されることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置用試験素子。
（付記７）前記第２の導電パターンに対して最も遠い前記第１の導電プラグと前記第３の電極パターンの間には保護用抵抗素子が接続されていることを特徴とする付記６に記載の半導体装置用試験素子。
（付記８）前記複数の抵抗素子のそれぞれの前記第２接続端部は前記第３の導電パターンを介して互いに接続され、前記複数の抵抗素子の前記第１接続端部のそれぞれには前記複数の第１の導電パターンが接続され、前記複数の第１の導電パターンの上には前記第１の絶縁膜が形成され、前記第１の絶縁膜内には、前記第１の導電パターンの前記外縁部に対して前記横方向に距離の異なる前記複数の第１の導電プラグが形成され、前記第１の絶縁膜の上には、前記複数の前記第１の導電プラグ同士を接続する前記第２の導電パターンが形成されることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置用試験素子。
（付記９）前記複数の抵抗素子は、互いの前記第１接続端部と前記第２接続端部を接続して直列に接続され、前記複数の抵抗素子のそれぞれの前記第１接続端部と前記第２接続端部の接続部には前記複数の第１の導電パターンが接続され、前記第１の導電パターンの上には前記第１の絶縁膜が形成され、前記第１の絶縁膜内には、前記第１の導電パターンの前記外縁部に対して前記横方向に距離の異なる前記第１の導電プラグが形成され、前記第１の絶縁膜の上には前記複数の導電プラグ同士を接続する第１の導電パターンが形成されていることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置用試験素子。
（付記１０）前記複数の第１の導電プラグのうち前記第２の導電パターンに最も近い前記第１の導電プラグを中心にして平面の配置が点対称となるように、前記複数の第１の導電プラグ、前記複数の第１の導電パターン、前記複数の抵抗素子、前記第３導電パターンが左右の領域に形成されていることを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置用試験素子。
（付記１１）前記複数の第１の導電プラグのうち前記第２の導電パターンに最も近い前記第１の導電プラグを中心にして平面の配置が点対称となるように、前記複数の第１の導電プラグ、前記複数の第１の導電パターン、前記第２の導電パターン、前記複数の抵抗素子及び前記第３導電パターンが左右の領域に形成されていることを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置用試験素子。
（付記１２）前記複数の抵抗素子はポリシリコンから形成されていることを特徴とする付記１乃至付記１１のいずれか１つに記載の半導体装置用試験素子。
（付記１３）前記第１の導電パターン、前記第２の導電パターン及び第３の導電パターンはそれぞれ金属パターンであることを特徴とする付記１乃至付記１２のいずれか１つに記載の半導体装置用試験素子。
（付記１４）前記第１の導電プラグ、前記第２の導電プラグ及び前記第３の導電プラグはそれぞれ金属パターンであることを特徴とする付記１乃至付記１３のいずれか１つに記載の半導体装置用試験素子。

１ シリコン基板
２ 下地絶縁膜
３ｒ_０ 保護用抵抗素子
３ｒ_１〜３ｒ_ｎ 抵抗素子
４ 第１層間絶縁膜
６ａ_１〜６ａ_ｎ 第１接続端ビアプラグ
６ｂ_１〜６ｂ_ｎ 第１接続端ビアプラグ
６ｃ_０〜６ｃ_ｎ 抵抗端部ビアプラグ
６ｅ_０ 第１の端部側ビアプラグ
６ｅ_ｎ＋１ 第２の端部側ビアプラグ
６ｅ_１〜６ｅ_ｎ 接続検知用ビアプラグ
９ａ_１〜９ａ_ｎ 導電性パッド
９ｂ_１〜９ｂ_ｎ 接続検知用導電性パッド
９ｃ_１〜９ｃ_ｎ 導電性パッド
１０ 共通配線
１０ａ 抵抗側引出配線
１１、１１ａ、１１ｂ 接続検知用配線
１３ａ_１〜１３ａ_ｎ パッド接続ビアプラグ
１３ｂ_１〜１３ｂ_ｎ 接続検知用ビアプラグ
１３ｃ_０〜１３ｃ_ｎ パッド接続ビアプラグ
１３ｄ_１〜１３ｄ_ｎ 接続検知用ビアプラグ
１４ａ_１〜１４ａ_ｎ 橋渡し配線
１４ｂ_１〜１４ｂ_ｎ 引出配線
１４ｃ 上側共通配線
１４ｅ 接続検知用配線
１６a〜１６ｄ 引出用ビアプラグ
１７ａ〜１７ｄ 電極パッド
２１ｒ_０ 保護用抵抗素子
２１ｒ_１〜２１ｒ_ｎ 抵抗素子
２２ｐ_１〜２２ｐ_ｎ 接続検知用導電性パッド

Claims (4)

1. 半導体基板と、
   前記半導体基板の上方に形成され、直列に接続された複数の抵抗素子と、
   前記複数の抵抗素子を互いに接続する複数の導電性パッドと、
   前記複数の抵抗素子の上方に形成された接続検知用配線と、
   前記接続検知用配線の下方に形成され、前記複数の導電性パッドに少なくとも一部が接続し、前記接続検知用配線の外縁部に対して横方向にそれぞれ距離が異なる、複数の導電プラグと、
   直列に接続される前記複数の抵抗素子のうち最も端に位置する前記抵抗素子に電気的に接続される電極と、
   を有することを特徴とする半導体装置用試験素子。
2. 前記複数の導電プラグは、前記接続検知用配線の前記外縁部からの距離が短い順に並べて配置され、
   互いに隣接する複数の導電プラグの前記外縁部からの距離の差が、それぞれ同じ長さである
   ことを特徴とする請求項１に記載の半導体装置用試験素子。
3. 前記複数の抵抗素子は、等しい抵抗値を持つことを特徴とする請求項１又は２に記載の半導体装置用試験素子。
4. 前記複数の抵抗素子は、それぞれ異なる抵抗値を持つことを特徴とする請求項１又は２に記載の半導体装置用試験素子。

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