JP3353051B2 - 集積回路構造の線幅測定 - Google Patents

集積回路構造の線幅測定

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的には集積回
路の製造に関すものであり、特に、集積回路製造時の線
幅およびその他臨界寸法の正確な確定方法に関するもの
である。
【0002】
【従来の技術】集積回路の製造に伴って多くの工程があ
り、ホトリソグラフ法によってそのパターンの特徴範囲
が決められるが、その際には厳しい制御が必要となる。
これらの特徴は、従来の光学手法を用いて測定するのが
困難である。すなわち、パターンの特徴が小さく、その
境界線は完全に真っ直ぐでも垂直でもない(つまり、下
層の基板に対して垂直でない)ので、特徴寸法の測定お
よび規定は困難な工程となる。しばしば、このパターン
の特徴境界線(端部)が傾斜しているだけでなく、いく
ぶん不規則となることさえあり、これら境界線の位置を
測定装置で正確に描けないことも多い。したがって、パ
ターン特徴の「幅」という用語を厳密に定義し、その
「幅」を測定することは多分に困難である。
【0003】基板上の小さなパターン特徴を測定するに
は、高電圧走査式電子顕微鏡(15〜30kVのエネル
ギを利用する)を用いることができるが、この高電圧電
子顕微鏡(SEM)を使用すると、ウェハを破壊せざる
をえなくなると共に、SEMの高エネルギ電子がウェハ
上の回路に損傷を与える可能性もある。
【0004】そこで、近年、低電圧(通常2kV未満
の)走査式電子顕微鏡(SEM)が上述したパターン特
徴の寸法測定に用いられている。低電圧のSEMを利用
する測定方法は、考察中のパターン特徴部分の拡大像を
生じ、その後それをディジタル信号に変換するといった
ものがほとんどである。そして、ディジタル信号に対し
て演算を行い、首尾一貫して特徴境界線の範囲を定め
る。これらの測定手法は、ホトリソグラフ法によってそ
の範囲が定められるホトレジストと下層との両特徴部分
に対して適用可能である。
【0005】ここで、ディジタル化された信号の数値
を、特徴境界線上の対応する物理点に関連づけできるこ
とが重要となる。しかしながら、二つの同一パターン特
徴間のピッチや距離の測定時にはこの関係を正確に知る
必要はない。なぜならば、隣接するパターンの特徴部分
を得るディジタル信号の対応する二点間の距離はピッチ
に等しく、相対的な誤りがこの工程では帳消しになるか
らだ。したがって、ナショナル・インスティテュート・
オブ・スタンダード・アンド・テクノロジー(NIS
T)で規定されたピッチ標準と比較することによって、
ピッチの測定用に測定装置をいともた易く基準化するこ
とができる(それゆえ、拡大用にも修正可能となる)。
【0006】
【発明が解決しようとする課題】しかしながら、通常使
用に適した線幅標準を生成させることは(低電圧SEM
を利用するのに適したピッチ標準とは対照的に)かなり
困難な問題であることが知られている。なぜならば、各
集積回路層がそれぞれ異なる構成を有している上、製造
業者や製造機関がいくぶん異なる集積回路製造工程を用
いているからである。それゆえ、各製造業者のパターン
特徴は、他の業者のものと寸法や形態が異なる。このよ
うに、本技術分野で開発に係わる当業者は、NISTに
基づく規格等の国内標準に帰することができる線幅等局
部的な標準を作成または策定する方法および装置を一貫
して探し続けてきた。
【0007】
【課題を解決するための手段】実際的に、本発明は集積
回路製造方法を有してなり、第一の基板上に突出したト
ポロジカルなパターン特徴を形成するステップを含んで
いる。この突出したパターン特徴部分は取り除かれるの
で、その特徴部分の断面を露出して基板をほぼ損傷ない
状態にとどめることができる。この断面部分は臨界寸法
を有しており、第一の測定器具で測定され、その後第二
の測定器具で測定される。これら第一および第二の測定
計器の測定は相互に関連づけられる。その後、第二の測
定計器を用い、複数の第二の基板を通る突出したパター
ンの特徴が測定される。
【0008】
【発明の実施の形態】図1において、符号11は基板を
示しており、シリコン、ドープで処理されたシリコン、
エピタキシアルシリコン等である。一般的に、基板とい
う用語は、他の材料がその上に接着または堆積される表
面を有した下地を言うのに用いられる。すなわち、超小
型電子装置等がその基板上に形成されるのが普通であ
る。そのような装置としては、例えば、正確に測定され
なければならない1μm未満の幅を有するようなパター
ン特徴を備えたもの等があげられる。また基板は、一層
をなすものや、あるいは、その上に堆積された酸化ケイ
素、窒化ケイ素、アルミニウム、ポリシリコン等の添加
材の積層を有するものもある。この層12、または積層
の表面は、プレーナ構造かパターン化されているかのい
ずれかである。
【0009】ここで、首尾よく電子装置を基板11上に
形成するには、二種類の寸法測定が通常求められる。す
なわち、a)「ピッチ」と称する等価な特徴間の距離
と、b)「幅」または「線幅」と称する単一の特徴の実
寸法とである。ここでは、本発明を説明する目的で、幅
WとピッチPを有するホトレジストの平行ランナ(ライ
ン)からなる特徴について言及する。しかしながら、本
発明はホトレジストのパターン特徴に限定されるもので
はなく、ここでいう特徴は他の構成要素上の範囲を定め
るものであってもよく、また、例えば、アルミニウムラ
ンナや酸化バイア等、正確な測定を要するものを含んで
いてもよい。
【0010】次に、符号13は、ホトレジスト材に形成
された一連のパターン特徴を示すものである。ここで、
これら特徴の各々が同一の寸法からなるものと仮定する
と、ピッチPは符号14で示す範囲となり、幅Wは符号
15で示すようになる。ごく小さな特徴寸法が測定され
る場合、かならずしも限定されるものではないが、光学
式顕微鏡、走査式プローブ顕微鏡(原子力顕微鏡等)の
内いずれか一つ、および走査式電子顕微鏡とその使用を
含む、様々な測定法や測定装置を使用するのが普通であ
る。これらの手法においては、測定すべき特徴との相互
作用のために、それぞれある種のプローブが初期的に用
いられる。そして、ある一つの寸法を引き出すために変
更され減ぜられるような情報を含んだディジタル信号、
またはアナログ信号が作成される。例えば、光学式顕微
鏡およびその検鏡法の場合、信号は回折パターンである
かもしれない。また、走査式電子顕微鏡の場合には、電
子放出の記録、すなわち、電子ビームによって当てられ
た表面上の電子ビームの位置関数となる。このようにし
てディジタル(またはアナログ)信号が形成され、たい
ていは測定学上の情報が得られる。
【0011】高電圧走査式電子顕微鏡か、低電圧走査式
電子顕微鏡のいずれが用いられたとしても、主要電子ビ
ーム16は、点17において測定されるべき構造に当接
して、電子検出器19で検出される二次的な電子18を
生じ、主要ビーム16がその構造に当接する位置と共に
変化する出力を生じる。次に、図2は、構造を直線的に
横切る電子ビームの走査結果の一例を示すものである。
ここで、水平軸21は構造を横切る位置を表し、垂直軸
22は前段で論じた信号の一つを表している。そして、
水平軸21に沿った距離が、この目的のために策定され
その品質が保証される既存のNIST標準の内の一つに
従って修正されたと仮定する。また、曲線すなわち信号
23は、(ホトレジスト13において突出した特徴部等
の)構造を横切る電子ビームの走査の典型的な一例を表
している。すなわち、曲線23は電子検出器19の典型
的な出力を表していると言える。
【0012】曲線つまり信号23は、測定される実際の
物体13に符号する特徴を有している。特に、ピッチ2
4(または14)は、曲線23上で符号する二点間の距
離として確定され得る。しかしながら、幅W(15)
は、同じようにして確定するのは困難である。なぜなら
ば、特定構造(例えば13等)の境界線は、ごくわずか
な距離25内にある曲線23の検査によって判断される
にすぎないからだ。それゆえ、境界線の正確な位置を判
断したり、その範囲を正確に規定するのは不可能であ
る。信号パターン特徴の各(境界線の)端面で等しい大
きさの誤差が起こり得るので、幅測定の誤差は、距離2
5の二倍ほどの大きさになると考えられる。
【0013】電子装置のパターン特徴部分が直接くまな
く取り除かれ(破壊され)ると共に、その露出端が高電
圧走査式電子顕微鏡で検査されるならば、高解像度の測
定器具を用いて、上記信号が可能にするよりも厳密に端
部を見分けることができる。これは、より適切に作用し
得る基準化を可能にするが、サンプルはよもや完全なも
のではないので、局部的な標準として用いることはでき
ない。
【0014】それゆえ本発明は、高解像度の走査式電子
顕微鏡(SEM)を用いて、(通常なされているよう
に)ウェハを破壊することなく、ウェハ上のピッチと幅
の特徴を測定するものである。すなわち、特徴の測定に
使用されるSEMが、その距離測定をNISTに準じさ
せるようにして拡大像を生じるべく基準化されたという
条件のもとで、測定された特徴を含むウェハを局部的な
標準として用いることができる。
【0015】実際のサンプルは断面で非破壊的検分を行
うことができないので、実際の測定は標準の電子ビーム
投射を利用して行われるのが普通である。図2はこのよ
うにして集められたデータを示している。
【0016】次に、図3は、本発明に係わる局部標準と
して使用するために用意されているウェハの一部を示す
図である。ここで、各集積回路製造工程の各処理レベル
にそれぞれ別個の局部標準を作成するのが望ましい。さ
らにまた、各製造設備が、それ自身の標準値を有してい
てもよい。本発明の一実施形態においては、収束イオン
ビーム(FIB)手段が利用されている。このFIBは
鋭利に収束されたイオンビームを生じ、ウェハ上のどの
特定スポットにもきわめて正確に差し向けることができ
る。またこのビームは、任意の寸法および形態の領域上
でラスタを形成することができる。そして、このイオン
ビームがウェハの表面に当接する際に、以下の二つの結
果が起こり得る。まず第一がスパッタリングであり、そ
れによって表面を覆っている材料が取り除かれる。この
ように、FIBを用いて任意の寸法、形態および深さの
穴を表面に切り込むことができる。また、二番目の結果
は、蒸気含有金属要素がFIBチャンバに入れられる際
に達成される。その際、イオンビームは分子を分解し、
適切な条件下で局部的に金属を析出させる。以上のよう
に、FIBを用いることにより、表面材を取り除くと共
に、適当にその範囲が定められた構造に金属を析出する
ことができる。これらの性能は共に本発明の実施形態に
用いられるが、金属の析出に関しては、すべての実施形
態に不可欠なものではない。
【0017】図3は、平行に設けられた三つの細長いパ
ターン特徴31を基板40上に形成した(例えば、シリ
コン基板11上に二酸化ケイ素で形成した)ところを上
から見下ろした図である。これら特徴部31はホトレジ
ストに形成されていても、あるいはその代わりに、二酸
化ケイ素、窒化ケイ素、ポリシリコン、アルミニウム、
タングステン等において形成されていてもよい。また、
特徴部31は、アルミニウム上にスズを積層する等、多
層で構成されていてもよい。そして、特徴部31および
基板40上には、金属の横断ストライプ32が形成され
る。金属32はFIBによって形成されるタングステン
等である。この金属32は、数個の特徴部31にまたが
る細長い横断形状を有している。ここで、収束ビーム
(FIB)を用いることにより、符号33で示した領域
において表面材料(すなわち、特徴部31および金属部
32の両部分)が基板から取り除かれる。この領域33
は若干金属部32に重なっている。このようにして、既
に析出されている金属部32の一部が取り除かれるの
で、図4の断面図で示す表面34を露出することができ
る。ここで、FIBによって形成された金属部32の上
部表面41はプラナ構造にはめ込まれ(平面化され)て
いるのがわかる。そこで、ウェハ全体をFIBから取り
除き、直接表面34が見られるように傾けられた高解像
度の(通常、15〜30kVの高電圧で起動する)SE
Mに据えつけることができる。この表面は図4の略図と
図5の拡大図で示されている。このように、パターンの
特徴部31は断面でた易く検分され、金属部32によっ
て取り囲まれている。金属部32は、SEM中の標本の
帯電を減じ、特徴部とその背景との対比を増し、不均質
な特徴部の均一なスパッタリングを生じるべく機能する
ので、得られるべき測定をいっそう適したものにするこ
とができる。
【0018】図5の拡大図に示されるように、断面はた
易く観察可能であり、特徴幅W52は、高解像度で高電
圧のSEMによって可能な範囲で正確に測定され得るも
のである。そして、同様な断面が低電圧SEMでも検分
され、それら同一サンプルについての二つの測定結果が
相互に関連づけられる。このようにして、低電圧SEM
で続いてなされる測定は、次のウェハ上で高電圧SEM
を用いる必要はなく、順次等価な高電圧SEMの測定に
変更される。製造環境における通常の測定実施は低解像
度で低電圧なSEMを利用せざるをえないので、この方
法は、低電圧信号(あるいは光学器具からの信号)と、
ウェハ上でなされるより精密で正確な高電圧SEM測定
との間の直接的な相互関連を可能にする。そして、この
ウェハを用いて通常の測定用に低電圧式の器具を基準化
する。
【0019】実際には、ここで説明したような標準ウェ
ハが、測定されるべき超小型構造のレベル毎に用意され
るかもしれない。すなわち、この標準ウェハは、前述し
たように、先ず収束イオンビームシステム(あるいは、
それと等価なシステム)に設けられ、所定のパターン特
徴の断面を露出させる。次いでこのウェハは、NIST
に帰することのできる標準によって前もって正確に基準
化された高解像度走査式電子顕微鏡に移し変えられる。
そして、高解像度SEMを用いて特徴寸法を正確に判断
し、SEMに使用される基準化に基づいて、該ウェハを
測定学上の目的のための二次的な標準とみなすことがで
きる。
【0020】次いで、この標準が低電圧測定SEM(あ
るいは、それに類する他の器具)に据えられ、図2の符
号23で示されるような信号の形跡が注意深く判断され
る。パターン特徴の実寸法を知ることで、低電圧SEM
信号の臨界面をその実寸法に変更させるのに適した相互
関係を判断することが可能となる。このように、製造ウ
ェハ等、その他のウェハも、測定システムに組み込むこ
とができ、同様の相互関係を用いて、低電圧SEM測定
値を高電圧SEM測定値に関連づける、または変更させ
ることができる。
【0021】複数の製造ウェハの線幅は低電圧SEMを
用いて測定される。これらの測定は、電子ビームをウェ
ハに対して垂直に当ててなされるが、ウェハをを壊すこ
となく、または金属を析出することなく行うことができ
る。これらの測定や製造ウェハは、上述した方法を用
い、製造ウェハ毎に高電圧SEMを実際に使うことな
く、直ちに高電圧SEM測定値に関連づけられることは
言うまでもない。
【0022】以上説明したように、低電圧SEMによっ
て非破壊的に、かつ非常に正確に多数の製造ウェハの臨
界特徴が測定される。そして、臨界特徴が大きすぎるか
小さすぎると見なされたウェハは、掻きとられるか、ま
たは再形成される。
【0023】さらに、FIBメタライゼーションで設け
られたウェハは一標準として維持されると共に、低電圧
SEMのものを定期的に基準化し直すのに用いられる。
【図面の簡単な説明】
【図1】製造途中の集積回路の断面図である。
【図2】走査式電子顕微鏡(SEM)の典型的な信号強
度と信号位置の関係を示すグラフである。
【図3】製造途中の集積回路の上部平面図である。
【図4】製造途中の集積回路の断面図である。
【図5】製造途中の集積回路の断面図である。
【符号の説明】
31 パターンの特徴部分 32 金属部分 33 除去領域 34 露出面 40 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス イール シュロープ アメリカ合衆国 18037 ペンシルベニ ア、コプレイ、レークサイド ドライブ 4240 (72)発明者 フレッド アンソニー スティーブ アメリカ合衆国 32836 フロリダ,オ ーランド,ロウス コート 10219 (72)発明者 リチャード ジェイ、ダール アメリカ合衆国 18052 ペンシルベニ ア、ホワイトホール、アルバータ ドラ イヴ 1910 (72)発明者 ラリー イー、プルー アメリカ合衆国 34771 フロリダ、セ イント クラウド、ウィスパー ウィン ド ドライヴ 3162 (56)参考文献 特開 平7−120404(JP,A) 特開 平4−116843(JP,A) 特開 平2−15648(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/66 G01B 15/00 G01N 23/00

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】 集積回路製造方法において、 突出したトポロジカルなパターン特徴(31)を第一の
    基板(40)上に形成するステップと、 該突出特徴部分の一部を取り除くことによって、前記基
    板にほぼ損傷なく、臨界寸法(15)を有するその断面
    を露出させるステップと、 前記断面の臨界寸法(15)を第一の測定器具を用いて
    測定するステップと、 前記断面の臨界寸法(15)を第二の測定器具を用いて
    測定するステップと、 前記第一および第二の測定器具の測定値を相互に関連づ
    けるステップと、 前記第二の測定器具を用いて複数の第二の基板上に形成
    された突出特徴部分を測定するステップとを設けること
    を特徴とする集積回路製造方法。
  2. 【請求項2】 前記第一の基板上に形成され、突出した
    トポロジカルな前記パターン特徴を覆うべく金属(3
    2)を析出し、該金属部分の一部が前記突出特徴部分と
    共に取り除かれることを特徴とする請求項1記載の集積
    回路製造方法。
  3. 【請求項3】 前記除去ステップが収束イオンビームで
    達成されることを特徴とする請求項1記載の集積回路製
    造方法。
  4. 【請求項4】 前記析出ステップが収束イオンビームで
    達成されることを特徴とする請求項2記載の集積回路製
    造方法。
  5. 【請求項5】 前記第一の測定器具が高電圧走査式電子
    顕微鏡であることを特徴とする請求項1記載の集積回路
    製造方法。
  6. 【請求項6】 前記突出したトポロジカルな特徴部分
    (31)が、ホトレジスト、シリコン酸化物、窒化ケイ
    素、金属およびシリコンからなるグループの内から選択
    された材料に形成されることを特徴とする請求項1記載
    の集積回路製造方法。
  7. 【請求項7】 前記突出したトポロジカルな特徴部分
    (31)がゲートとなることを特徴とする請求項1記載
    の集積回路製造方法。
  8. 【請求項8】 前記突出したトポロジカルな特徴部分が
    ホトレジストにその範囲が定められたゲート(31)で
    あることを特徴とする請求項1記載の集積回路製造方
    法。
  9. 【請求項9】 前記第一の基板(40)が、シリコン、
    窒化ケイ素、シリコン酸化物および金属からなるグルー
    プの内から選択された材料に形成されることを特徴とす
    る請求項1記載の集積回路製造方法。
  10. 【請求項10】 前記臨界寸法が前記トポロジカルな特
    徴部分の幅であり、前記方法が前記トポロジカルな特徴
    部分(31)の上表面を検分することによって、前記ト
    ポロジカルな特徴部分の前記幅を前記第二の測定器具で
    測定するステップと、 前記特徴部分の上表面を前記第二の測定器具で検分する
    ことによって得られた前記幅の測定値を、前記断面の幅
    を前記第一の測定器具で測定することによって得られた
    測定値と相互に関連づけるステップとをさらに有するこ
    とを特徴とする請求項1記載の集積回路製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104268A (ja) * 1992-09-21 1994-04-15 Mitsubishi Electric Corp ゲッタリング効果を持たせた半導体基板およびその製造方法
US5605853A (en) * 1996-05-28 1997-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a semiconductor device having 4 transistor SRAM and floating gate memory cells
US5990513A (en) 1996-10-08 1999-11-23 Ramtron International Corporation Yield enhancement technique for integrated circuit processing to reduce effects of undesired dielectric moisture retention and subsequent hydrogen out-diffusion
US6242299B1 (en) 1999-04-01 2001-06-05 Ramtron International Corporation Barrier layer to protect a ferroelectric capacitor after contact has been made to the capacitor electrode
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
JP6267624B2 (ja) 2014-10-24 2018-01-24 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4007297A (en) * 1971-09-20 1977-02-08 Rca Corporation Method of treating semiconductor device to improve its electrical characteristics
JPS5555538A (en) * 1978-10-20 1980-04-23 Hitachi Ltd Semiconductor device
JPS5632732A (en) * 1979-08-27 1981-04-02 Mitsubishi Electric Corp Semiconductor device
JPS5728335A (en) * 1980-07-28 1982-02-16 Hitachi Ltd Semiconductor device
JPS5756221A (en) * 1981-08-05 1982-04-03 Shin Kobe Electric Mach Co Ltd Manufacture of thermoplastic resin laminated plate
JPS6074550A (ja) * 1983-09-30 1985-04-26 Fujitsu Ltd 半導体装置の製造方法
GB8401250D0 (en) * 1984-01-18 1984-02-22 British Telecomm Semiconductor fabrication
US4589928A (en) * 1984-08-21 1986-05-20 At&T Bell Laboratories Method of making semiconductor integrated circuits having backside gettered with phosphorus
JPS6195533A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 半導体装置
JP2523488B2 (ja) * 1986-04-18 1996-08-07 株式会社日立製作所 半導体記憶装置
US5290727A (en) * 1990-03-05 1994-03-01 Vlsi Technology, Inc. Method for suppressing charge loss in EEPROMs/EPROMS and instabilities in SRAM load resistors
US5246887A (en) * 1991-07-10 1993-09-21 At&T Bell Laboratories Dielectric deposition
JP2809018B2 (ja) * 1992-11-26 1998-10-08 日本電気株式会社 半導体装置およびその製造方法

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