JPS6074550A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6074550A JPS6074550A JP18194683A JP18194683A JPS6074550A JP S6074550 A JPS6074550 A JP S6074550A JP 18194683 A JP18194683 A JP 18194683A JP 18194683 A JP18194683 A JP 18194683A JP S6074550 A JPS6074550 A JP S6074550A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- phosphorus
- silicon dioxide
- interlayer insulating
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は多層配線を有する半導体装置の製造方法の改良
に関する。特に多層配線の層間絶縁層の表面を平坦化す
る改良に関する。
に関する。特に多層配線の層間絶縁層の表面を平坦化す
る改良に関する。
（２）技術の背景
半導体素子本体の微細化にともない、半導体装置の集積
度を向上するために配線を複数層形成する多層配線が広
く使用される傾向が認められる。
度を向上するために配線を複数層形成する多層配線が広
く使用される傾向が認められる。
ところが、多層配線にあっては、特にその交叉点におい
て段差が生じやすく、この段差のため上層の配線が断線
しやすいという欠点がある。そのため、多層配線の層間
絶縁層の表面を平坦化する努力がなされている。
て段差が生じやすく、この段差のため上層の配線が断線
しやすいという欠点がある。そのため、多層配線の層間
絶縁層の表面を平坦化する努力がなされている。
（３）従来技術と問題点
従来技術において、多層配線の層間絶縁層の表面を平坦
化する手段は多数開発されているが、いづれも一長一短
あり、あらゆる要請を満足するものはまだ開発されてい
ない、したがって、技術の豊富化の観点からも、従来技
術における手法と異なる手法の開発は有意義である。
化する手段は多数開発されているが、いづれも一長一短
あり、あらゆる要請を満足するものはまだ開発されてい
ない、したがって、技術の豊富化の観点からも、従来技
術における手法と異なる手法の開発は有意義である。
（４）発明の目的
本発明の目的は、多層配線の層間絶縁層の表層を平坦化
する工程を含む半導体装置の製造方法を提供することに
ある。
する工程を含む半導体装置の製造方法を提供することに
ある。
（５）発明の構成
本発明の構成は、多層配線を有する半導体装置の製造方
法において、下地配線を形成し、二酸化シリコンよりな
る層間絶縁層を形成した後、表面平担な塗布膜を形成し
、該塗布膜上よりイオン注入法を使用して前記下地配線
に対応する領域の前記層間絶縁層表層にリンを導入し、
前記塗布膜を除去した後、前記二酸化シリコンよりなる
層間絶縁層の表層の少なくともリンが導入されている部
分をエツチング除去する工程を含むことを特徴とする多
層配線を有する半導体装置の製造方法にある。
法において、下地配線を形成し、二酸化シリコンよりな
る層間絶縁層を形成した後、表面平担な塗布膜を形成し
、該塗布膜上よりイオン注入法を使用して前記下地配線
に対応する領域の前記層間絶縁層表層にリンを導入し、
前記塗布膜を除去した後、前記二酸化シリコンよりなる
層間絶縁層の表層の少なくともリンが導入されている部
分をエツチング除去する工程を含むことを特徴とする多
層配線を有する半導体装置の製造方法にある。
換言すれば、本発明はフッ酸を使用してなすウェットエ
ツチング法における二酸化シリコンのエツチングレート
がその二酸化シリコンのリン含有量に大きく依存する性
質に着目して、層間絶縁層の凸部に選択的にリンを導入
しておき、この部分のみを選択的にエツチング除去すれ
ば凸部の除去が容易に可能であり、層間絶縁層の平坦化
を効果的になしうるであろうとの着想にもとづいて完成
されたものであり、この着想を具体化するために１段差
を有する層間絶縁層（二酸化シリコン層）上にレジスト
膜をスピンコードシ、このレジスト膜を貫通してなすイ
オン注入法を使用して居間絶縁層の凸部領域のみにリン
を導入し、レジスト膜を溶解除去した後、フッ酸を使用
してなすウェットエツチング法を使用してリンの導入さ
れた二酸化シリコンよりなる凸部領域を主としてエツチ
ング除去することにより段差を解消することとしたもの
であり、実験結果によれば、段差を５０％以上解消する
ことができる。
ツチング法における二酸化シリコンのエツチングレート
がその二酸化シリコンのリン含有量に大きく依存する性
質に着目して、層間絶縁層の凸部に選択的にリンを導入
しておき、この部分のみを選択的にエツチング除去すれ
ば凸部の除去が容易に可能であり、層間絶縁層の平坦化
を効果的になしうるであろうとの着想にもとづいて完成
されたものであり、この着想を具体化するために１段差
を有する層間絶縁層（二酸化シリコン層）上にレジスト
膜をスピンコードシ、このレジスト膜を貫通してなすイ
オン注入法を使用して居間絶縁層の凸部領域のみにリン
を導入し、レジスト膜を溶解除去した後、フッ酸を使用
してなすウェットエツチング法を使用してリンの導入さ
れた二酸化シリコンよりなる凸部領域を主としてエツチ
ング除去することにより段差を解消することとしたもの
であり、実験結果によれば、段差を５０％以上解消する
ことができる。
（６）発明の実施例
以下図面を参照しつつ、本発明の実施例に係る半導体装
置の製造方法について説明する。
置の製造方法について説明する。
第１図参照
図においてｌは半導体基板であり、２はフィールド絶縁
膜である。３は第１層配線であり厚さが５．０００〜１
０，０００λ程度のアルミニウム膜等が使用される。４
は第１．２層間絶縁膜であり、厚さが１０．０ＯＯＡ程
度の二酸化シ”リコン膜またはＰＳＧ膜等が使用される
。５は第２層配線でありやはり厚さが５，０００〜１０
，０ＯＯＡ程度のアルミニウム膜等が使用される。６は
第２．３層間絶縁膜であり、厚さが１０，０ＯＯＡ程度
の二酸化シリコン膜またはＰＳＧ膜等が使用される。第
１．２層間絶縁膜４の表面が全く平坦であったとしても
、第２．３層間絶縁膜６の表面には図示するように５．
０００〜１０，０００Ａ程度の段差が発生する。
膜である。３は第１層配線であり厚さが５．０００〜１
０，０００λ程度のアルミニウム膜等が使用される。４
は第１．２層間絶縁膜であり、厚さが１０．０ＯＯＡ程
度の二酸化シ”リコン膜またはＰＳＧ膜等が使用される
。５は第２層配線でありやはり厚さが５，０００〜１０
，０ＯＯＡ程度のアルミニウム膜等が使用される。６は
第２．３層間絶縁膜であり、厚さが１０，０ＯＯＡ程度
の二酸化シリコン膜またはＰＳＧ膜等が使用される。第
１．２層間絶縁膜４の表面が全く平坦であったとしても
、第２．３層間絶縁膜６の表面には図示するように５．
０００〜１０，０００Ａ程度の段差が発生する。
第２図参照
基板全面にレジスト膜７をスピンコードする。
このレジスト膜７の厚さは配線に対応しない領域におい
て１０，０００〜２０，０ＯＯＡ程度であり、配線に対
応する領域との段差は５，０００〜ｔｏ、ｏｏｏＸ存在
する。
て１０，０００〜２０，０ＯＯＡ程度であり、配線に対
応する領域との段差は５，０００〜ｔｏ、ｏｏｏＸ存在
する。
ｆ！ｓ３図参照
５０〜１５０Ｋ ｅ Ｖ程度の打ち込みエネルギーをも
ってリンをイオン注入する。そして、図に６°をもって
示す凸部のみにリンを導入する。レジスト膜７の厚さが
上記の程度であると、上記の打ち込みエネルギーをもっ
てイオン注入すれば、おおむね二酸化シリコン層６の凸
部のみがリンを含む二酸化シリコン層６°に転換される
。
ってリンをイオン注入する。そして、図に６°をもって
示す凸部のみにリンを導入する。レジスト膜７の厚さが
上記の程度であると、上記の打ち込みエネルギーをもっ
てイオン注入すれば、おおむね二酸化シリコン層６の凸
部のみがリンを含む二酸化シリコン層６°に転換される
。
第４図参照
レジスト膜７を溶解除去した後、フッ酸を使用してなす
ウェットエツチング法を使用するとリンを含んだ二酸化
シリコン層８゛は容易に溶解除去されるがリンを含まな
い二酸化シリコン層６はあまり溶解しないので段差は縮
少する。実験の結果によれば、当初５，０００〜ｉｏ、
ｏｏｏ＾であった段差はおおよそ半減して２．０００〜
ｅ、ｏｏｏ Ｘ程度となる。
ウェットエツチング法を使用するとリンを含んだ二酸化
シリコン層８゛は容易に溶解除去されるがリンを含まな
い二酸化シリコン層６はあまり溶解しないので段差は縮
少する。実験の結果によれば、当初５，０００〜ｉｏ、
ｏｏｏ＾であった段差はおおよそ半減して２．０００〜
ｅ、ｏｏｏ Ｘ程度となる。
この上に第３層配線８、第３．４層間絶縁膜９、・・・
を順次形成する。
を順次形成する。
（７）発明の詳細
な説明せるとおり、本発明によれば、多層配線の居間絶
縁層の表層を平坦化する工程を含む半導体装置の製造方
法を提供することができる。
縁層の表層を平坦化する工程を含む半導体装置の製造方
法を提供することができる。
第１〜４図は本発明の実施例に係る半導体装置の製造方
法の主要工程完了後の基板断面図である。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、 ３
・・・第１層配線、 ４・・・第１．２層間絶縁膜、５
・・・第２層配線、６・・・第２．３層間絶縁膜、 ６
°・・・リンを含む二酩化シリコン層、７−・・レジス
ト膜、８・・−へ Ｄ 寸 １ 綜
法の主要工程完了後の基板断面図である。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、 ３
・・・第１層配線、 ４・・・第１．２層間絶縁膜、５
・・・第２層配線、６・・・第２．３層間絶縁膜、 ６
°・・・リンを含む二酩化シリコン層、７−・・レジス
ト膜、８・・−へ Ｄ 寸 １ 綜
Claims (1)
- 多層配線を有する半導体装置の製造方法において、下地
配線を形成し、二酸化シリコンよりなる層間絶縁層を形
成した後、表面平担な塗布膜を形成し、該塗布膜上より
イオン注入法を使用して前記下地配線に対応する領域の
前記層間絶縁層表層にリンを導入し、前記塗布膜を除去
した後、前記二酸化シリコンよりなる層間絶縁層の表層
の少なくともリンが導入されている部分をエツチング除
去する工程を含むことを特徴とする多層配線を有する半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18194683A JPS6074550A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18194683A JPS6074550A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074550A true JPS6074550A (ja) | 1985-04-26 |
Family
ID=16109643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18194683A Pending JPS6074550A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559052A (en) * | 1994-12-29 | 1996-09-24 | Lucent Technologies Inc. | Integrated circuit fabrication with interlevel dielectric |
-
1983
- 1983-09-30 JP JP18194683A patent/JPS6074550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559052A (en) * | 1994-12-29 | 1996-09-24 | Lucent Technologies Inc. | Integrated circuit fabrication with interlevel dielectric |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2739853B2 (ja) | 半導体装置の製造方法及びエッチング方法 | |
| JP2952574B2 (ja) | 金属配線の形成方法 | |
| JPH04313232A (ja) | 高密度多層金属配線パターンをもつ集積回路構造及びその製造方法 | |
| JPH06196499A (ja) | 半導体構造及びその製造方法 | |
| JPS6074550A (ja) | 半導体装置の製造方法 | |
| JPS621232A (ja) | 絶縁膜の平坦化方法 | |
| JPS58176949A (ja) | 多層配線形成方法 | |
| JPH03124048A (ja) | 半導体装置の製造方法 | |
| JPH0541457A (ja) | 半導体装置の製造方法 | |
| JP2004186228A (ja) | 半導体装置の製造方法 | |
| JP3264352B2 (ja) | 半導体装置の製造方法 | |
| JP3175863B2 (ja) | 半導体装置の製造方法 | |
| JPS63161645A (ja) | 半導体装置の製造方法 | |
| JP2699454B2 (ja) | メモリ装置の製造方法 | |
| JPH0587973B2 (ja) | ||
| JPH0194623A (ja) | 多層配線半導体装置の製造方法 | |
| JPS6116549A (ja) | 半導体装置の製造方法 | |
| JPS61187251A (ja) | 半導体装置の製造方法 | |
| JPS5893254A (ja) | 半導体装置の製造方法 | |
| JPH0133932B2 (ja) | ||
| JPS60167447A (ja) | 半導体装置の製造方法 | |
| JPS61120445A (ja) | 半導体装置の製造方法 | |
| JPS62241339A (ja) | 半導体装置の製造方法 | |
| JPH01145835A (ja) | 半導体装置の製造方法 | |
| JPS60106149A (ja) | 半導体装置の製造方法 |