JP3264352B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体窒化膜上に半導
体酸化膜が積層されて成る積層膜を有する半導体装置の
製造方法に関するものである。
体酸化膜が積層されて成る積層膜を有する半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、大容量化のためにメモリ
セル面積を縮小しても、ソフトエラーを防止するため
に、各メモリセルにおけるキャパシタの蓄積電荷量を一
定量以下にすることはできない。このため、ＳｉＯ2 膜
よりも比誘電率が高くて同じ面積及び膜厚であればＳｉ
Ｏ2 膜よりも蓄積電荷量が多いＳｉ3 Ｎ4 膜と、このＳ
ｉ3 Ｎ4 膜のリーク電流を低減させるためにＳｉ3 Ｎ4
膜上に積層されているＳｉＯ2 膜とから成るＯＮ膜が、
キャパシタ絶縁膜として用いられている。
セル面積を縮小しても、ソフトエラーを防止するため
に、各メモリセルにおけるキャパシタの蓄積電荷量を一
定量以下にすることはできない。このため、ＳｉＯ2 膜
よりも比誘電率が高くて同じ面積及び膜厚であればＳｉ
Ｏ2 膜よりも蓄積電荷量が多いＳｉ3 Ｎ4 膜と、このＳ
ｉ3 Ｎ4 膜のリーク電流を低減させるためにＳｉ3 Ｎ4
膜上に積層されているＳｉＯ2 膜とから成るＯＮ膜が、
キャパシタ絶縁膜として用いられている。
【０００３】一方、ＯＮ膜をキャパシタ絶縁膜としての
みならず層間絶縁膜としても兼用すれば、段差の縮小に
よる配線の信頼性向上と、工程数の減少によるコスト低
減との両方を同時に達成することができる。また、ＳＲ
ＡＭにおいても、ＯＮ膜を層間絶縁膜として使用すれ
ば、記憶ノードにおけるキャパシタの蓄積電荷量が増大
して、ソフトエラーを低減させることができる。
みならず層間絶縁膜としても兼用すれば、段差の縮小に
よる配線の信頼性向上と、工程数の減少によるコスト低
減との両方を同時に達成することができる。また、ＳＲ
ＡＭにおいても、ＯＮ膜を層間絶縁膜として使用すれ
ば、記憶ノードにおけるキャパシタの蓄積電荷量が増大
して、ソフトエラーを低減させることができる。
【０００４】図２は、この様なＯＮ膜を有する半導体装
置の製造方法の一従来例を示している。この一従来例で
は、図２（ａ）に示す様に、多結晶Ｓｉ層、Ｓｉ層また
は非晶質Ｓｉ層等の下層側の配線層１１を下地上の全面
に堆積させ、この配線層１１を配線のパターンに加工す
る。なお、配線層１１の表面部には、自然酸化膜１２が
形成される。
置の製造方法の一従来例を示している。この一従来例で
は、図２（ａ）に示す様に、多結晶Ｓｉ層、Ｓｉ層また
は非晶質Ｓｉ層等の下層側の配線層１１を下地上の全面
に堆積させ、この配線層１１を配線のパターンに加工す
る。なお、配線層１１の表面部には、自然酸化膜１２が
形成される。
【０００５】次に、図２（ｂ）に示す様に、膜厚が７ｎ
ｍのＳｉ3 Ｎ4 膜１３を全面に堆積させ、酸素や水蒸気
を含む雰囲気中での熱処理によってＳｉ3 Ｎ4 膜１３の
表面部を酸化して、この表面部に膜厚が２〜３ｎｍのＳ
ｉＯ2 膜１４を形成する。この結果、Ｓｉ3 Ｎ4 膜１３
上にＳｉＯ2 膜１４が積層されて成る積層膜であるＯＮ
膜１５が形成される。また、配線層１１上では、自然酸
化膜１２とＯＮ膜１５とから成るＯＮＯ膜１６が形成さ
れる。
ｍのＳｉ3 Ｎ4 膜１３を全面に堆積させ、酸素や水蒸気
を含む雰囲気中での熱処理によってＳｉ3 Ｎ4 膜１３の
表面部を酸化して、この表面部に膜厚が２〜３ｎｍのＳ
ｉＯ2 膜１４を形成する。この結果、Ｓｉ3 Ｎ4 膜１３
上にＳｉＯ2 膜１４が積層されて成る積層膜であるＯＮ
膜１５が形成される。また、配線層１１上では、自然酸
化膜１２とＯＮ膜１５とから成るＯＮＯ膜１６が形成さ
れる。
【０００６】次に、図２（ｃ）に示す様に、下層側の配
線層１１と後に形成する上層側の配線層とを接続するた
めの所定のパターンの接続孔１７をＯＮ膜１５に形成
し、更に、図２（ｄ）に示す様に、接続孔１６内の自然
酸化膜１２を希弗酸で除去する。
線層１１と後に形成する上層側の配線層とを接続するた
めの所定のパターンの接続孔１７をＯＮ膜１５に形成
し、更に、図２（ｄ）に示す様に、接続孔１６内の自然
酸化膜１２を希弗酸で除去する。
【０００７】次に、図２（ｅ）に示す様に、多結晶Ｓｉ
層、Ｓｉ層または非晶質Ｓｉ層等であり膜厚が４０ｎｍ
である上層側の配線層１８を全面に堆積させ、この配線
層１８を配線のパターンに加工する。その後、従来公知
の工程を経て、この一従来例を完成させる。
層、Ｓｉ層または非晶質Ｓｉ層等であり膜厚が４０ｎｍ
である上層側の配線層１８を全面に堆積させ、この配線
層１８を配線のパターンに加工する。その後、従来公知
の工程を経て、この一従来例を完成させる。
【０００８】
【発明が解決しようとする課題】ところが、以上の一従
来例では、図２（ｄ）にも示した様に、接続孔１７内の
自然酸化膜１２を希弗酸で除去すると同時に、ＳｉＯ2
膜１４の少なくとも一部も同時に除去されてしまう。こ
のため、ＯＮ膜１５及びＯＮＯ膜１６の絶縁耐圧が低下
して、信頼性の高い半導体装置を製造することが困難で
あった。
来例では、図２（ｄ）にも示した様に、接続孔１７内の
自然酸化膜１２を希弗酸で除去すると同時に、ＳｉＯ2
膜１４の少なくとも一部も同時に除去されてしまう。こ
のため、ＯＮ膜１５及びＯＮＯ膜１６の絶縁耐圧が低下
して、信頼性の高い半導体装置を製造することが困難で
あった。
【０００９】また、Ｓｉ3 Ｎ4 膜１３の膜厚が７ｎｍし
かないので、Ｓｉ3 Ｎ4 膜１３の表面部を酸化してＳｉ
Ｏ2 膜１４を形成する際に、このＳｉ3 Ｎ4 膜１３が耐
酸化膜として機能せず、実際には下層側の配線層１１の
表面部にもＳｉＯ2 膜が形成されてしまう。この結果、
ＯＮＯ膜１６の全体的な膜厚が増加して、配線層１１、
１８を夫々下部電極及び上部電極にすると共にＯＮＯ膜
１６をキャパシタ絶縁膜にするキャパシタ（図示せず）
の容量が所望の値よりも小さくなっていた。
かないので、Ｓｉ3 Ｎ4 膜１３の表面部を酸化してＳｉ
Ｏ2 膜１４を形成する際に、このＳｉ3 Ｎ4 膜１３が耐
酸化膜として機能せず、実際には下層側の配線層１１の
表面部にもＳｉＯ2 膜が形成されてしまう。この結果、
ＯＮＯ膜１６の全体的な膜厚が増加して、配線層１１、
１８を夫々下部電極及び上部電極にすると共にＯＮＯ膜
１６をキャパシタ絶縁膜にするキャパシタ（図示せず）
の容量が所望の値よりも小さくなっていた。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体窒化膜１３上に半導体酸化膜１４が
積層されて成る積層膜１５を有する半導体装置の製造方
法において、前記積層膜１５の下層側の配線層１１を形
成した後に、前記半導体窒化膜１３を形成する工程と、
前記下層側の配線層１１に対する接続孔１７を前記半導
体窒化膜１３に形成する工程と、前記接続孔１７内にお
ける前記下層側の配線層１１の表面から自然酸化膜１２
を除去する工程と、前記除去の後に、前記積層膜１５の
上層側の配線層１８を形成する工程と、前記上層側の配
線層１８を介して前記半導体窒化膜１３の表面部に酸素
１９をイオン注入する工程と、前記上層側の配線層１８
が前記半導体窒化膜１３を覆っている状態で、前記イオ
ン注入後に熱処理を行い、前記半導体窒化膜１３の前記
表面部を前記酸素１９で酸化することによって、前記半
導体酸化膜１４を形成する工程とを有することを特徴と
している。
製造方法は、半導体窒化膜１３上に半導体酸化膜１４が
積層されて成る積層膜１５を有する半導体装置の製造方
法において、前記積層膜１５の下層側の配線層１１を形
成した後に、前記半導体窒化膜１３を形成する工程と、
前記下層側の配線層１１に対する接続孔１７を前記半導
体窒化膜１３に形成する工程と、前記接続孔１７内にお
ける前記下層側の配線層１１の表面から自然酸化膜１２
を除去する工程と、前記除去の後に、前記積層膜１５の
上層側の配線層１８を形成する工程と、前記上層側の配
線層１８を介して前記半導体窒化膜１３の表面部に酸素
１９をイオン注入する工程と、前記上層側の配線層１８
が前記半導体窒化膜１３を覆っている状態で、前記イオ
ン注入後に熱処理を行い、前記半導体窒化膜１３の前記
表面部を前記酸素１９で酸化することによって、前記半
導体酸化膜１４を形成する工程とを有することを特徴と
している。
【００１１】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記半導体窒化
膜１３がシリコン窒化膜であり、前記半導体酸化膜１４
がシリコン酸化膜であることを特徴としている。
項１の半導体装置の製造方法において、前記半導体窒化
膜１３がシリコン窒化膜であり、前記半導体酸化膜１４
がシリコン酸化膜であることを特徴としている。
【００１２】請求項３の半導体装置の製造方法は、請求
項２の半導体装置の製造方法において、前記自然酸化膜
１２の除去を希弗酸によって行うことを特徴としてい
る。
項２の半導体装置の製造方法において、前記自然酸化膜
１２の除去を希弗酸によって行うことを特徴としてい
る。
【００１３】
【作用】本発明による半導体装置の製造方法では、上層
側の配線層１８を形成した後に、この上層側の配線層１
８を介してイオン注入した酸素１９で半導体酸化膜１４
を形成しており、接続孔１７内における下層側の配線層
１１の表面から自然酸化膜１２を除去する時点では、半
導体酸化膜１４を未だ形成していない。このため、自然
酸化膜１２を除去しても半導体窒化膜１３上から半導体
酸化膜１４が除去されることはない。しかも、上層側の
配線層１８が半導体窒化膜１３を覆っている状態で半導
体酸化膜１４を形成しているので、半導体酸化膜１４と
上層側の配線層１８との界面が清浄である。
側の配線層１８を形成した後に、この上層側の配線層１
８を介してイオン注入した酸素１９で半導体酸化膜１４
を形成しており、接続孔１７内における下層側の配線層
１１の表面から自然酸化膜１２を除去する時点では、半
導体酸化膜１４を未だ形成していない。このため、自然
酸化膜１２を除去しても半導体窒化膜１３上から半導体
酸化膜１４が除去されることはない。しかも、上層側の
配線層１８が半導体窒化膜１３を覆っている状態で半導
体酸化膜１４を形成しているので、半導体酸化膜１４と
上層側の配線層１８との界面が清浄である。
【００１４】また、酸素や水蒸気を含む雰囲気中での熱
処理によって半導体酸化膜１４を形成する方法では耐酸
化膜として機能しない程度の膜厚しか半導体窒化膜１３
が有していなくても、イオン注入では注入深さを正確に
制御することができるので、半導体酸化膜１４の形成と
同時に上層側及び下層側の配線層１８、１１にも酸化膜
が形成されるのを防止することができる。また、イオン
注入の注入深さを制御するために上層側の配線層１８を
用いていて専用の層を用いていないので、製造工程の増
加が抑制されている。
処理によって半導体酸化膜１４を形成する方法では耐酸
化膜として機能しない程度の膜厚しか半導体窒化膜１３
が有していなくても、イオン注入では注入深さを正確に
制御することができるので、半導体酸化膜１４の形成と
同時に上層側及び下層側の配線層１８、１１にも酸化膜
が形成されるのを防止することができる。また、イオン
注入の注入深さを制御するために上層側の配線層１８を
用いていて専用の層を用いていないので、製造工程の増
加が抑制されている。
【００１５】
【実施例】以下、本発明の一実施例を、図１を参照しな
がら説明する。本実施例でも、図１（ａ）（ｂ）に示す
様に、膜厚が７ｎｍのＳｉ3 Ｎ4 膜１３を全面に堆積さ
せるまでは、図２に示した一従来例と実質的に同様の工
程を実行する。しかし、本実施例では、その後、図１
（ｃ）に示す様に、下層側の配線層１１と後に形成する
上層側の配線層１８とを接続するための所定のパターン
の接続孔１７をＳｉ3Ｎ4 膜１３に直ちに形成する。
がら説明する。本実施例でも、図１（ａ）（ｂ）に示す
様に、膜厚が７ｎｍのＳｉ3 Ｎ4 膜１３を全面に堆積さ
せるまでは、図２に示した一従来例と実質的に同様の工
程を実行する。しかし、本実施例では、その後、図１
（ｃ）に示す様に、下層側の配線層１１と後に形成する
上層側の配線層１８とを接続するための所定のパターン
の接続孔１７をＳｉ3Ｎ4 膜１３に直ちに形成する。
【００１６】次に、図１（ｄ）に示す様に、接続孔１７
内の自然酸化膜１２を希弗酸で除去する。この時、Ｓｉ
3 Ｎ4 膜１３の表面部にＳｉＯ2 膜１４を未だ形成して
おらず、Ｓｉ3 Ｎ4 膜１３は希弗酸耐性に優れているの
で、ＳｉＯ2 膜１４やＳｉ3Ｎ4 膜１３の少なくとも一
部が接続孔１７内の自然酸化膜１２と同時に除去される
ことはない。その後、多結晶Ｓｉ層、Ｓｉ層または非晶
質Ｓｉ層等であり膜厚が４０ｎｍである上層側の配線層
１８を全面に堆積させる。
内の自然酸化膜１２を希弗酸で除去する。この時、Ｓｉ
3 Ｎ4 膜１３の表面部にＳｉＯ2 膜１４を未だ形成して
おらず、Ｓｉ3 Ｎ4 膜１３は希弗酸耐性に優れているの
で、ＳｉＯ2 膜１４やＳｉ3Ｎ4 膜１３の少なくとも一
部が接続孔１７内の自然酸化膜１２と同時に除去される
ことはない。その後、多結晶Ｓｉ層、Ｓｉ層または非晶
質Ｓｉ層等であり膜厚が４０ｎｍである上層側の配線層
１８を全面に堆積させる。
【００１７】次に、接続孔１７上の配線層１８をレジス
ト（図示せず）等で覆い、このレジスト等をマスクにし
て、図１（ｅ）に示す様に、配線層１８を介してＳｉ3
Ｎ4膜１３の表面部に酸素１９をイオン注入する。
ト（図示せず）等で覆い、このレジスト等をマスクにし
て、図１（ｅ）に示す様に、配線層１８を介してＳｉ3
Ｎ4膜１３の表面部に酸素１９をイオン注入する。
【００１８】酸素イオンＯ+ は１０ｋｅＶの加速エネル
ギの場合に約２２ｎｍの投影飛程を有しているので、膜
厚が４０ｎｍである配線層１８を介してＳｉ3 Ｎ4 膜１
３の表面部にのみ酸素１９をイオン注入し、配線層１
８、１１には酸素１９を実質的にイオン注入しない様に
するために、酸素１９の加速エネルギを２０ｋｅＶにす
る。
ギの場合に約２２ｎｍの投影飛程を有しているので、膜
厚が４０ｎｍである配線層１８を介してＳｉ3 Ｎ4 膜１
３の表面部にのみ酸素１９をイオン注入し、配線層１
８、１１には酸素１９を実質的にイオン注入しない様に
するために、酸素１９の加速エネルギを２０ｋｅＶにす
る。
【００１９】また、酸素１９のドーズ量が多過ぎると、
後の熱処理によって配線層１８、１１をも酸化してしま
うおそれがあるので、配線層１８、１１が実質的に酸化
されない程度のドーズ量で酸素１９をイオン注入する。
その後、熱処理を行い、イオン注入した酸素１９を活性
化させて、膜厚が２〜３ｎｍのＳｉＯ2 膜１４をＳｉ3
Ｎ4 膜１３の表面部に形成する。
後の熱処理によって配線層１８、１１をも酸化してしま
うおそれがあるので、配線層１８、１１が実質的に酸化
されない程度のドーズ量で酸素１９をイオン注入する。
その後、熱処理を行い、イオン注入した酸素１９を活性
化させて、膜厚が２〜３ｎｍのＳｉＯ2 膜１４をＳｉ3
Ｎ4 膜１３の表面部に形成する。
【００２０】この結果、Ｓｉ3 Ｎ4 膜１３上にＳｉＯ2
膜１４が積層されて成る積層膜であるＯＮ膜１５が形成
される。また、配線層１１上では、自然酸化膜１２とＯ
Ｎ膜１５とから成るＯＮＯ膜１６が形成される。その
後、配線層１８を配線のパターンに加工し、更に従来公
知の工程を経て、本実施例を完成させる。
膜１４が積層されて成る積層膜であるＯＮ膜１５が形成
される。また、配線層１１上では、自然酸化膜１２とＯ
Ｎ膜１５とから成るＯＮＯ膜１６が形成される。その
後、配線層１８を配線のパターンに加工し、更に従来公
知の工程を経て、本実施例を完成させる。
【００２１】
【発明の効果】本発明による半導体装置の製造方法で
は、接続孔内における下層側の配線層の表面から自然酸
化膜を除去しても、半導体窒化膜上から半導体酸化膜が
除去されることはなく、しかも、半導体酸化膜と上層側
の配線層との界面が清浄であるので、層間絶縁膜として
の積層膜の絶縁耐圧が高く、信頼性の高い半導体装置を
製造することができる。
は、接続孔内における下層側の配線層の表面から自然酸
化膜を除去しても、半導体窒化膜上から半導体酸化膜が
除去されることはなく、しかも、半導体酸化膜と上層側
の配線層との界面が清浄であるので、層間絶縁膜として
の積層膜の絶縁耐圧が高く、信頼性の高い半導体装置を
製造することができる。
【００２２】また、積層膜を構成する半導体酸化膜の形
成と同時に上層側及び下層側の配線層にも酸化膜が形成
されるのを防止することができるので、積層膜をキャパ
シタ絶縁膜として兼用するキャパシタの容量が大きな半
導体装置を製造することもできる。また、製造工程の増
加が抑制されているので、製造コストの増大を抑制しつ
つ信頼性の高い半導体装置やキャパシタの容量が大きな
半導体装置を製造することができる。
成と同時に上層側及び下層側の配線層にも酸化膜が形成
されるのを防止することができるので、積層膜をキャパ
シタ絶縁膜として兼用するキャパシタの容量が大きな半
導体装置を製造することもできる。また、製造工程の増
加が抑制されているので、製造コストの増大を抑制しつ
つ信頼性の高い半導体装置やキャパシタの容量が大きな
半導体装置を製造することができる。
【図１】本発明の一実施例を工程順に示す側断面図であ
る。
る。
【図２】本発明の一従来例を工程順に示す側断面図であ
る。
る。
１１ 配線層 １２ 自然酸化膜 １３ Ｓｉ3 Ｎ4 膜 １４ ＳｉＯ2 膜 １５ ＯＮ膜 １７ 接続孔 １８ 配線層 １９ 酸素
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H01L 27/108 H01L 21/8242
Claims (3)
- 【請求項１】 半導体窒化膜上に半導体酸化膜が積層さ
れて成る積層膜を有する半導体装置の製造方法におい
て、 前記積層膜の下層側の配線層を形成した後に、前記半導
体窒化膜を形成する工程と、 前記下層側の配線層に対する接続孔を前記半導体窒化膜
に形成する工程と、 前記接続孔内における前記下層側の配線層の表面から自
然酸化膜を除去する工程と、 前記除去の後に、前記積層膜の上層側の配線層を形成す
る工程と、 前記上層側の配線層を介して前記半導体窒化膜の表面部
に酸素をイオン注入する工程と、前記上層側の配線層が前記半導体窒化膜を覆っている状
態で、 前記イオン注入後に熱処理を行い、前記半導体窒
化膜の前記表面部を前記酸素で酸化することによって、
前記半導体酸化膜を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記半導体窒化膜がシリコン窒化膜であ
り、前記半導体酸化膜がシリコン酸化膜であることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記自然酸化膜の除去を希弗酸によって
行うことを特徴とする請求項２記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266594A JP3264352B2 (ja) | 1994-06-10 | 1994-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15266594A JP3264352B2 (ja) | 1994-06-10 | 1994-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335836A JPH07335836A (ja) | 1995-12-22 |
| JP3264352B2 true JP3264352B2 (ja) | 2002-03-11 |
Family
ID=15545419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15266594A Expired - Fee Related JP3264352B2 (ja) | 1994-06-10 | 1994-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3264352B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101849445B (zh) | 2007-11-06 | 2012-11-21 | 三菱综合材料株式会社 | 陶瓷基板、陶瓷基板的制造方法和电源模块用基板的制造方法 |
| JP5176627B2 (ja) * | 2008-03-19 | 2013-04-03 | 三菱マテリアル株式会社 | パワーモジュール用基板のセラミックス基板、パワーモジュール用基板のセラミックス基板の製造方法及びパワーモジュール用基板の製造方法 |
| JP5422964B2 (ja) * | 2007-11-06 | 2014-02-19 | 三菱マテリアル株式会社 | セラミックス基板の製造方法及びパワーモジュール用基板の製造方法 |
-
1994
- 1994-06-10 JP JP15266594A patent/JP3264352B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07335836A (ja) | 1995-12-22 |
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