KR100206873B1 - 표면 물성 검사용 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 표면 물성 검사용 반도체 장치에 관한 것으로써, 실리콘 기판상에 산화막을 형성하고, 그 산화막에 V자 홈을 형성한 후 그 V자 홈에 메탈의 탐침을 형성하여 구성되며, 실리콘 기판의 상부에 산화막을 증착하는 산화막 증착단계와; 상기 산화막의 상부에 감광막을 도포하고, 노광 및 식각하여 산화막의 일부영역을 노출시키는 패턴을 형성하고, 그 패턴이 형성된 감광막을 식각마스크로 하는 식각공정으로 상기 노출된 산화막에 V자형의 홈을 형성하는 탐침영역설정단계와; 상기 감광막 패턴을 제거한 후, 상기 V자형의 홈이 형성된 산화막의 상부에 금속을 증착 및 패터닝하여, 상기 V자형의 홈 내부와 그 V자형의 홈의 상부로부터 산화막의 상부일측으로 긴 형태의 금속탐침을 형성하는 금속탐침 형성단계로 구성함으로써, 두 개의 탐침으로 이용하여 임계 차수(CRITICAL DEMENSION)가 점점 최소함 됨에 따라 직면할 수 있는 미소 범위에서의 표면 전류 특성의 측정과 탐침 주위의 터넬링으로 인한 표면 전위 바이어스의 측정을 가능하게 한다.
Description
제1도는 본 발명에 따른 표면 물성 검사용 반도체 장치의 실시예를 도시한 단면도.
제2도는 본 발명에 따른 표면 물성 검사용 반도체 장치의 제조 공정을 도시한 공정 수순도.
제3도는 본 발명에 따른 반도체 장치 탐침의 상부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 산화막
3 : 감광막 4 : 마스크
5 : 메탈 TIP1, TIP2 : 탐침
본 발명은 반도체 장치에 관한 것으로, 특히 하나의 탐침을 반도체 내에 형성함으로써 기존의 통상적인 탐침과 함께 두 개의 탐침 구조를 이루어, 표면 전류 특성과 터널링으로 인한 표면 전위 바이어스 변화의 측정에 적당하도록 한 표면 물성 검사용 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 주사 터널링 현미경 (SCANNING TUNNELING MICROSCOPE, 이하 STM이라 칭한다)은 한 개의 탐침(TIP)만을 사용했으므로 두 곳의 접촉(CONTACT)을 필요로 하는 표면 전류 특성을 측정하는 데화는 한계가 있다는 단점을 가지게 된다.
이에 본 발명은 상기와 같은 종래의 단점을 개선하기 위하여 창안된 것으로, 반도체 장치 내에 하나의 탐침을 형성시킴으로써 그 탐침 및 주가 터널링 현미경의 탐침인 두 개의 탐침을 이용하여 표면 전류를 측정할 수 있도록한 표면 물성 검사용 반도체 장치 및 그 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표면 물성 검사용 반도체 장치의 제조 방법은 실리콘 기판에 산화막을 형성하는 공정과; 상기 산화막에 감광막을 도포하고 노광 및 식각하여 V자홈 형태의 홀(HOLE)을 형성하는 공정과; 상기 V자홈 형태의 홀내에 메탈을 증착, 배선, 식각하여 탐침을 제조하는 공정을 포함하여 제조되는 것을 특징으로 한다.
상기 공정 결과, 그 반도체 장치의 탐침 및 기존의 프로브-탐침을 이용하여 표면 전류의 특성을 측정할 수 있게 된다.
아하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 한 개의 탐침은 반도체 공정을 이용하여 형성하고 다른 하나의 탐침은 기존의 프로브-탐침(PROBE-TIP)을 사용할 수 있도록 하여 표면 전류 특성을 검출 또는 측정하는데 있어서의 한계를 원칙적으로 제거시켜, 극소적 계측 기구로써의 STM의 장점을 최대한 살릴수 있는 데에 주안점을 둔 것으로, 제2도에 도시된 공정 수순도를 참조하여 설명하면 다음과 같다.
먼저, 제2도의 a에 도시한 바와 같이 실리콘 기판(1)에 열적 산화 방법으로 산화막(2)을 형성하고, 그 위에 감광막(3)을 도포한 다음 마스크(4)를 이용하여 탐침이 될 부분을 언더 노광(UNDER EXPOSE)시키고, 제2도의 b에 도시된 바와 같이 현상하여 V자 홈 형태의 홀을 형성한다.
상기 공정 후, 제2의 c에 도시된 바와 같이 산화막 식각 공정을 수행하여 산화막(2)을 식각하고 감광막(3)을 제거한다.
이후, 제2도의 d에 도시된 바와 같이 산화막(2)위로 메탈(5)을 증착한다.
이때, 상기 메탈(5)은 알루미늄(ALUMINUM) 또는 텅스텐(TUNGSTEN)을 이용하며, 스퍼터링(STUTTERING) 또는 CVD 방식을 이용하여 형성한다.
이어서, 상기 형성된 메탈(5)을 배선(WIRING)하고 식각한 뒤, 탐침을 위한 오믹컨택(OHMIC CONTACT)을 함으로써 제2도의 e에 도시된 바와 같이 반도체 장치에 탐침의 형성을 완료한다.
또한, 기존의 프루브-탐침은 텅스텐(TUNGSTEN)이나 플라티늄-이리듐(PLATINUM-ITIDUM)등을 사용하여 형성될 수 있다.
한편, 제3도는 상기 공정 완료된 반도체 장치 탐침의 상부 단면도이다.
상기 표면 물질 검사용 반도체 장치의 구현을 위한 바람직한 실시예에서는 기존의 STM 구동 장치가 필요하고, 표면에 접촉하는 기존의 프루브-탐침과 상기 제작된 탐침을 이용하여 제1도에 도시된 바와 같이 표면 물성 검사용 반도체 장치를 구성한다. 이때, STM에는 탐침(TIP1)과 탐침(TIP2)을 위해 각기 귀환(FEEDBACK)회로가 필요하다.
다음으로, 두 개의 탐침으로 구성된 반도체 장치의 표면 물성 검사 과정을 첨부된 제1도를 참조하여 설명하면 다음과 같다.
피에조(PIEZO)현상을 이용하여 스캐너(SCANNER)로 구동되는 탐침(TIP1)을 원하는 곳에 위치시키거나 접촉(CONTACT)한 다음 상기 공정으로 제조된 탐침(TIP2)을 함께 이용하여 표면 전류를 검출한다.
이 경우, 실리콘 기관(1)에 전압을 가한 뒤 탐침(TIP1)을 표면의 원하는 곳에 위치시키거나 접촉하면서 탐침(TIP1)과 탐침(TIP2) 사이의 전류를 비교하여 얻어지는 Ⅰ-Ⅴ 커브로써 실리콘 표면 특성을 측정하는 방법이 있고, 다른 방법으로는 실리콘 기판에 직접적으로 전압을 가하지 않고 탐침(TIP1)과 탐침(TIP2) 사이에 전류 회로를 형성하여 표면 전류 특성을 측정하는 방법이 있다.
또한, 탐침(TIP1)의 위치를 변화시키면서 거리에 대한 의존성을 관찰할 수 있는데, 이것으로 본 발명의 핵심은 공정상에서 탐침(TIP2)을 얼마나 잘 제조하느냐에 달려 있는 것을 알 수 있다.
본 발명의 또 다른 실시예로 상용의 텅스텐 탐침 및 스캐너를 그대로 이용함으로써 두 개의 탐침을 각기 구동할 수 있지만 서브 마이크론 이내로 탐침 간격을 조절할 수는 없다.
상술한 바와 같이 본 발명에 의하면, 임계 치수(CRITICAL DEMENSION)가 점점 최소화 됨에 따라 직면할 수 있는 미소 범위에서의 표면 전류 특성의 측정과 탐침 주위의 터널링으로 인한 표면 전위 바이어스의 측정을 가능하게 하고, 또한 전위 바이어스의 측정은 이후 표면 처리 공정을 이해하는 데에도 정보를 줄 수 있는 효과가 있다.
Claims (2)
- 실리콘기판과; 상기 실리콘 기판의 상부에 위치하며 그 상부 일부에 하부측이 상부측보다 좁은 V자형 홈이 형성된 산화막과; 상기 산화막에 형성된 홈의 내부와 상기 산화막의 상부일측으로 긴 형태의 금속탐침으로 이루어진 것을 특징으로 하는 표면 물성 검사용 반도체 장치.
- 실리콘 기판의 상부에 산화막을 증착하는 산화막 증착단계와; 상기 산화막의 상부에 감광막을 도포하고, 노광 및 식각하여 산화막의 일부영역을 노출시키는 패턴을 형성하고, 그 패턴이 형성된 감광막을 식각마스크로 하는 식각공정으로 상기 노출된 산화막에 V자형의 홈을 형성하는 탐침영역설정단계와; 상기 감광막 패턴을 제거한 후, 상기 V자형의 홈이 형성된 산화막의 상부에 금속을 증착 및 패터닝하여, 상기 V자형의 홈 내부와 그 V자형의 홈의 상부로부터 산화막의 상부일측으로 긴 형태의 금속탐침을 형성하는 금속탐침 형성단계로 이루어진 것을 특징으로 하는 표면 물성 검사용 반도체 장치의 제조 방법.
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