CN101436569B - 薄膜晶体管阵列基板的制造方法及显示装置 - Google Patents

薄膜晶体管阵列基板的制造方法及显示装置 Download PDF

Info

Publication number
CN101436569B
CN101436569B CN200810173892XA CN200810173892A CN101436569B CN 101436569 B CN101436569 B CN 101436569B CN 200810173892X A CN200810173892X A CN 200810173892XA CN 200810173892 A CN200810173892 A CN 200810173892A CN 101436569 B CN101436569 B CN 101436569B
Authority
CN
China
Prior art keywords
conducting film
film
semiconductor layer
pattern
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200810173892XA
Other languages
English (en)
Other versions
CN101436569A (zh
Inventor
伊藤康悦
荒木利夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101436569A publication Critical patent/CN101436569A/zh
Application granted granted Critical
Publication of CN101436569B publication Critical patent/CN101436569B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明的标题是“薄膜晶体管阵列基板的制造方法及显示装置”，其中包括如下工序：形成由第1导电膜(10)构成的图案；依次层叠栅绝缘膜(2)、半导体层(4)及光刻胶层；形成沿厚度方向具有台阶构造的光刻胶图案(41)；利用光刻胶图案(41)形成第1导电膜(10)的露出区及半导体层(4)的图案；在第1导电膜的露出区中形成由与第1导电膜(10)接触的第2导电膜(20)构成的图案；用上层膜覆盖第2导电膜(20)；以及在上述第2导电膜(20)的上层形成第3导电膜(30)。薄膜晶体管的栅电极(16)用第1导电膜(10)形成，源电极(25)及漏电极(26)用第2导电膜(20)形成，像素电极用第3导电膜(30)形成，第2导电膜(20)用上层膜覆盖。

Description

薄膜晶体管阵列基板的制造方法及显示装置
技术领域
本发明涉及薄膜晶体管阵列基板的制造方法，还涉及装有用上述薄膜晶体管阵列基板的制造方法制造的薄膜晶体管阵列基板的显示装置。
背景技术
薄膜晶体管(以下也称为「TFT」(Thin Film Transistor))作为有源矩阵(active matrix)液晶显示装置(AMLCD：Active-Matrix Liquid-CrystalDisplay)的像素驱动用晶体管而被广泛采用。在TFT中非晶质(无定形(amorphous)硅(Si)膜也作为半导体膜而使用，这是因为可用少的工序数进行制造，容易实现绝缘性基板大型化，因此生产性高而被广泛采用。
在TFT阵列基板的制造工序中至少需要5道不同的蚀刻工序。另外，为了形成对应于各自的蚀刻(etching)工序的光刻胶图案(resistpattern)，需要5道照相制版工序，为了进行这5道照相制版工序，要使用5枚光掩模(photo mask)(例如，专利文献1)。
近年来，提出了进一步减少制造工序数，而使制造成本降低的方法(例如，专利文献2～5)。通过采用所谓的多灰度曝光技术及剥离(liftoff)法等，将减少制造工序数。采用多灰度曝光技术，能够在光刻胶层上有意地形成膜厚差。为了在光刻胶层上形成膜厚差，需要在光掩模上形成中间灰度区域，让与通过透明基板的光量相比更少的光量通过该区域。关于中间灰度区域的形成方法，公知有使用灰色调掩模(graytone mask)的方法及使用半色调掩模(half tone mask)的方法。所谓灰色调掩模，是将照相制版工序中成为不析像的微小图案配置成狭缝状(slit)或格子状，以控制该部分的透光光量的掩模。半色调掩模是用半透明膜形成中间灰度区域的掩模。
专利文献2公开了一种采用4枚掩模技术，制造具有静电保护电路部的逆叠积型液晶显示装置的方法，专利文献3中公开了一种制造横向电场驱动液晶显示器的方法。另外，专利文献4中公开了一种具备同时采用剥离法和多灰度曝光技术而减少制造工艺(process)的逆叠积型(inverted staggered)TFT的液晶显示装置的制造方法。
专利文献1：特开平11-64884号公报
专利文献2：特开2002-26333号公报的图1～图3、段落号0037-0047
专利文献3：特开2004-318076号公报的图7～10、段落号0022-0028
专利文献4：特开2007-59926号公报图的2～6和图11、段落号0042-0060和0074-0079
专利文献5：特开2003-172946号公报
发明内容
上述专利文献2中公开了一种不经由层间绝缘膜而在源/漏电极上形成透明导电膜(透明电极层)，且经由此透明导电膜，使源/漏电极与栅电极电连接的结构。但是，与栅电极、源/漏电极中通常使用的金属材料相比，作为透明导电膜而通常使用的ITO、ITZO或IZO等的体积电阻率大约高2位数。所以，如果经由透明导电膜，将源/漏电极与栅电极电连接，则为了抑制电阻上升而需要充分地确保与透明导电膜的接触面积。
上述专利文献3中记载的液晶显示装置是不使用ITO等透明导电膜的结构，所以能够实现低成本化。但是，存在的问题是：在作为输入外部信号等的端子部的开口部中，由于金属露出，因此端子部的金属易于因外部的气氛而受到腐蚀。另外，在上述专利文献3中，由于在栅绝缘膜及半导体层的层叠膜上设有接触孔，因此有可能在接触孔的一部分上产生表面台阶，在其上层及接触孔内部配置的导电膜的接触孔部分上的覆盖层劣化，产生断线等问题。
上述专利文献4中公开了一种经由透明导电膜而使构成栅电极的Cr导电膜与构成源/漏电极的金属导电膜电连接的结构。所以，与上述专利文献2同样，为了抑制电阻上升，需要充分地确保与透明导电膜的接触面积。
近来，对于确保显示区并使整个显示装置小型化的要求正在提高。为此，要求一种在显示区的外侧划分出的边框区缩小的结构。另外，要求可靠性高的显示装置。
本发明是鉴于上述背景而提出的，其目的在于提供可使边框狭窄化且可靠性优良，并可进一步低成本化的薄膜晶体管阵列基板的制造方法及显示装置。
本发明的薄膜晶体管阵列基板的制造方法包括：在基板上形成由第1导电膜构成的图案的工序；在上述第1导电膜上依次层叠栅绝缘膜、半导体层及光刻胶层的工序；在上述光刻胶层的上部配置光掩模，采用照相制版工艺，形成沿厚度方向具有台阶构造的光刻胶图案的工序；利用上述光刻胶图案，形成上述第1导电膜的露出区及半导体层的图案的工序；在上述第1导电膜的露出区形成由与上述第1导电膜接触的第2导电膜构成的图案的工序；以及在上述第2导电膜的上层形成由层间绝缘膜及第3导电膜构成的各图案的工序。
而且，薄膜晶体管的栅电极用上述第1导电膜形成，源电极和漏电极用上述第2导电膜形成，像素电极用上述第3导电膜形成。另外，上述第2导电膜由上层膜覆盖。
本发明具有如下优良效果：能够提供实现边框狭窄化且可靠性优良并可进一步低成本化的薄膜晶体管阵列基板的制造方法及显示装置。
附图说明
图1是实施例1的TFT阵列基板的局部放大示意上面图。
图2是实施例1的像素附近的示意电路图。
图3是实施例1的TFT的剖面图。
图4是实施例1的布线转换部附近的上面图。
图5是实施例1的布线转换部附近的剖面图。
图6(a)～～(c)是实施例1的TFT阵列基板的制造工序图。
图7(a)～(c)是实施例1的TFT阵列基板的制造工序图。
图8(a)～(c)是实施例1的TFT阵列基板的制造工序图。
图9(a)～(c)是实施例2的TFT阵列基板的制造工序图。
图10(a)是驱动电路部上形成的TFT的电路图，图10(b)是实施例3的驱动电路部的TFT的示意上面图。
图11(a)是实施例4的液晶显示面板的示意平面图，图11(b)是端子部的剖面图。
图12是比较例1的TFT阵列基板的布线转换部附近的上面图。
图13是图12的XIII-XIII处截取的剖面图。
图14是比较例2的TFT阵列基板的驱动电路部的局部放大上面图。
图15是比较例3的TFT阵列基板的端子部的剖面图。
附图标记说明
1    绝缘性基板
2    栅绝缘膜
4    半导体层
5    层间绝缘膜
6    TFT
7    保持电容
10   第1导电膜
11   栅极布线
12   栅极端子
13   共用电容布线
15   共用电容电极层
16   栅电极
20   第2导电膜
21   源极布线
22   源极端子
23   公共布线
24   公共端子
25   源电极
26   漏电极
30   第3导电膜
31   像素电极
33   连接层
41   第1光刻胶图案
42   第2光刻胶图案
50   显示区
51   边框区
53   布线转换部
54   TFT形成区
55   遮光区
56   透光区
57   半透光区
58   栅极布线区
59   源极布线区
60   驱动电路配置区
61   第1开口部
62   第2接触孔
71   外部端子区
80   TFT阵列基板
81   液晶显示面板
具体实施方式
0013
下面说明采用本发明的一个实施例。另外，不言而喻，只要与本发明的宗旨相符，其它的实施例也属于本发明的范畴。另外，以下附图中各部材的尺寸与比率是为了便于说明，并不构成限定。
实施例1
本实施例1的显示装置是一种装有具有逆叠积型MOS构造的薄膜晶体管(TFT)作为开关(switching)元件的有源矩阵型TFT阵列基板的显示装置。这里，作为显示装置之一例，说明透光型液晶显示装置。
图1是本实施例1的TFT阵列基板80的平面图。如图1所示，TFT阵列基板80具备栅极布线11、栅极布线侧端子12、共用电容布线13、源极布线21、源极布线侧端子22、公共布线23、公共端子24及像素电极31等。
栅极布线11沿图1中的横向延伸，沿纵向并排设置多个。源极布线21沿图1中的纵向延伸，沿横向并排设置多个，经由栅极布线11和栅绝缘层(未图示)而交叉。多根栅极布线11和多根源极布线21大致垂直相交而形成矩阵，在由相邻的栅极布线11及源极布线21围住的区域上形成像素电极31。该区域作为像素而发挥功能，形成多个像素的区域为显示区50。在显示区50的外侧划分的区域是边框区51。
栅极布线侧端子12在边框区51的图中左侧排列多个，各栅极布线11从显示区50延伸至该端子。同样地，源极布线侧端子22在边框区5的图中上部侧排列多个，各源极布线21从显示区50延伸至该端子。
用于电容器形成的共用电容布线13与栅极布线11平行地设于各像素，在边框区51连接在公共布线23上。公共布线23在多根源极布线21排列的端部形成，用与源极布线21相同的层(layer)即第2导电膜与源极布线并行地形成。另外，公共布线23延伸至公共端子24。公共端子24是用于从外部供给共用电位的端子，在图1的例中，配置在排列为一列的多个源极布线侧端子22的一端。
图2表示以图1的符号52所示的邻近区域的示意电路图。如图2所示，在各像素的栅极布线11和源极布线21的交叉点附近至少设有一个信号传送用TFT6。在像素上形成的TFT6的栅电极与栅极布线11连接，TFT6的源电极与源极布线21连接。
一旦信号供给栅极布线11，从源极布线21传送来的信号电荷就写入像素内，电荷就储存在保持电容7中。此时，像素电极31将对应于被写入信号的电位施加在液晶上，使所要求的图像显示。用像素电极31作为各像素的储存信号电荷的电极，用共用电容布线13作为对置电极。共用电容布线13由与栅极布线11相同的层(第1导电膜)形成，为了与所有的像素连接，配置成隔着栅绝缘层与源极布线21交叉。
图3表示本实施例1的TFT6附近的示意剖面图。TFT6是逆叠积型，通过沟道蚀刻(CE(channel etching)而制造。如图3所示，TFT6具有绝缘性基板1、栅电极16、栅绝缘膜2、作为半导体层的第1半导体层4a和第2半导体层4b、源电极25、漏电极26、层间绝缘膜5及像素电极31等。
作为绝缘性基板1，使用玻璃基板及石英基板等具有透明性的基板。栅电极16在绝缘性基板1上形成，采用与栅极布线11、共用电容布线13、共用电容电极层15等相同的层，即第1导电膜。在其上层形成栅绝缘膜2，以覆盖栅电极16。第1半导体层4a在栅绝缘膜2上形成，至少其一部分隔着栅绝缘膜2与栅电极16相向配置。
第2半导体层4b在第1半导体层4a的上层形成。源电极25及漏电极26在第2半导体层4b上形成。层叠有源电极25的第2半导体层4b的区域成为源极区域，层叠有漏电极26的第2半导体层4b的区域成为漏极区域。第1半导体层4a由位于中源极区域和漏极区域下层的第1半导体层4a夹于中间且除去第2半导体层4b的区域为沟道区。
源电极25及漏电极26隔着栅绝缘膜2、第1半导体层4a、第2半导体层4b，至少与栅电极16的一部分相向配置。也就是说，为了作为TFT而动作，沟道区位于栅电极16上，处于栅电极16上施加电压时易于受电场影响的状态。
层间绝缘膜5覆盖沟道区、源电极25及漏电极26而形成(参照图3)。然后，在层间绝缘膜5上形成像素电极31。经由在层间绝缘膜5上形成的第2接触孔(contact hole)62，像素电极31与漏电极26电连接。
下面，说明共用电容布线13与公共布线23的电连接方法。如上所述，用于电容器(capacitor)形成的共用电容布线13由与栅极布线11相同的层即第1导电膜10构成，公共布线23由与源极布线21相同的层即第2导电膜20构成。而且，在边框区51内，共用电容布线13与公共布线23电连接。再有，作为「第1导电膜」，采用形成薄膜晶体管的栅电极而通常使用的材料，作为「第2导电膜」，采用形成薄膜晶体管的源/漏电极而通常使用的材料。也就是说，使用由金属或者以金属为主要成分的材料构成的膜，即具有与金属同一等级(level)的体积电阻率的材料。
首先，用图12及图13说明比较例1的共用电容布线和公共布线的电连接方法。图12是比较例1的共用电容布线与公共布线的布线转换部附近的示意上面图，图13是图12的XIII-XIII处截取的剖面图。再有，为便于说明，图12中省略了层间绝缘膜105和栅绝缘膜102的图示，图示了第1接触孔161和第2接触孔162的形成位置。
如图13所示，TFT阵列基板200上的布线转换部153具有绝缘性基板101、共用电容电极层115、栅绝缘膜102、公共布线123、层间绝缘膜105及连接层133等。
共用电容电极层115在绝缘性基板101上形成，由与栅极布线111、共用电容布线113及栅电极(未图示)等相同的层即第1导电膜110形成。在其上层形成栅绝缘膜102，以覆盖共用电容电极层115。另外，公共布线123在栅绝缘膜102上形成，隔着栅绝缘膜102与共用电容电极层115相向配置。公共布线123用与源极布线及源/漏电极等相同的层即第2导电膜120形成。
为了覆盖公共布线123和栅绝缘膜102，形成层间绝缘膜105。然后，在层间绝缘膜105上形成连接层133。连接层133经由贯通层间绝缘膜105的第1接触孔161与公共布线123电连接。同样地，经由贯通层间绝缘膜105及栅绝缘膜102的第2接触孔162，共用电容电极层115与连接层133电连接。由此，从公共端子124供给的外部电位经由公共布线123及连接层133传到共用电容电极层115，供给共用电容布线113。再有，连接层133由与构成像素电极的层相同的导电膜构成。
如图13所示，为了在比较例1的布线转换部153中使信号从公共布线123传送到共用电容电极层115，在公共布线123上形成第1接触孔161，还形成贯通公共布线123的第2接触孔162。
在比较例1的布线转换部153中，用于将公共布线123与共用电容电极层115连接的连接层133，对于全透光型液晶显示装置通常使用ITO等透明导电膜材料。如上所述，ITO等的体积电阻率比金属约高2个数量级。因此，在使用ITO等作为连接层133的材料时，需要取大的接触面积。
再有，在上述比较例1中，用于使公共布线123与共用电容电极层115连接的第1接触孔161及第2接触孔162，需要在层间绝缘膜105形成后且像素电极131形成前的工序中形成。
接着，用图4及图5说明本实施例1的共用电容布线与公共布线的电连接方法。图4是本实施例1的共用电容布线和公共布线的布线转换部附近的示意上面图，图5是图4的V-V处截取的剖面图。再有，为便于说明，图4中省略了层间绝缘膜5和栅绝缘膜2的图示，并用虚线图示了第1开口部61的形成位置。
如图5所示，在TFT阵列基板80上的布线转换部53中，有绝缘性基板1、共用电容电极层15、栅绝缘膜2、公共布线23及层间绝缘膜5等。另外，用于将共用电容电极层15与公共布线23连接的第1开口部61在栅绝缘膜2上形成。在图5的例中说明了第1开口部61以狭缝状形成，但并不限定于此，也可以排列多个正方形及圆形等形状的接触孔。
共用电容电极层15在绝缘性基板1上形成，由与栅极布线11、共用电容布线13及栅电极(未图示)等相同的层即第1导电膜10形成。栅绝缘膜2在其上层形成，以覆盖共用电容电极层1。另外，公共布线23在栅绝缘膜2上形成，其至少一部分通过栅绝缘膜2的第1开口部61与共用电容电极层15连接。公共布线23用与源极布线及源/漏电极等相同的层即第2导电膜20形成。
层间绝缘膜5覆盖公共布线23和栅绝缘膜2而形成。在本实施例1中，公共布线23与共用电容电极层15不采用与上述比较例1的连接层133相当的膜，而是使之通过栅绝缘膜2上形成的第1开口部61电连接。由此，从公共端子24供给的外部电位，经由公共布线23传到共用电容电极层15，供给共用电容布线13。再有，在以下说明中，将第1导电膜10与第2导电膜20直接连接的区域称作「导电膜连接区」。在导电膜连接区的第2导电膜的上层，形成上层膜。
近来，要求以液晶显示装置为代表的各种显示装置进一步小型轻量化。尤其是对于手机等中使用的对角尺寸小于约3英寸(inch)的小型液晶显示面板，为了确保显示区50宽阔，非常需要减小边框区的面积。
根据本实施例1的TFT阵列基板80，能够使布线转换部53的宽度狭小化。在上述比较例1中，布线转换部153的宽度需要约100μm。而本实施例1中的布线转换部53的宽度能够设为例如约10μm。根据本实施例1，由于使共用电容电极层15与公共布线23直接连接，因此与使用构成像素电极的导电膜即连接层133的情况相比，可减小接触孔的图案。另外，可不经由体积电阻率高的ITO等，使第1导电膜与第2导电膜接触而连接，所以能够减小接触区域。另外，与经由构成像素电极的导电膜连接的情况相比，由于结构简单，因此能够提高制造合格率。另外，如上所述，在上述专利文献3中，在栅绝缘膜及半导体层的层叠膜上设接触孔，因此，有可能在接触孔的一部分上产生表面台阶，出现伴随覆盖不良而断线等问题。另一方面，根据本实施例1的TFT阵列基板80，使第1导电膜与第2导电膜通过栅绝缘膜上形成的开口部而接触，而且，在第2导电膜由上层膜覆盖的导电膜连接区，在栅绝缘膜的正上方不形成半导体层而直接层叠第2导电膜。换言之，仅在栅绝缘膜上形成接触孔。因此，能够防止接触孔的一部分上产生表面台阶，能够有效地防止伴随覆盖不良而产生断线等问题。
接着，用图6至图8说明如上述构成的TFT阵列基板的制造方法。在图6至图8中，图中右侧表示TFT形成区54，图中左侧表示布线转换部53的剖面结构。
首先，采用蒸镀等方法，在玻璃(glass)基板等绝缘性基板1上成膜第1导电膜10。第1导电膜例如是Cr、Al、Mo、W或者以这些金属为主要成分的合金以及这些金属的层叠膜。然后，经照相制版工序、蚀刻工序及光刻胶层除去工序等，形成所要求形状的栅极布线11、共用电容电极层15及栅电极16等。
接着，经冼净工序等，采用等离子体(plasma)CVD(Chemical VaporDeposition)等各种CVD法，在栅电极16等及绝缘性基板1上依次堆积栅绝缘膜2、用作半导体层的第1半导体层4a和第2半导体层4b(参照图6(a))。栅绝缘膜2是SiNx及SiOy等。第1半导体层4a是不含导电性杂质的纯半导体的所谓真性半导体。作为第1半导体层4a，使用a-Si(无定形硅(amorphous silicon)等。作为第2半导体层4b，使用n型半导体，即在a-Si中微量地掺杂(doping)P(磷(phosphorus))等的n+a-Si(n+无定形硅)膜等。
第1半导体层4a和第2半导体层4b最好在同一腔室(chamber)内形成。通过在同一腔室内形成第1半导体层4a和第2半导体层4b，能够降低2种硅(silicon)层间的电连接电阻。当然，也可将栅绝缘膜2在同一腔室内形成。以下，在不需要区别第1半导体层4a和第2半导体层4b时，将二者统一记作半导体层4。
接着，用旋涂(spin coat)法在半导体层4上涂复感光性树脂，即光刻胶。然后，用光掩模(未图示)将涂复的光刻胶层曝光。如图6(b)所示，作为光掩模，是将遮光区55、透光区56及透光率小于透光区56的中间色调曝光区57按所要求的图案加以配置而使用。然后，进行曝光及显影等一系列的照相制版工序。具体地说，在共用电极层15上形成第1开口部61的部分为透光区56，使半导体层4成为孤岛而残留的部分为遮光区55，除去半导体层4的区域为中间色调曝光区57。
由此，曝光部的光刻胶层被除去，得到图6(b)所示的第1光刻胶图案41。也就是说，通过在透光区56除去光刻胶层，使半导体层4在表面露出。在未曝光部，即遮光区55中光刻胶层未被除去，而形成预定膜厚的光刻胶图案。对于半曝光部，即中间色调透光区15，光刻胶层按照在半导体层4的表面不露出的程度而被除去，形成膜厚比遮光区55的预定膜厚更薄的图案。换言之，第1光刻胶图案41可以得到通过未曝光部和半曝光部而在沿膜厚方向具有2个台阶构造的图案。
接着，进行蚀刻处理。由此，除去露出的半导体层4以及位于其下层的栅绝缘膜2，在栅极布线12上形成第1开口部61(参照图6(c))。然后，在第1光刻胶图案41中除去膜厚薄的部分，再进行灰化处理，使位于其下层的半导体层4露出(参照图7(a))。在灰化(ashing)处理中可使用例如RIE-DE装置、UV灰化器(UV Asher)等众所周知的装置。经过灰化处理，遮光区55的膜厚大的区域也通过灰化而变薄，但作为光刻胶图案残留。
通过第1光刻胶图案41的灰化处理，得到图7(a)所示的第2光刻胶图案42。第2光刻胶图案42由与半导体层4要成为孤岛的区域对应的图案构成。
通过以第2光刻胶图案42作为掩模，进行蚀刻，除去露出的半导体层4(参照图7(b))。由此，使TFT形成部分的半导体层4成为孤岛，形成所要求的图案。再有，在第1开口部61中共用电容电极层15露出，但在共用电容电极层15上通常使用Al、Cr、Mo、W以及以这些金属为主要成分的合金金属，所以，能够充分地确保对于半导体层4蚀刻的选择比。接着，通过蚀刻除去露出的半导体层4，然后再除去第2光刻胶图案42。
然后，用溅射(sputter)法等成膜第2导电膜20，以覆盖共用电容电极层15、栅绝缘膜2及半导体层4(参照图7(c))。接着，通过照相制版工序，形成第3光刻胶图案43(参照图8(a))。然后，以第3光刻胶图案43作为掩模，进行蚀刻处理，得到所要求形状的源电极25、漏电极26、源极布线21及公共布线23等。然后，蚀刻TFT6的后沟道(backchannel)部分的半导体层4的一部分。此时，通过切断源电极25侧和漏电极26侧的第2半导体层4b，形成用作开关元件的TFT(参照图8(b))。
然后，用等离子体CVD等各种CVD法形成层间绝缘膜5，以覆盖栅绝缘膜2、沟道区、源电极25、漏电极26及公共布线23等(参照图8(c))。作为层间绝缘膜5，可使用SiNx、SiOy等或者它们的混合物及层叠物。在将TFT6搭载于液晶显示装置上的场合，除去第2光刻胶图案4，然后在层间绝缘膜5上形成第2接触孔62，再成膜作为像素电极31的透明导电性膜30，经照相制版、蚀刻及光刻胶层除去等工序，使像素电极31与漏电极26电连接。经过这一系列工序，在基板上形成图5所示的布线转换部53及图3所示的TFT6。
再有，用上层膜覆盖第2导电膜20，以不形成露出区。作为上层膜，可使用层间绝缘膜及纯化(passivation)膜等保护膜。作为上层膜的材料，也可为氮化硅膜及氧化硅膜等无机膜及有机类的绝缘膜。另外，也可以是它们的层叠膜。另外，在端子部等露出面上要求导电性的区域，按本说明书，可适当使用ITO、ITZO及IZO等透明导电膜。
另外，作为实施上述中间色调曝光的方法，可使用所谓的「半色调掩模」技术，即在用于照相制版的掩模上用具有一定透光率的材料形成图案。此外，也可采用以对于曝光用光的析像极限以下的尺寸构成的网格(mesh)状、棋盘(checker)状等几何图案的图案掩模及L/S(直线(line)/间隔(space))等图案掩模。如上所述，在本实施例1中可形成第1导电膜10的露出区，而且使半导体层4成为孤岛即可，能够使用众所周知的光掩模来形成具有台阶构造的光刻胶图案。
按上述那样制造的TFT阵列基板与滤光膜(color filter)基板、背光源(back light)及液晶等，通过公知的制造工序搭载在液晶显示装置上。
在上述比较例1中，在用ITO等透明导电膜形成连接层之前，第1导电膜和第2导电膜分别以独立的状态被绝缘膜围住。因此，玻璃基板在工艺过程中带电时，有可能在层间及同一层的布线之间放电，存在作为产品的显示装置变为不良制品的风险。根据本实施例1，作为制造TFT阵列基板的工艺过程，在早期阶段就形成第1导电膜10与第2导电膜20的连接部分。其结果是：即使在带有异常静电时，由于存在连接的区域，因此也能够形成异常静电逃逸的通路，有效地防止不良制品产生。
根据本实施例1，通过在布线转换部53中使由第1导电膜10构成的共用电容电极层15与由第2导电膜20构成的公共布线23接触而电连接，因此能够缩短公共布线23的布线宽度。而且不使用ITO等体积电阻率高的材料，而用金属材料彼此进行连接，从而能够实现接触面积的缩小。其结果是：能够使边框变得狭窄。
另外，根据本实施例1，用上层膜(本实施例1中是层间绝缘膜)覆盖而不使第2导电膜露出，因此不用担心第2导电膜受到腐蚀。其结果是：能够提供可靠性高的TFT阵列基板。不必增加用于在栅绝缘膜2上形成开口部的掩模，不必新增用于使第1导电膜10与第2导电膜20连接的照相制版工序。也就是说，能够采用照相制版次数少的工艺过程来获得上述效果。因此，能够实现低成本化。
而且，由于使第1导电膜10与2导电膜20接触，因此，与上述比较例1那样经由连接层133而使第1导电膜与第2导电膜连接的情况相比，能够使结构简化。另外，在导电膜连接区使第1导电膜10与第2导电膜20直接连接，因此，不会如上述比较例1那样发生连接层133的覆盖层(coverage)不良。所以，能够阻止水分等因覆盖不良而进入，能够提供可靠性高的显示装置。
实施例2
下面，说明一例与上述实施例1不同的TFT阵列基板的制造方法。另外，在以下说明中与上述实施例相同的构成部件均附加同一标记，其说明适当省略。
除下述的不同点之外，本实施例2的TFT阵列基板的制造方法与上述实施例1的制造方法相同。不同点是：在上述实施例1中以第1光刻胶图案41作为掩模，通过蚀刻处理除去半导体层4和栅绝缘膜2；而在本实施例2中以第1光刻胶图案41作为掩模，先只对半导体层4进行蚀刻处理。并且，在形成了第2光刻胶图案42后，以露出的半导体层4作为掩模，对露出的栅绝缘膜2进行蚀刻处理，然后再对露出的半导体层4进行蚀刻处理。
图9(a)～(c)表示用于说明本实施例2的TFT阵列基板的制造工序的剖面图。采用与上述实施例1相同的方法，在绝缘性基板1上形成栅电极16、栅极布线11、栅绝缘膜2、半导体层4及第1光刻胶图案41(参照图6(b))。然后，以第1光刻胶图案41为掩模，通过蚀刻处理除去半导体层4(参照图9(a))。
然后，除去第1光刻胶图案41中膜厚薄的部分，进行灰化处理而使位于其下层的半导体层4露出。通过对第1光刻胶图案41的灰化处理，得到图9(b)所示的第2光刻胶图案42。第2光刻胶图案42由与半导体层4中要成为孤岛的区域对应的图案构成。
接着，以露出的半导体层4为掩模，通过蚀刻而除去露出的栅绝缘膜2(参照图9(c))。然后，以第2光刻胶图案42为掩模，通过蚀刻而除去露出的半导体层4。由此，使TFT形成部分的半导体层4成为孤岛，形成所要求的图案。在通过蚀刻而除去了露出的半导体层4后，除去第2光刻胶图案42。然后，采用与上述实施例1相同的方法，形成图5所示的布线转换部53以及图3所示的TFT6。
根据本实施例2的TFT阵列基板的制造方法，能够有效地防止栅电极因异常放电而受到破坏。其理由如下：若以第1光刻胶图案41为掩模而蚀刻半导体层4和栅绝缘膜2，形成图6(c)所示的结构，则形成在绝缘层覆盖的中间露出极小一部分导电性材料即第1导电膜10的结构。在这种情况下，一旦在干蚀刻时等离子的状态不稳定，有可能根据具体状况而产生异常放电，第1导电膜10(共用电容电极层15)会完全破坏。
根据本实施例2的TFT阵列基板的制造方法，在蚀刻栅绝缘膜2时，使半导体层4的大部分表面露出。所以，即使在第1导电膜10(共用电容电极层15)的一部分露出的情况下，导电性的部分面积也不会急剧地变化，因此，能够防止栅电极因异常放电而受到破坏。
实施例3
接着，说明在TFT阵列基板的驱动电路部形成使第1导电膜10与第2导电膜20接触而连接的导电膜连接区的例。本实施例3的TFT阵列基板的基本结构与上述实施例1相同。
如上所述，通过将搭载栅极驱动电路、源极驱动电路(下面称作「驱动电路」)的液晶驱动用的半导体芯片(chip)(以下称「IC」(IntegratedCircuit))与TFT阵列基板的端子部直接连接或者经由柔性印刷电路基板(以后称作「FPC(Flexible Printed Circuit)」)等进行连接，使所要的图像显示。但是，需另外准备IC，因此其费用在制造成本中有实际反映。因此，在形成像素的TFT的同时，在TFT阵列基板上形成电路，从而能够减少使用的IC，还可形成具有新功能的电路，从而能够提高显示装置的附加值。在本实施例3中将说明在TFT阵列基板的边框区51(参照图1)形成这种驱动电路时采用本发明的例。
如果作为显示装置在所需的最低限度的功能之外还搭载具有附加值的电路，则如图10(a)所示，在TFT6a的源/漏电极和栅电极之间设置连接部8。组合设有连接部8的电路，就可构成各种逻辑电路。
图14表示比较例2的驱动电路中的TFT106a附近的示意上面图。再有，为便于说明，图14中省略了栅绝缘膜和层间绝缘膜的图示，用粗实线表示了构成连接层的导电膜。另外，用粗实线图示了接触孔的形成位置。
如图14所示，比较例2的驱动电路的TFT106a中，由第1导电膜110构成的栅电极116和由第2导电膜120构成的源电极125与漏电极126经由半导体层104和栅绝缘膜(未图示)而相向配置。而且，在源电极125、漏电极126上形成层间绝缘膜(未图示)，在其上配置由第3导电膜130构成的连接层133a。连接层133a经由贯通层间绝缘膜(未图示)的第1接触孔161a与漏电极126电连接。同样地，连接层133a经由贯通层间绝缘膜(未图示)及栅绝缘膜(未图示)的第2接触孔162a，与栅电极125电连接。由此，栅电极125与源/漏电极电连接。
比较例2的驱动电路部中，为了使栅电极与源/漏电极电连接，如图14所示，需要在漏电极126上形成第1接触孔161a，在栅电极116上形成第2接触孔162a。另外，与比较例1同样，对于全透光型液晶显示装置，作为连接层133a，通常使用ITO等透明导电膜材料。如上所述，ITO等的体积电阻率比金属高2位。因此，在使用ITO等作为连接层133a的材料时，需要取大的接触面积。
另一方面，如图10(b)所示，在本实施例3中使漏电极26a与栅电极16a接触，从而形成金属之间的连接，因此与ITO和金属进行连接的情况相比，可减小连接部分的接触区域。所以，能够用小的面积进行所要求的连接，能够使边框狭窄化。
另外，在驱动电路中，为了尽量减少驱动信号的延迟，最好布线电阻及接触电阻能够较小。根据本实施例3，不经由电阻高的ITO，而使由导电率高的金属构成的第1导电膜的层与第2导电膜的层接触，因此能够提供高性能的驱动电路。
另外，根据本实施例3的制造方法，不增加照相制版工序数，就能够在所要求的位置上形成具有金属布线彼此之间(第1导电膜及第2导电膜)的接触部的驱动电路。另外，用层间绝缘膜5进行覆盖，使由第2导电膜20构成的源电极25a和漏电极26a不露出，因此，不用担心布线受到腐蚀。其结果是：能够提供实现低成本化且可靠性高的显示装置。
实施例4
说明在TFT阵列基板的端子上形成使第1导电膜10与第2导电膜20直接连接的导电膜连接区的例。本实施例4的TFT阵列基板的基本结构与上述实施例1相同。
图11(a)表示本实施例4的液晶显示面板(panel)的示意上面图。这里，与上述实施例3同样，说明采用COG(Chip on Glass)技术而封装驱动电路等的情况。如上所述，液晶显示面板81具备显示区50及划分在其外侧的边框区51(参照图1)。另外，如图11(a)所示，在边框区51有栅极布线区(area)58、源极布线区59、驱动电路安装区60及外部端子区71等。
栅极布线11从显示区50经由边框区51的栅极布线区58延伸而设置到驱动电路安装区60。同样地，源极布线21也从显示区50经由边框区51的源极布线区59延伸而设置到驱动电路安装区60。
外部端子区71和驱动电路安装区60经由布线(未图示)连接。外部信号从FPC(Flexible Printed Circuit)等传送给外部端子区71上形成的端子(未图示)。然后，来自外部的各种信号从外部端子区71传送给位于驱动电路安装区60的驱动电路(未图示)。在驱动电路安装区6a中配有栅极布线11的栅极端子和源极布线21的源极端子。然后，根据来自外部的控制信号，驱动电路将栅极信号供给栅极布线，将显示信号供给源极布线。由此，与显示数据对应的显示电压被传送给各像素电极。
图15表示比较例3的驱动电路安装区中的栅极端子112及源极端子122的示意剖面图。在图15中，图中左侧表示栅极端子112的邻近区域，在图中右侧表示源极端子122的邻近区域。
在比较例3中，栅极端子112上形成与栅电极116等相同的层即第1导电膜110的图案，通过栅绝缘膜102上形成的第3接触孔163使第3导电膜130即连接层133与第1导电膜110连接。同样地，源极端子122上形成与源电极126等相同的层即第2导电膜120的图案，经由层间绝缘膜105上形成的第4接触孔164与第3导电膜130即连接层133连接。也就是说，栅极端子112使用第1导电膜110和第3导电膜130的层，源极端子122使用第2导电膜120和第3导电膜130的层。因此，对于栅极端子112和源极端子122，如图15所示，栅极端子112的高度H11和源极端子122的高度H12不同。
如果栅极端子112和源极端子122的高度不同，则在使用同一芯片上装有栅极驱动电路和源极驱动电路的驱动电路的情况下，端子高度低的一方有可能产生连接不良。特别是若为小型面板等，则会有使用装有栅极驱动电路和源极驱动电路这两个电路的单一IC的情况，因此易产生连接不良。
图11(b)表示本实施例4的驱动电路安装区中的栅极端子12及源极端子22的示意剖面图。在图11(b)中，图中左侧表示栅极端子12的邻近区域，图中右侧表示源极端子22的邻近区域。
在本实施例4中，栅极端子12上形成与栅电极16等相同的层即第1导电膜10的图案，通过栅绝缘膜2上形成的接触孔而形成第2导电膜20的图案，在其上层第3导电膜30与第2导电膜20连接。同样地，源极端子22上也形成与栅电极16等相同的层即第1导电膜10的图案，通过栅绝缘膜2上形成的接触孔而形成第2导电膜20的图案，在其上层第3导电膜30与第2导电膜20连接。因此，对于栅极端子12和源极端子22，如图11(b)所示，栅极端子12的高度H1与源极端子22的高度H2相同。
根据本实施例4，栅极端子12和源极端子22用相同结构构成，因此，能够解决上述比较例3的问题。也就是说，根据本实施例4，因为栅极端子12与源极端子22的端子高度相同，所以能够防止端子部中的连接不良。
再有，也可考虑采用上述比较例1的方式，将栅极端子与源极端子的结构设为相同。例如，该方法是：在栅极布线和源极布线这两方中的任何一方，在布线的途中设置转换部，将栅极端子和源极端子这两方均设置成与图15所示的栅极端子112或源极端子122中任一方的结构统一，使高度一致。但是，如果选择与上述比较例1相同的结构，即经由第3导电膜使第1导电膜与第2导电膜连接的结构，则边框区的面积会随着接触孔等的形成区域而增加。另外，整个(total)布线的电阻会随着布线转换而上升，因此，不利于提高显示特性。
实施例5
在本实施例5中将说明将本发明用于TFT阵列基板的保护电路的例。本实施例5的TFT阵列基板的基本结构与上述实施例1相同。
在保护电路中，与上述实施例3中说明的驱动电路同样，通过在保护电路中的TFT的源/漏电极和栅电极之间设置连接部8(参照图10(a))，能够构成各种逻辑电路。如图10(b)所示，通过设置使第1导电膜10与第2导电膜20接触的区域，在本实施例5的保护电路中也能够获得与上述实施例3的驱动电路相同的效果。
根据本实施例5，能够获得防止导电膜连接区(第1导电膜10和第2导电膜20)中的金属布线受到腐蚀而降低接触电阻，以及使边框区51的面积狭小化等效果。
另外，本发明不限定于上述实施例1～5中说明的应用例。例如，也可用于检查电路等中。换言之，在需要连接第1导电膜与第2导电膜的所有位置上都可采用本发明。另外，在上述实施例1～5中说明了液晶显示装置上装有TFT阵列基板的例，但不限定于此，还可用于EL显示装置等所有显示装置。

Claims (10)

1.一种薄膜晶体管阵列基板的制造方法，其特征在于，
包括如下工序：
在基板上形成由第1导电膜构成的图案的工序；
在所述第1导电膜上依次层叠栅绝缘膜、半导体层及光刻胶的工序；
在所述光刻胶的上部配置光掩模，用照相制版工艺形成沿厚度方向具有台阶构造的光刻胶图案的工序；
利用所述光刻胶图案，形成所述第1导电膜的露出区及半导体层的图案的工序；
在所述第1导电膜的露出区形成由与所述第1导电膜接触的第2导电膜构成的图案的工序；以及
在所述第2导电膜的上层形成由层间绝缘膜及第3导电膜构成的各图案的工序，
所述第1导电膜与所述第2导电膜具有导电膜连接区，该导电膜连接区包含它们经由形成于所述栅绝缘膜的开口部直接接触的区域，并包含由上层膜覆盖所述第2导电膜的区域，
所述导电膜连接区至少包括：
由形成在所述薄膜晶体管阵列基板上的所述第1导电膜构成的共用电容电极层；
在该共用电容电极层的正上方形成在该共用电容电极层的延伸方向的所述栅绝缘膜的所述开口部；
由在该开口部与所述共用电容电极层直接连接的所述第2导电膜构成的公共布线；以及覆盖所述公共布线的上层膜，
薄膜晶体管的栅电极及连接所述栅电极的栅布线用所述第1导电膜形成，所述薄膜晶体管的源电极和漏电极及连接所述源电极的源布线用所述第2导电膜形成，像素电极用所述第3导电膜形成。
2.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
在形成所述第1导电膜的露出区及半导体层的图案的工序中：
以所述光刻胶图案为掩模来蚀刻所述半导体层和所述栅绝缘膜，从而得到所述第1导电膜的露出区，
形成第2光刻胶图案，使所述光刻胶图案的膜厚大的部分作为图案残留，
以所述第2光刻胶图案为掩模来蚀刻所述半导体层，从而得到所述半导体层的图案。
3.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
在形成所述第1导电膜的露出区及半导体层的图案的工序中：
以所述光刻胶图案为掩模来蚀刻所述半导体层，
形成第2光刻胶图案，使所述光刻胶图案中膜厚大的部分作为图案残留，
接着，以通过所述第2光刻胶图案而露出的半导体层为掩模进行所述栅绝缘膜的蚀刻，从而得到所述第1导电膜的露出区，
以所述第2光刻胶图案为掩模来蚀刻所述半导体层，从而得到所述半导体层的图案。
4.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述导电膜连接区的所述第2导电膜，在形成于所述栅绝缘膜的开口部内及所述栅绝缘膜的正上方形成。
5.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述第3导电膜是透明导电膜。
6.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述导电膜连接区形成于驱动电路。
7.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述导电膜连接区形成于端子。
8.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述导电膜连接区形成于保护电路。
9.如权利要求1中记载的薄膜晶体管阵列基板的制造方法，其特征在于，
所述上层膜是保护膜或所述第3导电膜。
10.一种装有用权利要求1～9中任何一项记载的薄膜晶体管阵列基板的制造方法制造的薄膜晶体管阵列基板的显示装置。
CN200810173892XA 2007-11-13 2008-11-13 薄膜晶体管阵列基板的制造方法及显示装置 Expired - Fee Related CN101436569B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007294249A JP2009122244A (ja) 2007-11-13 2007-11-13 薄膜トランジスタアレイ基板の製造方法、及び表示装置
JP2007294249 2007-11-13
JP2007-294249 2007-11-13

Publications (2)

Publication Number Publication Date
CN101436569A CN101436569A (zh) 2009-05-20
CN101436569B true CN101436569B (zh) 2012-03-28

Family

ID=40622872

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810173892XA Expired - Fee Related CN101436569B (zh) 2007-11-13 2008-11-13 薄膜晶体管阵列基板的制造方法及显示装置

Country Status (4)

Country Link
US (1) US7799621B2 (zh)
JP (1) JP2009122244A (zh)
KR (1) KR101015459B1 (zh)
CN (1) CN101436569B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4179393B2 (ja) * 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
CN102201411B (zh) * 2010-03-25 2013-04-03 上海丽恒光微电子科技有限公司 叠栅非易失性快闪存储单元、存储器件及其制造方法
CN103165525A (zh) * 2011-12-13 2013-06-19 上海天马微电子有限公司 Tft阵列基板及其上esd保护电路的制备方法
JP6296277B2 (ja) * 2013-10-01 2018-03-20 株式会社Ｊｏｌｅｄ 表示装置用パネル、表示装置、および、表示装置用パネルの検査方法
CN103676342B (zh) * 2013-12-27 2015-12-09 深圳市华星光电技术有限公司 窄边框液晶显示器的扇出区结构
CN104142588B (zh) * 2014-07-30 2017-01-25 深圳市华星光电技术有限公司 液晶显示面板以及液晶显示器
WO2018003795A1 (ja) * 2016-06-27 2018-01-04 シャープ株式会社 表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10133234A (ja) * 1996-09-04 1998-05-22 Toshiba Corp 液晶表示装置
KR100229613B1 (ko) * 1996-12-30 1999-11-15 구자홍 액정 표시 장치 및 제조 방법
KR100244447B1 (ko) * 1997-04-03 2000-02-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
JP3935246B2 (ja) 1997-08-18 2007-06-20 エルジー フィリップス エルシーディー カンパニー リミテッド 液晶表示装置
JP3507771B2 (ja) 2000-07-03 2004-03-15 鹿児島日本電気株式会社 パターン形成方法及び薄膜トランジスタの製造方法
JP2002026333A (ja) * 2000-07-11 2002-01-25 Nec Corp アクティブマトリクス基板の製造方法
JP4051190B2 (ja) * 2000-10-31 2008-02-20 シャープ株式会社 表示装置の製造方法、表示装置用基板および測定システム
JP4706052B2 (ja) 2001-03-09 2011-06-22 サン電子株式会社 遊技機の払出数の異常検出装置
JP2003172946A (ja) 2001-09-28 2003-06-20 Fujitsu Display Technologies Corp 液晶表示装置用基板及びそれを用いた液晶表示装置
JP4188728B2 (ja) * 2003-03-07 2008-11-26 三菱電機株式会社 液晶表示回路の保護回路
TW584908B (en) * 2003-04-15 2004-04-21 Hannstar Display Corp Method of manufacturing IPS-LCD by using 4-mask process
JP4746832B2 (ja) 2003-09-12 2011-08-10 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法
TWI268615B (en) * 2005-04-08 2006-12-11 Au Optronics Corp Methods for fabricating array substrate and thin film transistor array substrate
JP4921997B2 (ja) * 2006-02-07 2012-04-25 三星電子株式会社 薄膜トランジスタ表示パネル及びその製造方法
JP2007059926A (ja) 2006-09-27 2007-03-08 Nec Kagoshima Ltd パターン形成方法及び薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JP2009122244A (ja) 2009-06-04
CN101436569A (zh) 2009-05-20
US20090121227A1 (en) 2009-05-14
KR20090049542A (ko) 2009-05-18
KR101015459B1 (ko) 2011-02-18
US7799621B2 (en) 2010-09-21

Similar Documents

Publication Publication Date Title
CN100480827C (zh) 用于液晶显示板的薄膜晶体管基板及其制造方法
US5828433A (en) Liquid crystal display device and a method of manufacturing the same
CN100421017C (zh) 薄膜晶体管阵列基板及其制造方法
KR101253485B1 (ko) 반도체 디바이스 및 그의 제조 방법
CN100460968C (zh) 液晶显示装置及其制造方法
CN101436569B (zh) 薄膜晶体管阵列基板的制造方法及显示装置
JP3964223B2 (ja) 薄膜トランジスタ装置
KR100905470B1 (ko) 박막 트랜지스터 어레이 기판
US20060289867A1 (en) Liquid crystal display device capable of reducing leakage current, and fabrication method thereof
KR20040018784A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
CN100447643C (zh) 薄膜晶体管基板及其制造方法
US20100187538A1 (en) Thin film transistor array panel and method for manufacturing the same
US20200348784A1 (en) Touch display substrate, method of manufacturing the same and display device
US6825497B2 (en) Active matrix substrate for a liquid crystal display and method of forming the same
US20070273803A1 (en) Active component array substrate and fabricating method thereof
US7924355B2 (en) Liquid crystal display device
CN100485470C (zh) 液晶显示器及其制造方法
CN1746755B (zh) 液晶显示器件及其制造方法
CN102044490B (zh) 制造薄膜晶体管阵列基板的方法
CN100342279C (zh) 用于液晶显示器件的基板及其制造方法
KR100947538B1 (ko) 노광 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
CN101082749A (zh) 液晶显示装置及其制造方法
US7547588B2 (en) Thin film transistor array panel
JP2568654B2 (ja) アクティブマトリクス基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120328

Termination date: 20171113