CN107046020B - 一种测试结构及其布设方法 - Google Patents
一种测试结构及其布设方法 Download PDFInfo
- Publication number
- CN107046020B CN107046020B CN201611147621.8A CN201611147621A CN107046020B CN 107046020 B CN107046020 B CN 107046020B CN 201611147621 A CN201611147621 A CN 201611147621A CN 107046020 B CN107046020 B CN 107046020B
- Authority
- CN
- China
- Prior art keywords
- pad
- nmos transistor
- group
- line
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000000523 sample Substances 0.000 abstract description 7
- 238000001467 acupuncture Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 description 7
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012916 structural analysis Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Automation & Control Theory (AREA)
Abstract
本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法，设置多个焊盘并于每个焊盘底部设置一个下部电路，包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；于每个下部电路中设置数量相同且按方位分布的多个NMOS晶体管；采用第一组连线将所有NMOS晶体管的源极并联至第一焊盘上；采用第二组连线将所有NMOS晶体管的衬底并联至第二焊盘上；采用第三组连线将所有NMOS晶体管的栅极并联至第三焊盘上；采用第四组连线将相同位置上的NMOS晶体管的漏极并联至一个第四焊盘上，不同位置的NMOS晶体管对应不同的第四焊盘，能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。
Description
技术领域
本发明涉及半导体测试技术，尤其涉及一种测试结构及其布设方法。
背景技术
随着对集成电路低单位面积成本的追求和特殊功能结构的需要，逐渐出现了CUP(circuit under pad，焊盘下部电路)的结构设计，该结构设计的是将MOS晶体管等有源器件放置于焊盘下以达到节省面积的目的。采用标准制程制作的晶圆，在芯片之间的划片道上会设置用于测试的测试结构(testkey)，而晶圆允收测试是晶圆出厂前对测试结构的测试。由于探针针痕产生的应力会引起CUP的电性参数漂移(如阈值电压，饱和漏电流)，会导致测试结构的测试稳定性变差。故晶圆允收测试中通常会尽量避免CUP结构引起的误差。
当前晶圆允收测试中所有的针痕位置的检查均由人工操作完成，存在人为判断差异，没有系统管控，不能及时发现问题；虽然现有技术中存在一些测试方法，但是这些测试方法需要通过额外的工序完成。
发明内容
针对上述问题，本发明提出了一种测试结构，应用于晶片允收测试过程，包括：
多个焊盘；
下部电路；
每个所述焊盘底部分别设置有一个所述下部电路；
所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；
每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；
第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；
第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；
第三组连线，将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；
第四组连线，将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。
上述的测试结构，其中，还包括：
层叠的多个介质层，每个所述焊盘位于处于顶层的所述介质层中，每个所述下部电路位于处于底层的所述介质层的底部；
互连金属，填埋于所述介质层中，层间相邻的所述互连金属通过通孔相连；
所述第一组连线，所述第二组连线，所述第三组连线和所述第四组连线分别通过层叠的所述通孔和所述互连金属形成。
上述的测试结构，其中，所述焊盘为铝制焊盘。
上述的测试结构，其中，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；
所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。
上述的测试结构，其中，所述焊盘的数量大于或等于8个。
一种测试结构的布设方法，应用于晶片允收测试过程，包括：
步骤S1，设置多个焊盘并于每个所述焊盘底部设置一个下部电路，所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；
步骤S2，于每个所述下部电路中设置数量相同且按方位分布的多个NMOS晶体管；
步骤S3，采用第一组连线将所有所述NMOS晶体管的源极并联至所述第一焊盘上；
采用第二组连线将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；
采用第三组连线将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；
采用第四组连线将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。
上述的布设方法，其中，具体地还包括：
制备层叠的多个介质层，将每个所述焊盘制备于顶层的所述介质层中，并且将每个所述下部电路制备于底层的所述介质层的底部；
制备互连金属填埋于所述介质层中，采用通孔将层间相邻的所述互连金属相连；
所述第一组连线，所述第二组连线，所述第三组连线和所述第四组连线分别通过层叠的所述通孔和所述互连金属形成。
上述的布设方法，其中，所述焊盘为铝制焊盘。
上述的布设方法，其中，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；
所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。
上述的布设方法，其中，所述焊盘的数量大于或等于8个。
有益效果：本发明提出的测试结构及其布设方法能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。
附图说明
图1为本发明一实施例中测试结构的结构示意图；
图2为本发明一实施例中测试结构的纵向剖视图；
图3为本发明一实施例中测试结构的布设方法的流程示意图；
图4为本发明一实施例中从测试结构中获得的漏极电流大小分布图；
图5为本发明一实施例中从测试结构分析得到的中间位置的晶体管产生的特性变化；
图6为本发明一实施例中从测试结构分析得到的右边位置的晶体管产生的特性变化；
图7为本发明一实施例中相同位置的不同针压下的漏极曲线图；
图8为本发明一实施例中相同针压下的不同位置的漏极曲线图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
在一个较佳的实施例中，如图1所示，提出了一种测试结构，应用于晶片允收测试过程，包括：
多个焊盘10；
下部电路20；
每个焊盘10底部分别设置有一个下部电路20；
焊盘10包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘(附图中仅显示有一个焊盘)；
每个下部电路20包括数量相同且按方位分布的多个NMOS晶体管30；
第一组连线41，将所有NMOS晶体管30的源极并联至第一焊盘上；
第二组连线(附图中未显示)，将所有NMOS晶体管30的衬底并联至第二焊盘上；
第三组连线42，将所有NMOS晶体管30的栅极并联至第三焊盘上；
第四组连线43，将相同位置上的NMOS晶体管30的漏极并联至一个第四焊盘上，并且不同位置的NMOS晶体管30对应不同的第四焊盘。
具体地，可以是在常规的晶圆允收测试中加入一条新的测试结构，其焊盘数10目与现有探针卡针脚数目保持一致，将5个NMOS晶体管30归为一组，并以“十字”阵列排布。按在“十字”阵列中的位置，将5个NMOS晶体管30分别标记为T(上侧)，B(下侧)，C(中间)，L(左侧)和R(右侧)，在每个焊盘10下面都放置一组这样的“十字”阵列NMOS晶体管30，从而形成CUP结构，若焊盘10的数量为n，此时晶体管30的数目一共为5n个，但是在同一位置上的晶体管30的数量为n个，此时，可以将同一位置上的晶体管30的漏极连接至相同的一个焊盘10上，比如将标记为T的所有晶体管30的漏极连接至相同的一个焊盘10上，而标记为B的所有晶体管30的漏极连接至另一个焊盘上(这里的焊盘统一用10进行标注，但应注意焊盘的数量有多个)。
在一个较佳的实施例中，如图2所示，还可以包括：
层叠的多个介质层50，每个焊盘10位于处于顶层的介质层50中，每个下部电路20位于处于底层的介质层50的底部；
互连金属51，填埋于介质层中，层间相邻的互连金属51通过通孔52相连；
第一组连线41，第二组连线，第三组连线42和第四组连线43分别通过层叠的通孔52和互连金属51形成。
具体地，第一组连线41可以包括第一组前端连线41a和第一组后端连线41b组成，其中第一组前端连线41a可以填埋于同一层介质层50中，第一组后端连线41b可以填埋于不同于第一组前端连线41a所在的介质层50的介质层中；顶层的互连金属51可以直接与处于其上方的焊盘10连接，底层的互连金属51可以通过接触孔53与处于其下方的衬底61/源极62/栅极63/漏极64电连接；第四组连线43可以包括第四组前端连线43a和第四组后端连线43b组成，其中第四组前端连线43a可以填埋于同一层介质层50中，第四组后端连线43b可以填埋于不同于第四组前端连线43a所在的介质层50的介质层中。
在一个较佳的实施例中，焊盘10可以为铝制焊盘。
在一个较佳的实施例中，如图1所示，每个下部电路20中包括第一NMOS晶体管21，第二NMOS晶体管22，第三NMOS晶体管23，第四NMOS晶体管24和第五NMOS晶体管25；
第一NMOS晶体管21设置于焊盘10的中间位置，第二NMOS晶体管22，第三NMOS晶体管23，第四NMOS晶体管24和第五NMOS晶体管25分别分布于第一NMOS晶体管21的上侧，下侧，左侧和右侧。
上述实施例中，优选地，焊盘10的数量大于或等于8个。
除了上述的测试结构，本发明还公开了一种测试结构的布设方法，可以应用于晶片允收测试过程，步骤可以如图3所示，布设形成的测试结构可以如图1所示，包括：
步骤S1，设置多个焊盘10并于每个焊盘10底部设置一个下部电路20，焊盘10包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘(附图中仅显示有一个焊盘)；
步骤S2，于每个下部电路20中设置数量相同且按方位分布的多个NMOS晶体管30；
步骤S3，采用第一组连线41将所有NMOS晶体管30的源极并联至第一焊盘10上；
采用第二组连线将所有NMOS晶体管30的衬底并联至第二焊盘10上；
采用第三组连线42将所有NMOS晶体管30的栅极并联至第三焊盘上；
采用第四组连线43将相同位置上的NMOS晶体管30的漏极并联至一个第四焊盘上，并且不同位置的NMOS晶体管30对应不同的第四焊盘。
在一个较佳的实施例中，如图2的结构所示，具体地还可以包括：
制备层叠的多个介质层50，将每个焊盘10制备于顶层的介质层50中，并且将每个下部电路20制备于底层的介质层50的底部；
制备互连金属51填埋于介质层50中，采用通孔52将层间相邻的互连金属51相连；
第一组连线41，第二组连线，第三组连线42和第四组连线43分别通过层叠的通孔52和互连金属51形成。
具体地，第一组连线41可以包括第一组前端连线41a和第一组后端连线41b组成，其中第一组前端连线41a可以填埋于同一层介质层50中，第一组后端连线41b可以填埋于不同于第一组前端连线41a所在的介质层50的介质层中；顶层的互连金属51可以直接与处于其上方的焊盘10连接，底层的互连金属51可以通过接触孔53与处于其下方的衬底61/源极62/栅极63/漏极64电连接；第四组连线43可以包括第四组前端连线43a和第四组后端连线43b组成，其中第四组前端连线43a可以填埋于同一层介质层50中，第四组后端连线43b可以填埋于不同于第四组前端连线43a所在的介质层50的介质层中。
在一个较佳的实施例中，焊盘10可以为铝制焊盘。
在一个较佳的实施例中，如图1所示，每个下部电路20中包括第一NMOS晶体管21，第二NMOS晶体管22，第三NMOS晶体管23，第四NMOS晶体管24和第五NMOS晶体管25；
第一NMOS晶体管21设置于焊盘10的中间位置，第二NMOS晶体管22，第三NMOS晶体管23，第四NMOS晶体管24和第五NMOS晶体管25分别分布于第一NMOS晶体管21的上侧，下侧，左侧和右侧。
上述的实施例中，优选地，焊盘10的数量大于或等于8个。
具体地，在测试阶段可以是对一组焊盘进行测试获得一组数据。一组焊盘由一个第一焊盘，一个第二焊盘，一个第三焊盘和一个第四焊盘组成。此发明中存在多个第四焊盘，故存在多组焊盘；如图4所示，是在管控阶段对数据进行分析后得到的某一组焊盘漏极电流的分布情况(即并联NMOS晶体管21，22，23，24，25中的一个)；如图5所示，是在探针位于焊盘中心的时候，在应力的影响下，晶体管特性的改变情况，其中可以看到中间的晶体管产生了明显的特性改变，而图6中则是探针位于焊盘中心偏右侧的时候，右边的晶体管产生改变；如图7所示，在同一个方位的不同针压下，-漏极电流呈现的曲线情况，可见针压越高-漏极电流越大，下压距离为45μm和55μm的两条曲线几乎重叠，但相比下压距离为35μm时漏极电流在数值上略大一些；如图8所示，在相同下压距离下，针痕的偏移对漏极电流产生的影响，可见偏移会降低位于原扎针位置NMOS晶体管的漏极电流，同时提高位于偏移方向NMOS晶体管的漏极电流。
综上所述，本发明提出的测试结构及其布设方法能够同时测试多个测试结构，并分析下部电路中处于不同方位的NMOS晶体管的漏极电流变化情况，最终定位到探针卡上扎针位置的偏移方向。通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (10)
1.一种测试结构，应用于晶片允收测试过程，其特征在于，包括：
多个焊盘；
下部电路；
每个所述焊盘底部分别设置有一个所述下部电路；
所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；
每个所述下部电路包括数量相同且按方位分布的多个NMOS晶体管；
第一组连线，将所有所述NMOS晶体管的源极并联至所述第一焊盘上；
第二组连线，将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；
第三组连线，将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；
第四组连线，将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。
2.根据权利要求1所述的测试结构，其特征在于，还包括：
层叠的多个介质层，每个所述焊盘位于处于顶层的所述介质层中，每个所述下部电路位于处于底层的所述介质层的底部；
互连金属，填埋于所述介质层中，层间相邻的所述互连金属通过通孔相连；
所述第一组连线，所述第二组连线，所述第三组连线和所述第四组连线分别通过层叠的所述通孔和所述互连金属形成。
3.根据权利要求1所述的测试结构，其特征在于，所述焊盘为铝制焊盘。
4.根据权利要求1所述的测试结构，其特征在于，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；
所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。
5.根据权利要求4所述的测试结构，其特征在于，所述焊盘的数量大于或等于8个。
6.一种测试结构的布设方法，应用于晶片允收测试过程，其特征在于，包括：
步骤S1，设置多个焊盘并于每个所述焊盘底部设置一个下部电路，所述焊盘包括一第一焊盘，一第二焊盘，一第三焊盘和多个第四焊盘；
步骤S2，于每个所述下部电路中设置数量相同且按方位分布的多个NMOS晶体管；
步骤S3，采用第一组连线将所有所述NMOS晶体管的源极并联至所述第一焊盘上；
采用第二组连线将所有所述NMOS晶体管的衬底并联至所述第二焊盘上；
采用第三组连线将所有所述NMOS晶体管的栅极并联至所述第三焊盘上；
采用第四组连线将相同位置上的所述NMOS晶体管的漏极并联至一个所述第四焊盘上，并且不同位置的所述NMOS晶体管对应不同的所述第四焊盘。
7.根据权利要求6所述的布设方法，其特征在于，具体地还包括：
制备层叠的多个介质层，将每个所述焊盘制备于顶层的所述介质层中，并且将每个所述下部电路制备于底层的所述介质层的底部；
制备互连金属填埋于所述介质层中，采用通孔将层间相邻的所述互连金属相连；
所述第一组连线，所述第二组连线，所述第三组连线和所述第四组连线分别通过层叠的所述通孔和所述互连金属形成。
8.根据权利要求6所述的布设方法，其特征在于，所述焊盘为铝制焊盘。
9.根据权利要求6所述的布设方法，其特征在于，每个所述下部电路中包括第一NMOS晶体管，第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管；
所述第一NMOS晶体管设置于所述焊盘的中间位置，所述第二NMOS晶体管，所述第三NMOS晶体管，所述第四NMOS晶体管和所述第五NMOS晶体管分别分布于所述第一NMOS晶体管的上侧，下侧，左侧和右侧。
10.根据权利要求9所述的布设方法，其特征在于，所述焊盘的数量大于等于8个。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611147621.8A CN107046020B (zh) | 2016-12-13 | 2016-12-13 | 一种测试结构及其布设方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611147621.8A CN107046020B (zh) | 2016-12-13 | 2016-12-13 | 一种测试结构及其布设方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107046020A CN107046020A (zh) | 2017-08-15 |
| CN107046020B true CN107046020B (zh) | 2019-07-26 |
Family
ID=59543418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611147621.8A Active CN107046020B (zh) | 2016-12-13 | 2016-12-13 | 一种测试结构及其布设方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107046020B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783804B (zh) * | 2016-12-21 | 2019-07-26 | 武汉新芯集成电路制造有限公司 | 测试结构及利用该测试结构监测探针针痕偏移的方法 |
| CN112269115B (zh) * | 2020-10-23 | 2023-04-14 | 泉芯集成电路制造(济南)有限公司 | 一种半导体器件的测试结构及测试方法 |
| CN114509657A (zh) * | 2022-04-18 | 2022-05-17 | 广州粤芯半导体技术有限公司 | 改善wat测试精度的测试单元及其测试方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130069682A1 (en) * | 2011-09-20 | 2013-03-21 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| CN203644758U (zh) * | 2013-12-09 | 2014-06-11 | 中芯国际集成电路制造(北京)有限公司 | 测试结构 |
| CN203774318U (zh) * | 2014-03-28 | 2014-08-13 | 中芯国际集成电路制造(北京)有限公司 | 应力迁移测试结构 |
| US20140354325A1 (en) * | 2013-05-28 | 2014-12-04 | United Microelectronics Corp. | Semiconductor layout structure and testing method thereof |
| CN104779238A (zh) * | 2014-01-10 | 2015-07-15 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆接合质量的检测结构及检测方法 |
-
2016
- 2016-12-13 CN CN201611147621.8A patent/CN107046020B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130069682A1 (en) * | 2011-09-20 | 2013-03-21 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| US20140354325A1 (en) * | 2013-05-28 | 2014-12-04 | United Microelectronics Corp. | Semiconductor layout structure and testing method thereof |
| CN203644758U (zh) * | 2013-12-09 | 2014-06-11 | 中芯国际集成电路制造(北京)有限公司 | 测试结构 |
| CN104779238A (zh) * | 2014-01-10 | 2015-07-15 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆接合质量的检测结构及检测方法 |
| CN203774318U (zh) * | 2014-03-28 | 2014-08-13 | 中芯国际集成电路制造(北京)有限公司 | 应力迁移测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107046020A (zh) | 2017-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103489807B (zh) | 测试探针对准控制的方法 | |
| CN107046020B (zh) | 一种测试结构及其布设方法 | |
| US7735375B2 (en) | Stress-distribution detecting semiconductor package group and detection method of stress distribution in semiconductor package using the same | |
| CN102832203B (zh) | 栅氧化层界面陷阱密度测试结构及测试方法 | |
| US9786567B2 (en) | Chip-on-wafer process control monitoring for chip-on-wafer-on-substrate packages | |
| US20050184742A1 (en) | Device monitor for RF and DC measurement | |
| CN104218027B (zh) | 半导体测试结构及其测试方法 | |
| CN103941171B (zh) | 半导体测试结构及测试方法 | |
| CN108565223A (zh) | 芯片的电路管脚结构及测试方法 | |
| CN106783804B (zh) | 测试结构及利用该测试结构监测探针针痕偏移的方法 | |
| CN106601645A (zh) | 一种测试结构及其布设方法 | |
| CN103605064B (zh) | 防止探针测试载物台漏电的方法 | |
| CN104465617B (zh) | 半导体测试结构 | |
| CN108666227A (zh) | 半导体器件及其制造方法以及用于半导体器件的检查设备 | |
| CN106796265B (zh) | Ic中的裸片内晶体管特性 | |
| CN103824839A (zh) | 集成电路中可靠性分析的测试结构及其测试方法 | |
| CN109904091A (zh) | 晶圆测试结构、晶圆以及晶圆的测试方法 | |
| WO2024041431A1 (zh) | 集成器件、电子设备及集成器件的制作方法 | |
| CN103837809B (zh) | 测试mosfet匹配性的ic布局及测试方法 | |
| US3507036A (en) | Test sites for monolithic circuits | |
| CN206574709U (zh) | 半导体测试结构 | |
| CN109541427A (zh) | 晶体管电性测试结构及测试方法 | |
| CN102982847B (zh) | 一种静态随机存储器的寄生参数的测试系统和方法 | |
| CN108038322A (zh) | 一种spice集中模型的建模方法及系统 | |
| CN205845946U (zh) | 一种监测通孔偏移的测试结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |