CN102982847B - 一种静态随机存储器的寄生参数的测试系统和方法 - Google Patents

Abstract

本发明公开了静态随机存储器的寄生参数的测试系统及方法，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其中，静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于第一测试点；各相同类型的晶体管的有源区并联耦接于第二测试点，各相同类型的晶体管的衬底并联耦接于第三测试点，栅覆盖电容测试模块通过第一测试点和第二测试点可测量各晶体管的栅覆盖电容，PN结电流和结电容测试模块通过第二测试点和第三测试点可测量各晶体管的PN结电流和PN结电容。本发明充分利用静态随机存储阵列的结构特点，测量静态随机存储阵列中各晶体管的电容和PN结特性，以进行模型参数的优化。

Description

一种静态随机存储器的寄生参数的测试系统和方法

技术领域

本发明涉及半导体技术领域，特别涉及一种静态随机存储器的寄生参数的测试系统和方法。

背景技术

静态随机存储器(SRAM)是最常用的半导体存储器，它具有速度快，功耗低等优点。目前SRAM通常包括三种晶体管：用于构成反相器的NMOS下拉晶体管(PD晶体管)和PMOS上拉晶体管(PU晶体管)，以及用于信号传输的NMOS传输门晶体管(PG晶体管)，其常见的版图设计如图1所示，包括栅极10，NMOS有源区20，PMOS有源区30，栅极和有源区形成有接触孔40。为提取每个SRAM单元器件的模型参数，通常需要针对这三种晶体管分别设计相应的测试结构来获得三种晶体管的电学特性。目前比较常用的测试结构是将单个SRAM单元中的某一种晶体管单独引出，以测量单个晶体管的特性并进行模型参数提取。例如，将某个SRAM单元中的PD晶体管单独引出，则可进行PD晶体管的特性测试和器件模型参数提取。这种测试结构可以准确获得单个晶体管的I-V特性，具体包括输出特性Id-Vd、转移特性Id-Vg、栅电流特性Ig-Vg、衬底电流特性Isub-Vg等，从而可以准确提取绝大部分的器件模型参数，包括阈值电压相关参数、迁移率相关参数、亚阈值特性相关参数、输出电阻相关参数以及栅隧穿电流相关参数等。

然而，SRAM单元中的器件尺寸通常相对较小，因此单个器件的栅覆盖电容，以及源漏与衬底的PN结电流和电容很难准确测量，这使得SRAM器件模型参数中的电容相关参数和PN结相关参数无法通过测量数据拟合得到。现在通常的做法是沿用逻辑器件中标准阈值电压器件(RVT或SVT)的模型参数，但是SRAM器件相比于逻辑器件具有更小的设计规则，而实际SRAM单元的版图设计也比单个逻辑器件更为复杂，因此实际SRAM器件中的电容和PN结等寄生参数与分立的逻辑器件模型参数并不完全等效，若在SRAM器件模型中完全沿用逻辑器件电容和PN结的模型参数，势必会对SRAM单元的性能仿真产生较大影响。

发明内容

本发明的主要目的在于克服现有技术的缺陷，提供一种静态随机存储器的寄生参数的测试系统和方法，能够准确测量单个SRAM单元中每种晶体管的栅覆盖电容以及PN结电流和电容参数，以进行模型参数的优化。

为达成上述目的，本发明提供一种静态随机存储器寄生参数测试系统，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，所述测试系统包括：

第一测试点，所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于所述第一测试点；第二测试点，所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接于所述第二测试点；第三测试点，所述静态随机存储阵列中各相同类型晶体管的衬底并联耦接于所述第三测试点；栅覆盖电容测试模块，耦接所述第一测试点和第二测试点，测试所述静态随机存储阵列中各所述晶体管的栅覆盖电容；以及PN结电流和结电容测试模块，耦接于所述第二测试点与第三测试点，测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。。

可选的，所述测试系统还包括与引出所述晶体管栅极的金属连线尺寸相同的第一金属连线，与引出所述晶体管有源区的金属连线尺寸相同的第二金属连线；与引出所述晶体管衬底的金属连线尺寸相同的第三金属连线；所述第一金属连线与第二金属连线形成第一电容校准结构，所述第二金属连线与第三金属连线形成第二电容校准结构；第四测试点，耦接所述第一金属连线；第五测试点，耦接所述第二金属连线；第六测试点，耦接所述第三金属连线；第一电容校准测试模块，耦接所述第四测试点与第五测试点，测试所述第一电容校准结构的电容作为第一校准电容；第二电容校准测试模块，耦接所述第五测试点与第六测试点，测试所述第二电容校准结构的电容作为第二校准电容；第一计算模块，根据所述的晶体管栅覆盖电容及第一校准电容计算出所述晶体管的本征栅覆盖电容；第二计算模块，根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。每一所述第一晶体管上的接触孔数量大于所述静态随机存储器中其他每一晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有所述第一晶体管引出。

可选的，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有该类型晶体管引出。

可选的，所述晶体管的栅极，所述晶体管的有源区及所述晶体管的衬底均通过所述晶体管的接触孔由金属连线引出。

可选的，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种

本发明进一步提供了一种静态随机存储器寄生参数测试方法，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，所述方法包括以下步骤：将所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接至第一测试点；将所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接至第二测试点；将所述静态随机存储阵列中各相同类型的晶体管的衬底并联耦接至第三测试点；通过所述第一测试点与所述第二测试点测量所述静态随机存储阵列中各所述晶体管的栅覆盖电容；通过所述第二测试点与所述第三测试点测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。

可选的，所述方法还包括：

将与引出各所述晶体管栅极的金属连线尺寸相同的第一金属连线耦接至第四测试点；

将与引出各所述晶体管有源区的金属连线尺寸相同的第二金属连线耦接至第五测试点；

将与引出各所述晶体管衬底的金属连线尺寸相同的第三金属连线耦接至第六测试点；

通过所述第四测试点与所述第五测试点测量所述第一金属连线和所述第二金属连线的电容作为第一校准电容；

通过所述第五测试点与所述第六测试点测量所述第二金属连线和所述第三金属连线的电容作为第二校准电容；

根据所述晶体管的栅覆盖电容以及所述第一校准电容计算出所述晶体管的本征栅覆盖电容；

根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。

可选的，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有该类型晶体管引出。

可选的，所述晶体管的栅极，所述晶体管的有源区以及所述晶体管的衬底均通过所述晶体管的所述接触孔由金属连线引出。

可选的，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种。

本发明的优点在于可以准确测量SRAM阵列中晶体管阵列的栅覆盖电容和PN结特性，并推算得到单个SRAM单元中晶体管的栅覆盖电容和PN结特性，以进行模型参数的优化。且在本发明提出的SRAM测试系统中，晶体管有源区与栅极的版图结构以及尺寸大小与实际SRAM一致，因此避免了沿用逻辑器件的模型参数无法完全等效的缺陷，从而保证了利用该测试系统及方法所优化的SRAM器件模型参数的准确性。

附图说明

图1为六管SRAM单元的版图结构示意图。

图2为本发明一实施例SRAM测试系统的方块示意图。

图3(a)及3(b)为本发明一实施例测试传输门晶体管时的SRAM单元版图结构示意图。

图4(a)及4(b)为本发明一实施例测试上拉晶体管的时的SRAM单元版图结构示意图。

图5(a)及5(b)为本发明一实施例测试下拉晶体管的时的SRAM单元版图结构示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

请参考图2，其所示为本发明一优选实施例的SRAM测试系统的方块图，SRAM测试系统用于测试SRAM单元中某种晶体管的寄生参数，包括第一测试点1，第二测试点2，第三测试点3，第四测试点1’，第五测试点2’，第六测试点3’，栅覆盖电容测试模块4，第一电容校准测试模块5，第一计算模块6以及PN结电流和结电容测试模块7，第二电容校准测试模块8，第二计算模块9。其中，栅覆盖电容测试模块4耦接第一测试点1和第二测试点2，PN结电流和结电容测试模块7耦接第二测试点2和第三测试点3。第一电容校准测试模块6耦接第四测试点1’与第五测试点2’，第二电容校准测试模块8耦接第五测试点2’与第六测试点3’。第一计算模块6耦接第一测试模块4与第一电容校准测试模块5，第二计算模块9耦接第二测试模块7与第二电容校准测试模块8。

接着请参考图3（a），其所示本发明SRAM单元的版图结构示意图。其中，多个SRAM单元组成SRAM阵列，通过译码选择电路实现大量数据的存储。每一个SRAM单元包括上拉晶体管，下拉晶体管以及传输门晶体管。在SRAM阵列中，这些晶体管也分别组成上拉晶体管阵列，下拉晶体管阵列以及传输门晶体管阵列。在图3（a）所示的实施例中，以传输门晶体管作为待测管，SRAM阵列中各个SRAM单元的传输门晶体管的栅极10通过其接触孔40由金属连线50引出，并联耦接于第一测试点1；各个SRAM单元的传输门晶体管的有源区20通过其接触孔40由金属连线50引出，并联耦接于第二测试点2；各个SRAM单元的传输门晶体管的衬底通过其接触孔40由金属连线50引出，并联耦接于第三测试点3，也即是第一测试点1连接所有并联的传输门晶体管的栅极10，第二测试点2连接所有并联的传输门晶体管的有源区20，第三测试点3连接所有并联的传输门晶体管的衬底。为保证SRAM阵列中其他类型的晶体管例如上拉晶体管或下拉晶体管不会被同时并联引出，其他类型的晶体管上的接触孔数量相较于传输门晶体管的接触孔数量可适当减少。如图3(a)中所示，SRAM阵列中，传输门晶体管的接触孔40要多于上拉晶体管或下拉晶体管上接触孔40的数量，以使SRAM阵列中仅有传输门晶体管被引出。当上述测试系统用于测试时，栅覆盖电容测试模块4通过第一测试点1和第二测试点2测量传输门晶体管阵列的栅覆盖电容，而PN结电流和结电容测试模块7通过第二测试点2和第三测试点3测量传输门晶体管阵列的PN结电流和PN结电容。

此外，由于测量传输门晶体管阵列的栅覆盖电容以及PN结电容时，金属连线50的耦合电容也会对测试结果造成影响，因此，为了消除这一影响，测试系统还包括电容校准结构。在图3(b)所示的SRAM版图结构示意图中，与引出传输门晶体管栅极的金属连线尺寸相同的第一金属连线50’，和与引出传输门晶体管有源区的金属连线尺寸完全相同的第二金属连线50’形成第一电容校准结构，第二金属连线50’和与引出传输门晶体管衬底的金属连线尺寸完全相同的第三金属连线50’形成第二电容校准结构。第四测试点1’和第五测试点2’分别耦接第一金属连线50’和第二金属连线50’，第一电容校准测试模块5通过第四测试点1’和第五测试点2’测量得出第一电容校准结构的电容作为第一校准电容；第五测试点2’和第六测试点3’分别耦接第二金属连线50’和第三金属连线50’，第二电容校准测试模块6通过第五测试点2’和第六测试点3’测量得出第二电容校准结构的电容作为第二校准电容。第一计算模块6将测得的栅覆盖电容减去相应的第一校准电容即可得到传输门晶体管阵列的本征栅覆盖电容。和第二计算模块9将测得的PN结电容减去相应的第二校准电容即可得到传输门晶体管阵列的本征PN结电容，从而消除了金属连线耦合电容对测试结果的影响。之后，第一计算模块6和第二计算模块9再根据传输门晶体管阵列的本征栅覆盖电容，本征PN结电容和PN结电流，以及SRAM阵列中SRAM单元的数量，经过推算即可得到单个SRAM单元中传输门晶体管的电容和PN结数据，从而可进一步进行模型参数的优化。其中，SRAM阵列中SRAM单元的数量可通过晶体管的尺寸以及测试机台的精度来确定，本发明并不限于此。

值得注意的是，虽然在上述实施例中，测试系统可测量传输门晶体管的电容和PN结数据，但在其他实施例中，也可仅测量传输门晶体管的栅覆盖电容或PN结数据其中之一。具体来说，当仅仅测量传输门晶体管的栅覆盖电容时，测试系统包括第一测试点1，第二测试点2，第四测试点1’，第五测试点2’，栅覆盖电容测试模块4，第一电容校准测试模块5，第一计算模块6。各个传输门晶体管的栅极10通过其接触孔40由金属连线50引出，并联耦接于第一测试点1；各个传输门晶体管的有源区20通过其接触孔40由金属连线50引出，并联耦接于第二测试点2。第一测试模块4通过第一测试点1及第二测试点2可测量得到传输门晶体管阵列的栅覆盖电容。与引出传输门晶体管栅极的金属连线50尺寸相同的第一金属连线50’耦接于第四测试点1’，与引出传输门晶体管有源区的金属连线50尺寸相同的第二金属连线50’耦接于第五测试点2’，第一电容校准测试模块5通过第四测试点1’和第五测试点2’测量得出第一金属连线和第二金属连线50’的电容作为第一校准电容。第一计算模块6与第一测试模块4及第一电容校准测试模块5相连，通过将传输门晶体管阵列的栅覆盖电容与第一校准电容两者相减即是传输门晶体管阵列的本征栅覆盖电容，之后经过推算即可得到单个SRAM单元中传输门晶体管的本征栅覆盖电容。同样的，本发明的测试系统也可仅测量单个SRAM单元中传输门晶体管的PN结数据，具体同上述仅测试栅覆盖电容的系统和方法相类似，在此不做详细说明。

图4及图5所示为SRAM测试系统测试上拉晶体管和测试下拉晶体管时的SRAM单元版图结构示意图，测试系统与方法与上述传输门晶体管的测试系统和方法类似，在此不做赘述。需要注意的是，测试SRAM上拉晶体管或下拉晶体管时也可仅测试晶体管的PN结数据或栅覆盖电容其中之一。

本发明提出的SRAM测试系统和方法，充分利用SRAM阵列的结构特点，通过将测试点连接至并联的多个SRAM的同类型晶体管，从而将单个SRAM晶体管的电容和PN结数据放大以由测试模块得到准确的测试数据，再通过计算模块推算得到单个SRAM单元中晶体管的电容和PN结特性，进行模型参数的优化。此外，本发明还通过电容校准测试模块测量金属连线的电容，从而消除金属连线耦合电容对测试结果的影响。且在本发明提出的SRAM测试系统中，晶体管有源区与栅极的版图结构以及尺寸大小与实际SRAM一致，因此避免了沿用逻辑器件的模型参数无法完全等效的缺陷，从而保证了利用该测试系统及方法所优化的SRAM器件模型参数的准确性。

虽然本发明已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

Claims (10)

1.一种静态随机存储器的寄生参数测试系统，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其特征在于，所述测试系统包括：

第一测试点，所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接于所述第一测试点；

第二测试点，所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接于所述第二测试点；

第三测试点，所述静态随机存储阵列中各相同类型晶体管的衬底并联耦接于所述第三测试点；

栅覆盖电容测试模块，耦接所述第一测试点和第二测试点，测试所述静态随机存储阵列中各所述晶体管的栅覆盖电容；以及

PN结电流和结电容测试模块，耦接于所述第二测试点与第三测试点，测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。

2.根据权利要求1所述的静态随机存储器寄生参数测试系统，其特征在于，还包括：

与引出所述晶体管栅极的金属连线尺寸相同的第一金属连线，与引出所述晶体管有源区的金属连线尺寸相同的第二金属连线；与引出所述晶体管衬底的金属连线尺寸相同的第三金属连线；所述第一金属连线与第二金属连线形成第一电容校准结构，所述第二金属连线与第三金属连线形成第二电容校准结构；

第四测试点，耦接所述第一金属连线；第五测试点，耦接所述第二金属连线；第六测试点，耦接所述第三金属连线；

第一电容校准测试模块，耦接所述第四测试点与第五测试点，测试所述第一电容校准结构的电容作为第一校准电容；

第二电容校准测试模块，耦接所述第五测试点与第六测试点，测试所述第二电容校准结构的电容作为第二校准电容；

第一计算模块，根据所述的晶体管栅覆盖电容及第一校准电容计算出所述晶体管的本征栅覆盖电容；

第二计算模块，根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。

3.根据权利要求1所述的静态随机存储器寄生参数测试系统，其特征在于，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有所述晶体管引出。

4.根据权利要求3所述的静态随机存储器寄生参数测试系统，其特征在于，所述晶体管的栅极，所述晶体管的有源区及所述晶体管的衬底均通过所述晶体管的接触孔由金属连线引出。

5.根据权利要求1所述的静态随机存储器寄生参数测试系统，其特征在于，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种。

6.一种静态随机存储器寄生参数测试方法，用于测试静态随机存储阵列中各晶体管的栅覆盖电容和PN结特性，其特征在于，所述方法包括以下步骤：

将所述静态随机存储阵列中各相同类型的晶体管的栅极并联耦接至第一测试点；

将所述静态随机存储阵列中各相同类型的晶体管的有源区并联耦接至第二测试点；

将所述静态随机存储阵列中各相同类型的晶体管的衬底并联耦接至第三测试点；

通过所述第一测试点与所述第二测试点测量所述静态随机存储阵列中各所述晶体管的栅覆盖电容；

通过所述第二测试点与所述第三测试点测试所述静态随机存储阵列中各所述晶体管的PN结电流和PN结电容。

7.根据权利要求6所述的静态随机存储器寄生参数测试方法，其特征在于，还包括：

将与引出各所述晶体管栅极的金属连线尺寸相同的第一金属连线耦接至第四测试点；

将与引出各所述晶体管有源区的金属连线尺寸相同的第二金属连线耦接至第五测试点；

将与引出各所述晶体管衬底的金属连线尺寸相同的第三金属连线耦接至第六测试点；

通过所述第四测试点与所述第五测试点测量所述第一金属连线和所述第二金属连线的电容作为第一校准电容；

通过所述第五测试点与所述第六测试点测量所述第二金属连线和所述第三金属连线的电容作为第二校准电容；

根据所述晶体管的栅覆盖电容以及所述第一校准电容计算出所述晶体管的本征栅覆盖电容；

根据所述的晶体管的PN结电流和PN结电容及第二校准电容计算出所述晶体管的PN结电流和本征PN结电容。

8.根据权利要求7所述的静态随机存储器寄生参数测试方法，其特征在于，所述晶体管上的接触孔数量大于所述静态随机存储器中其他类型晶体管上的接触孔数量，以使所述静态随机存储器阵列中只有所述晶体管引出。

9.根据权利要求8所述的静态随机存储器寄生参数测试方法，其特征在于，所述晶体管的栅极，所述晶体管的有源区以及所述晶体管的衬底均通过所述晶体管的所述接触孔由金属连线引出。

10.根据权利要求6所述的静态随机存储器寄生参数测试方法，其特征在于，所述晶体管为下拉晶体管或上拉晶体管或传输门晶体管其中一种。