CN203800018U - 测试单元以及测试结构 - Google Patents

Abstract

本实用新型揭示了一种测试单元以及测试结构，该测试单元包括衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间，所述测试单元真实模拟了SRAM结构，可以准确地检测检测硅连接层与栅极之间的可靠性。

Description

测试单元以及测试结构

技术领域

本实用新型涉及半导体制造业中的可靠性(Reliability)领域，特别是涉及一种测试单元以及测试结构。 

背景技术

大规模集成电路的制造需要大量晶体管元件的供应，这些晶体管元件代表用于设计电路之主要的电路元件。例如，数亿个晶体管可设置在目前可利用的大规模集成电路中。然而，随着关键尺寸(Critical Dimension，简称CD)的持续减小，需要调适且可能需要高度复杂工艺技术的新发展。 

为了节约SRAM(静态随机存储器)区域的面积，在现有技术中采用硅连接层(业界亦称M0)的结构来连接源极和漏极。如图1所示，在现有技术的SRAM区域，衬底10中具有轻掺杂区11，轻掺杂区11中具有源极12和漏极13，栅极15位于衬底10上，栅极15与衬底10之间通过栅氧化层14隔离。硅连接层16位于栅极15两侧，两侧的硅连接层16分别连接源极12和漏极13，用于源极12和漏极13的导通。硅连接层16与栅极15之间通过侧墙17隔离。然而，由于硅连接层16与栅极15之间的距离较小(即侧墙17的宽度较小)，大约只有20nm～50nm左右。所以，侧墙17一旦出现缺陷，便会影响硅连接层16与栅极15之间的电性能，造成SRAM的失效。所以，如何检测硅连接层16与栅极15之间的可靠性，已成为本领域急需解决的技术问题之一。 

实用新型内容

本实用新型的目的在于，提供一种测试单元以及测试结构，能够检测硅连接层与栅极之间的可靠性。 

为解决上述技术问题，本实用新型提供一种测试单元，包括：衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交 错排列，所述侧墙位于所述栅极和硅连接层之间。 

进一步的，在所述测试单元中，所述衬底包括隔离区，所述多个栅极、多个硅连接层位于所述隔离区上。 

进一步的，在所述测试单元中，所述隔离区为浅槽隔离。 

进一步的，在所述测试单元中，所述隔离区包括掺杂区，所述多个栅极、多个硅连接层位于所述掺杂区上。 

进一步的，在所述测试单元中，所述测试单元还包括第一连接层和第二连接层，所述第一连接层连接所述硅连接层，所述第二连接层连接所述栅极。 

进一步的，在所述测试单元中，所述测试单元包括n个所述硅连接层，所述测试单元还包括第三连接层、第四连接层和第五连接层，所述第三连接层连接第2i-1个所述硅连接层，所述第四连接层连接第2i个所述硅连接层，所述第五连接层连接所述栅极，2i≤n，i、n为正整数。 

根据本实用新型的另一面，本实用新型还提供一种测试结构，包括至少一测试单元，所述测试单元为如上所述任意一种测试单元。 

进一步的，在所述测试结构中，所述测试单元还包括第一连接层和第二连接层，所述第一连接层连接所述硅连接层，所述第二连接层连接所述栅极，所述测试结构还包括第一垫片和第二垫片，所述第一连接层连接所述第一垫片，所述第二连接层连接所述第二垫片。 

进一步的，在所述测试结构中，所述测试单元包括n个所述硅连接层，所述测试单元还包括第三连接层、第四连接层和第五连接层，所述第三连接层连接第2i-1个所述硅连接层，所述第四连接层连接第2i个所述硅连接层，所述第五连接层连接所述栅极，2i≤n，i、n为正整数。 

进一步的，在所述测试结构中，所述测试结构还包括第三垫片、第四垫片和第五垫片，所述第三连接层连接所述第三垫片，所述第四连接层连接所述第四垫片，所述第五连接层连接所述第五垫片。 

与现有技术相比，本实用新型提供的测试单元以及测试结构具有以下优点： 

在本实用新型提供的测试单元中，该测试单元包括衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间，与现有技术相比，所述测试单元真实模 拟了SRAM结构，可以准确地检测检测硅连接层与栅极之间的可靠性。 

附图说明

图1为现有技术中硅连接层结构的示意图； 

图2为本实用新型一实施例中测试单元的俯视图； 

图3为图2沿剖开线A-A’的剖面图； 

图4为本实用新型一实施例中测试结构的排列示意图； 

图5为本实用新型中测试结构的电流随电压递增的变化曲线。 

具体实施方式

下面将结合示意图对本实用新型的测试单元以及测试结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。 

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。 

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。 

本实用新型的核心思想在于，提供一种测试单元以及测试结构，该测试单元包括衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间，所述测试单元真实模拟了SRAM结构，可以准确地检测检测硅连接层与栅极之间的可靠 性 

以下列举所述集成电路中测试单元以及测试结构的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。 

以下请参考图2-图3来具体说明本实用新型一实施例中的测试单元，其中，图2为本实用新型一实施例中测试单元的俯视图；图3为图2沿剖开线A-A’的剖面图。 

如图2所示，本实施例的测试单元1包括衬底100、多个栅极130、多个硅连接层120以及侧墙131(如图3所示)。 

在所述测试单元1中，所述衬底100包括隔离区，所述多个栅极130、多个硅连接层120位于所述隔离区上。在本实施例中，所述衬底100全部为隔离区，所以在图2中隔离区未具体标出。较佳的，所述隔离区为浅槽隔离。但是在本实用新型的其它实施例中，所述衬底100除隔离区外还可以包括其它的器件结构区，此为本领域的公知常识，在此不作赘述。 

较佳的，在所述测试单元1中，所述隔离区中包括掺杂区110，所述多个栅极130、多个硅连接层120位于所述掺杂区110上。所述掺杂区110可以为N+掺杂，有利于形成低阻，与所述多个栅极130形成欧姆接触，从而有利于器件的导通。 

如图2所示，所述多个栅极130和多个硅连接层120在所述衬底100上交错排列，所述侧墙131位于所述栅极130和硅连接层120之间。在本实施例中，包括m个所述栅极130，m+1个所述硅连接层120，使得所述栅极130的两侧具有所述硅连接层120，可以更好的模拟SRAM结构。其中，m为正整数，可以取值为1、2、3、5、10或更多，具体不做限制。 

较佳的，所述测试单元1还可以包括第一连接层140和第二连接层150。其中，所述第一连接层140连接所述硅连接层120，用于导通所述硅连接层120，所述第二连接层连150接所述栅极130，用于导通所述栅极130。在本实施例中，所述第一连接层140位于第一金属层M1，所述第二连接层150位于第二金属层M2，所述第一连接层140、所述第二连接层150与所述硅连接层120、所述栅极130之间可以通过介质层160进行导电隔离，如图3所示。为了清楚显示所述测 试单元1的结构，所述介质层160未在图2中示出。其中，所述第一连接层140和所述第二连接层150的排列方式不做限制。 

但是，所述第一连接层140并不限于位于第一金属层M1，所述第一连接层140还可以位于第二金属层M2、第三金属层M3等，只要可以实现导通所述硅连接层120即可；同理，所述第二连接层150并不限于位于第二金属层M2，所述第二连接层150还可以位于第一金属层M1、第四金属层M4等，只要可以实现导通所述栅极130即可。 

所述测试单元1并不限于通过所述第一连接层140连接所述硅连接层120，通过所述第二连接层连150接所述栅极130。在本实用新型的其它实施例中， 

所述测试单元1包括n个所述硅连接层120，所述测试单元1还包括第三连接层、第四连接层和第五连接层，其中，所述第三连接层连接第2i-1个所述硅连接层120，所述第四连接层连接第2i个所述硅连接层120，所述第五连接层连接所述栅极130，2i≤n，n、i均为正整数，有利于模拟源极和漏极不同的导电方式。根据上述描述，所述第三连接层、第四连接层和第五连接层的结构为本领域的不同技术人员可以理解的，在此不作赘述。 

根据本实用新型的另一面，本实用新型还提供一种测试结构2，所述测试结构2包括至少一测试单元1，如图4所述，所述测试单元1为如上所述任意一种测试单元。当然，所述测试结构2还可以包括其它一些必要的结构，此为本领域的公知常识，在此不做赘述。 

在所述测试结构2中，所述测试单元1还包括第一连接层140和第二连接层150，所述第一连接层140连接所述硅连接层120，所述第二连接层150连接所述栅极130，所述测试结构2还包括第一垫片和第二垫片，所述第一连接层140连接所述第一垫片，所述第二连接层150连接所述第二垫片，所述第一垫片和所述第二垫片方便接入电压和电流。所述第一垫片和所述第二垫片的结构为本领域的技术人员所公知的，在此不作赘述。 

另外，当所述测试单元包括n个所述硅连接层120，所述测试单元1还包括第三连接层、第四连接层和第五连接层时，在所述测试结构2中，所述测试结构2还包括第三垫片、第四垫片和第五垫片，所述第三连接层连接所述第三垫片，所述第四连接层连接所述第四垫片，所述第五连接层连接所述第五垫片。 所述第三垫片、第四垫片和第五垫片方便接入电压和电流。所述第三垫片、第四垫片和第五垫片的结构为本领域的技术人员所公知的，在此不作赘述。 

当对所述测试结构2进行测试时，将所述硅连接层120和栅极130通电即可。以下以所述测试单元1包括第一连接层140和第二连接层150为例具体说明。 

采用同样结构的所述测试单元1，通过不同数量的所述测试单元1的阵列，形成三个所述测试结构2。在第一实施例中，所述测试结构2具有100个所述测试单元1；在第二实施例中，所述测试结构2具有50个所述测试单元1；在第三实施例中，所述测试结构2具有1个所述测试单元1。 

对三个实施例的所述测试结构2施加一递进的电压，得到图5所示的电流曲线图。从图5可以出，三个实施例的所述测试结构2均可以有效的测出所述硅连接层120和栅极130之间的失效电流，从而判断出所述硅连接层120和栅极130是否可靠。并且，从图5可以出，当所述测试结构2中所述测试单元1的个数越多时，所述硅连接层120和栅极130之间越容易失效，从而可以更快捷的检测所述硅连接层120和栅极130之间的可靠性。 

当然，还可以通过对所述测试结构2时间持续的高电压，通过所述硅连接层120和栅极130之间的失效时间来判断所述硅连接层120和栅极130之间的可靠性。 

综上所述，本实用新型提供一种测试单元以及测试结构，该测试单元包括衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间。与现有技术相比，本实用新型提供的含有偏压温度不稳定性测试电路具有以下优点：所述测试单元真实模拟了SRAM结构，可以准确地检测检测硅连接层与栅极之间的可靠性。 

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。 

Claims (10)

1.一种测试单元，其特征在于，包括：衬底、多个栅极、多个硅连接层以及侧墙，所述多个栅极和多个硅连接层在所述衬底上交错排列，所述侧墙位于所述栅极和硅连接层之间。

2.如权利要求1所述的测试单元，其特征在于，所述衬底包括隔离区，所述多个栅极、多个硅连接层位于所述隔离区上。

3.如权利要求2所述的测试单元，其特征在于，所述隔离区为浅槽隔离。

4.如权利要求2所述的测试单元，其特征在于，所述隔离区包括掺杂区，所述多个栅极、多个硅连接层位于所述掺杂区上。

5.如权利要求1-4中任意一项所述的测试单元，其特征在于，所述测试单元还包括第一连接层和第二连接层，所述第一连接层连接所述硅连接层，所述第二连接层连接所述栅极。

6.如权利要求1-4中任意一项所述的测试单元，其特征在于，所述测试单元包括n个所述硅连接层，所述测试单元还包括第三连接层、第四连接层和第五连接层，所述第三连接层连接第2i-1个所述硅连接层，所述第四连接层连接第2i个所述硅连接层，所述第五连接层连接所述栅极，2i≤n，i、n为正整数。

7.一种测试结构，其特征在于，包括至少一测试单元，所述测试单元为权利要求1-4中任意一种测试单元。

8.如权利要求7所述的测试结构，其特征在于，所述测试单元还包括第一连接层和第二连接层，所述第一连接层连接所述硅连接层，所述第二连接层连接所述栅极，所述测试结构还包括第一垫片和第二垫片，所述第一连接层连接所述第一垫片，所述第二连接层连接所述第二垫片。

9.如权利要求7所述的测试结构，其特征在于，所述测试单元包括n个所述硅连接层，所述测试单元还包括第三连接层、第四连接层和第五连接层，所述第三连接层连接第2i-1个所述硅连接层，所述第四连接层连接第2i个所述硅连接层，所述第五连接层连接所述栅极，2i≤n，i、n为正整数。

10.如权利要求9所述的测试结构，其特征在于，所述测试结构还包括第三垫片、第四垫片和第五垫片，所述第三连接层连接所述第三垫片，所述第四连接层连接所述第四垫片，所述第五连接层连接所述第五垫片。