KR20090070713A - 테스트 장치 및 반도체 집적 회로 장치 - Google Patents

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Abstract

테스트 장치가 제공된다. 테스트 장치는 반도체 기판 상에 형성된 다수개의 테스트 공유 콘택으로, 다수개의 테스트 공유 콘택은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택, 다수개의 제1 테스트 배선으로, 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 테스트 공유 콘택 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물 및 다수개의 제2 테스트 배선으로, 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 테스트 공유 콘택 상부에 형성되되 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함한다.
반도체 집적 회로 장치, 스태틱 메모리 셀

Description

테스트 장치 및 반도체 집적 회로 장치{Test device and semiconductor integrated circuit device}
본 발명은 테스트 장치 및 반도체 집적 회로 장치에 관한 것으로 보다 상세하게는 생산성이 향상된 테스트 장치 및 반도체 집적 회로 장치에 관한 것이다.
스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.
스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.
한편, 반도체 메모리 소자가 집적화됨에 따라, 메모리 셀의 크기가 점점 작아지고 있으며, 메모리 셀의 크기가 작아지면서, 금속 콘택의 크기 또한 작아지고 있다. 콘택의 크기가 작아짐에 따라 콘택을 정확하게 패터닝하는 것이 어려워져, 콘택 형성 불량이 증가하고 있다. 특히, 스태틱 메모리 셀에 형성되는 공유 콘택(shared contact)은 인접한 공유 콘택들이 전기적으로 연결되는 브릿지(bridge)가 발생하기 쉽다. 공유 콘택은 장축과 단축을 갖기 때문에 장축 방향으로 길게 형성되고, 인접한 공유 콘택은 장축 방향으로 인접하여 형성되기 때문에, 인접한 공유 콘택들이 연결되기 쉽다.
따라서, 인접한 공유 콘택들 간에 브릿지가 발생하였는지 여부를 확인하고 테스트하는 것은 중요한 테스트의 하나이다. 스태틱 메모리 소자에서 콘택들의 브릿지 여부를 확인하는 방법으로는 주로 광학 설비를 이용한 결점 조사 툴(defect inspection tool)들을 통해 검출이 가능한데, 이 경우 시간이 많이 소요되어 생산성이 크게 떨어지는 단점이 있다.
본 발명이 해결하고자 하는 과제는 생산성이 향상된 테스트 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 장치의 일 태양은 반도체 기판 상에 형성된 다수개의 테스트 공유 콘택으로, 상기 다수개의 테스트 공유 콘택은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택, 다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 상기 테스트 공유 콘택 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물 및 다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 상기 테스트 공유 콘택 상부에 형성 되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 장치의 다른 태양은 일 방향으로 연장되어 타 방향으로 인접하여 형성된 한 쌍의 테스트 게이트 라인, 상기 한쌍의 테스트 게이트 라인의 일단 상에 각각 형성된 한 쌍의 테스트 콘택, 상기 한 쌍의 테스트 콘택 중의 하나의 테스트 콘택과 전기적으로 연결되도록 그 상부에 형성된 제1 테스트 배선, 상기 한 쌍의 테스트 콘택 중의 다른 하나의 테스트 콘택과 전기적으로 연결되도록 그 상부에 형성된 제2 테스트 배선 및 상기 제1 테스트 배선에 전류를 흐르게 하고 상기 제2 테스트 배선에서 상기 전류가 감지되는지 여부를 측정하여 상기 한 쌍의 테스트 콘택 간의 브릿지(bridge) 여부를 테스트하는 전류 측정부를 포함한다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 장치의 또 다른 태양은 반도체 기판 상에 형성된 다수개의 테스트 게이트 라인으로, 상기 다수개의 테스트 게이트 라인은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 게이트 라인, 상기 다수개의 테스트 게이트 라인의 적어도 한 쌍의 일단 상에 형성되어 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택으로, 상기 각 테스트 공유 콘택들은 장축 및 단축을 가지며 상기 각 테스트 공유 콘택 쌍들은 장축 방향으로 인접하여 형성된 다수개의 테스트 공유 콘택, 다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물 및 다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함하되, 상기 다수개의 테스트 게이트 라인 및 다수개의 테스트 공유 콘택은 테스트 하려는 스태틱 메모리 셀 영역의 구조와 동일하게 형성되어 상기 제1 테스트 구조물과 상기 제2 테스트 구조물 사이에 전류가 통하는지 여부를 측정하여 상기 다수개의 테스트 공유 콘택의 장축간의 브릿지(bridge) 여부를 테스트 한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 일 태양은 스태틱 메모리 셀 영역 및 테스트 영역이 정의된 반도체 기판, 상기 스태틱 메모리 셀 영역의 반도체 기판 상에 형성된 다수개의 게이트 라인으로, 상기 다수개의 게이트 라인은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 게이트 라인, 상기 다수개의 테스트 게이트 라인의 적어도 한 쌍의 일단 상에 형성되어 두개씩 쌍을 이루고 있는 다수개의 공유 콘택, 상기 테스트 영역의 반도체 기판 상에 상기 다수개의 게이트 라인과 대응되게 형성된 다수개의 테스트 게이트 라인, 상기 테스트 영역에 상기 다수개의 공유 콘택과 대응되게 형성된 다수개의 테스트 공유 콘택, 다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선 은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 그 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하며 상기 금속 배선과 같은 높이로 형성되는 제1 테스트 구조물 및 다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 그 상부에 형성되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 테스트 장치 및 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 있다.
본 발명에서는 스태틱 메모리 셀 영역의 공유 콘택들의 브릿지 여부를 테스트 공유 콘택의 브릿지 여부를 테스트함으로써 알 수 있다. 또한, 테스트 공유 콘택의 브릿지 여부는 제1 테스트 구조물 및 제2 테스트 구조물을 형성하고, 제1 테스트 구조물에 흐르는 전류가 제2 테스트 구조물에서 흐르는지 여부를 측정하여 알 수 있다. 따라서, 다수개의 테스트 공유 콘택들의 브릿지 여부를 보다 간편하게 측정할 수 있어 생산성이 향상될 수 있다.
또한, 본 발명에서는 테스트 영역의 테스트 공유 콘택은 스태틱 메모리 셀 영역의 공유 콘택과 대응되게 형성된다. 따라서, 테스트 공유 콘택 주변의 환경은 스태틱 메모리 셀 영역의 공유 콘택의 주변 환경과 같게 형성된다. 즉, 테스트 공유 콘택들의 브릿지 여부는 공유 콘택들의 브릿지 여부를 보다 정확하게 반영할 수 있다. 따라서, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에 서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방 향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 정의된 스태틱 메모리 셀 영역 및 테스트 영역을 포함한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.
스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.
제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.
또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜 지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.
제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.
또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역에는 제1 도전형 액티브 영역(110) 및 제1 도전형 액티브 영역(110)과 일 방향으로 이격되어 형성된 제2 도전형 액티브 영역(120)이 형성된다. 제2 도전형 액티브 영역(120)은 제1 도전형 액티브 영역(110)보다 연장 길이가 짧다. 이 때, 제1 도전형 액티브 영역(110)은 예를 들어, N형 액티브 영역일 수 있으며, 제2 도전형 액티브 영역(120)은 예를 들어, P형 액티브 영역일 수 있다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)을 일 방향으로 가로지르는 다수개의 게이트 라인(130)이 형성된다. 다수개의 게이트 라인(130)은 일 방향으로 연장되어 타 방향으로 인접하여 형성된다. 다수개의 게이트 라인(130)은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일 부 오버랩되어 형성되어 트랜지스터를 형성한다. 이 때, 제1 도전형 액티브 영역(110)과 오버랩되는 영역에 형성되는 트랜지스터는 N형 트랜지스터, 예를 들어 풀다운 트랜지스터 또는 패스 트랜지스터일 수 있고, 제2 도전형 액티브 영역(120)과 오버랩되는 영역에 형성되는 트랜지스터는 P형 트랜지스터, 즉 풀업 트랜지스터일 수 있다. 도 6에는 스태틱 메모리 셀(C)를 구성하는 6개의 트랜지스터가 형성된 영역 중의 하나를 점선으로 도시하였다.
제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 다수개의 게이트 라인(130)이 오버랩되는 영역의 양측에는 소스/드레인 영역이 형성되며, 소스/드레인 영역 상에는 다수개의 제1 콘택(140)이 형성된다. 다수개의 제1 콘택(140)은 소스/드레인 영역과 상부 배선을 연결한다. 또한, 일부 게이트 라인(130) 상에는 제2 콘택(150)이 형성되며, 제2 콘택(150)을 통해서는 게이트 라인(130)에 전압을 인가한다.
한편, 제2 도전형 액티브 영역(120)의 일단과 일부 오버랩되는 일단을 갖는 인접한 게이트 라인(130)의 일단 상에는, 인접한 제2 도전형 액티브 영역(120) 및 게이트 라인(130)의 일부에 걸쳐 공유 콘택(shared contact)(160)이 형성된다. 이 때, 인접하여 타 방향으로 나란하게 형성된 한 쌍의 게이트 라인(130)의 일단에는 한 쌍의 공유 콘택(160)이 인접하여 형성된다. 공유 콘택(160)은 장축 및 단축을 가지며, 공유 콘택(160) 쌍은 장축 방향으로 인접하여 형성된다.
한편, 게이트 라인(130)이 오버랩되지 않은 제1 및 제2 도전형 액티브 영역(110, 120)의 상면 및 게이트 라인(130) 상부에는 실리사이드 영역이 형성될 수 있다. 실리사이드 영역은 제1 콘택(140), 제2 콘택(150) 및 공유 콘택(160)의 접촉 저항을 감소시킨다.
이하, 도 2 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역의 구조를 설명한다. 반도체 집적 회로 장치의 테스트 영역은 테스트 장치로 특정될 수도 있다. 도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역의 레이아웃도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역은 도 2에 도시된 스태틱 메모리 셀 영역과 동일한 레이아웃으로 형성된다.
즉, 테스트 영역에는 제1 테스트 액티브 영역(210) 및 제2 테스트 액티브 영역(220)이 형성되며, 제1 테스트 액티브 영역(210) 및 제2 테스트 액티브 영역(220)은 각각 스태틱 메모리 셀 영역의 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)에 대응되게 형성된다. 여기서, 대응된다는 것은 간격 및 크기 등이 동일하게 또는 실질적으로 유사하게 형성된다는 것을 의미한다.
또한, 테스트 영역에는 제1 테스트 액티브 영역(210) 및 제2 테스트 액티브 영역(220)을 일 방향으로 가로지르는 다수개의 테스트 게이트 라인(230)이 형성된다. 다수개의 테스트 게이트 라인(230)은 일 방향으로 연장되어 타 방향으로 인접하게 형성되는데, 한 쌍씩 서로 나란하게 형성될 수 있다. 다수개의 테스트 게이트 라인(230)은 스태틱 메모리 셀 영역의 다수개의 게이트 라인(130)에 대응되게 형성된다.
두개씩 쌍을 이루고 있는 다수개의 테스트 게이트 라인(230)의 적어도 한 쌍의 일단 상에는 다수개의 테스트 공유 콘택(260)이 두개씩 쌍을 이루고 있다. 이 때, 다수개의 테스트 공유 콘택(260)은 스태틱 메모리 셀 영역의 다수개의 공유 콘택(160)에 대응되게 형성된다. 각 테스트 공유 콘택들(260)은 장축 및 단축을 가지며 각 테스트 공유 콘택(260) 쌍들은 장축 방향으로 인접하여 형성된다. 한편, 제1 콘택(140) 및 제2 콘택(150)에 대응되는 콘택들(240, 250)이 형성될 수도 있다.
제1 테스트 액티브 영역(210) 및 제2 테스트 액티브 영역(220), 다수개의 테스트 게이트 라인(230) 및 다수개의 테스트 공유 콘택들(260)이 형성된 테스트 영역 상에는 제1 테스트 구조물(310) 및 제2 테스트 구조물(320)이 형성된다. 제1 테스트 구조물(310) 및 제2 테스트 구조물(320)은 일부 테스트 공유 콘택(260)들과 전기적으로 연결되도록 형성될 수 있다.
제1 테스트 구조물(310)은 일 방향으로 연장된 적어도 하나의 제1 테스트 배선(312)을 포함한다. 다수개의 제1 테스트 배선(312)은 서로 타 방향으로 이격되어 형성될 수 있다. 각 제1 테스트 배선(312)은 적어도 하나의 테스트 공유 콘택(260)과 전기적으로 연결된다. 이 때, 제1 테스트 배선(312)은 쌍을 이루는 테스트 공유 콘택(260) 중에서는 하나의 테스트 공유 콘택(260)과만 연결되도록 형성된다. 즉, 쌍을 이루는 두개의 테스트 공유 콘택(260)이 모두 제1 테스트 배선(312)과 연결되지 않는다.
또한, 다수개의 제1 테스트 배선(312)을 연결하는 제1 바디 배선(314)이 형성된다. 제1 바디 배선(314)은 예를 들어, 타 방향으로 연장되어, 다수개의 제1 테 스트 배선(312)의 일단과 연결될 수 있다. 따라서, 제1 바디 배선(314)에 전류를 흐르게 하면, 제1 테스트 배선(312)을 통해 제1 테스트 배선(312)과 연결된 테스트 공유 콘택(260)들에 전류가 흐르게 된다. 한편, 제1 테스트 배선(312)이 하나인 경우, 제1 바디 배선(314)을 타로 형성하지 않아도 되며, 입력 패드(330)가 제1 테스트 배선(312)에 직접 연결될 수 있다.
제2 테스트 구조물(320)은 일 방향으로 연장된 다수개의 제2 테스트 배선(322)을 포함한다. 다수개의 제2 테스트 배선(322)은 서로 타 방향으로 이격되어 형성될 수 있다. 각 제2 테스트 배선(322)은 적어도 하나의 테스트 공유 콘택(260)과 전기적으로 연결된다. 이 때, 제2 테스트 배선(322)은 제1 테스트 배선(312)과 연결되지 않은 테스트 공유 콘택(260)들과 연결된다. 따라서, 한 쌍의 테스트 공유 콘택(260)에서 하나의 테스트 공유 콘택(260)은 제1 테스트 배선(312)과 연결되고, 다른 하나의 테스트 공유 콘택(260)은 제2 테스트 배선(322)과 연결될 수 있다.
또한, 다수개의 제2 테스트 배선(322)을 연결하는 제2 바디 배선(324)이 형성된다. 제2 바디 배선(324)은 예를 들어, 타 방향으로 연장되어, 다수개의 제2 테스트 배선(322)의 일단과 연결될 수 있다. 따라서, 제2 바디 배선(324)에 전류를 흐르게 하면, 제2 테스트 배선(322)을 통해 제2 테스트 배선(322)과 연결된 테스트 공유 콘택(260)들에 전류가 흐르게 된다. 한편, 제2 테스트 배선(322)이 하나인 경우, 제2 바디 배선(324)을 따로 형성하지 않아도 되며, 출력 패드(340)가 제2 테스트 배선(322)에 직접 연결될 수 있다.
한편, 제1 테스트 구조물(310) 및 제2 테스트 구조물(320)에 전류를 흐르게 하거나, 제1 테스트 구조물(310) 및 제2 테스트 구조물(320)에 흐르는 전류를 측정하는 전류 측정부(330, 340)가 형성될 수 있다. 전류 측정부(330, 340)는 제1 테스트 구조물(310)에 전류를 흐르게 하는 입력 패드(330) 및 제2 테스트 구조물(320)에서 상기 전류가 감지되는지 여부를 측정하는 출력 패드(340)를 포함할 수 있다.
제1 테스트 구조물(310), 제2 테스트 구조물(320) 및 전류 측정부(330, 340)에서는 인접하여 형성된 테스트 공유 콘택(260)들 간에 브릿지가 발생하였는지 여부를 테스트할 수 있다. 제1 테스트 구조물(310)은 다수개의 제1 테스트 배선(312)을 통해 다수개의 제1 테스트 공유 콘택(260)과 전기적으로 연결되고, 제2 테스트 구조물(320)은 다수개의 제2 테스트 배선(322)을 통해 다수개의 제2 테스트 공유 콘택(260)과 전기적으로 연결된다. 따라서, 제1 테스트 구조물(310) 및 제2 테스트 구조물(320)과 연결된 다수개의 테스트 공유 콘택(260) 쌍들 중에 한 쌍이라도 서로 브릿지가 발생하면, 입력 패드(330)를 통해 제1 테스트 구조물(310)에 인가한 전류가 제2 테스트 구조물(320)로 흐르게 되어, 제2 테스트 구조물(320)에서의 전류 또는 전압 등의 변화가 출력 패드(340)에서 측정된다. 즉, 제1 테스트 구조물(310)에 전류를 흐르게 하고, 제2 테스트 구조물(320)에서 검출되는 전류를 측정함으로써, 다수개의 테스트 공유 콘택(260)들의 브릿지 여부를 한번에 판단할 수 있다.
도 4a 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 장치를 설명하기 위한 도면들이다. 도 4a는 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 인접한 공유 콘택 쌍들을 나타낸 도면이며, 도 4b는 도 4a의 A-A'을 절단한 도면이다. 도 5a는 반도체 집적 회로 장치의 테스트 영역의 인접한 테스트 공유 콘택 쌍들을 나타낸 도면이며, 도 5b는 도 5a의 B-B'을 절단한 도면이다.
도 4a 내지 도 4b를 참조하면, 반도체 집적 회로 장치의 스태틱 메모리 셀 영역에는 반도체 기판(100) 상에 공유 콘택(160)들이 인접하여 형성되어 있고, 인접한 공유 콘택(160)들은 소정 간격(w) 이격되어 형성된다. 미설명 부호 105는 소자 분리 영역이고, 180은 층간 절연막이다.
도 5a 내지 도 5b를 참조하면, 반도체 집적 회로 장치의 테스트 영역의 인접한 테스트 공유 콘택(260)들이 브릿지 된 경우를 도시한다.
인접한 한 쌍의 테스트 공유 콘택(260)들이 전기적으로 연결되는 경우, 제1 테스트 배선(312)에 연결된 전류 측정부(330, 340)에 전류를 통하게 되면, 제2 테스트 배선(322)에 연결된 전류 측정부(330, 340)에서 전류의 변화가 감지된다. 즉, 인접한 한 쌍의 테스트 공유 콘택(260)들이 전기적으로 연결되었기 때문에, 제1 테스트 배선(312) 및 제2 테스트 배선(322)도 전기적으로 연결되게 된다.
따라서, 제1 테스트 배선(312) 전류를 흐르게 하고, 제2 테스트 배선(322)에서 전류의 변화를 측정함으로써 다수개의 테스트 공유 콘택(260)들의 브릿지 여부를 보다 간편하게 측정할 수 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에서는 스태틱 메모리 셀 영역의 공유 콘택(160)들의 브릿지 여부를 테스트 공유 콘택(260)의 브릿지 여부를 테스트함으로써 알 수 있다. 또한, 테스트 공유 콘택(260)의 브릿지 여부는 제1 테 스트 구조물(310) 및 제2 테스트 구조물(320)을 형성하고, 제1 테스트 구조물(310)에 흐르는 전류가 제2 테스트 구조물(320)에서 흐르는지 여부를 측정하여 알 수 있다. 따라서, 다수개의 테스트 공유 콘택(260)들의 브릿지 여부를 보다 간편하게 측정할 수 있어 생산성이 향상될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역의 테스트 공유 콘택(260)은 스태틱 메모리 셀 영역의 공유 콘택(160)과 대응되게 형성된다. 따라서, 테스트 공유 콘택(260) 주변의 환경은 스태틱 메모리 셀 영역의 공유 콘택(160)의 주변 환경과 같게 형성된다. 즉, 테스트 공유 콘택(260)들의 브릿지 여부는 공유 콘택(160)들의 브릿지 여부를 보다 정확하게 반영할 수 있다. 따라서, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역의 레이아웃도이다.
도 4a 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 장치를 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 105: 소자 분리 영역
110: 제1 도전형 액티브 영역 120: 제2 도전형 액티브 영역
130: 게이트 라인 140: 제1 콘택
150: 제2 콘택 160: 공유 콘택
210: 제1 테스트 액티브 영역 220: 제2 테스트 액티브 영역
230: 테스트 게이트 라인 240, 250: 테스트 콘택
260: 테스트 공유 콘택 310: 제1 테스트 구조물
312: 제1 테스트 배선 314: 제1 바디 배선
320: 제2 테스트 구조물 322: 제2 테스트 배선
324: 제2 바디 배선 330: 입력 패드
340: 출력 패드

Claims (18)

  1. 반도체 기판 상에 형성된 다수개의 테스트 공유 콘택으로, 상기 다수개의 테스트 공유 콘택은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택;
    다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 상기 테스트 공유 콘택 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물; 및
    다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 상기 테스트 공유 콘택 상부에 형성되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함하는 테스트 장치.
  2. 제 1항에 있어서,
    상기 제1 테스트 구조물과 상기 제2 테스트 구조물 사이에 전류가 통하는지 여부를 측정하여 상기 다수개의 테스트 공유 콘택의 장축간의 브릿지(bridge) 여부 를 테스트하는 전류 측정부를 더 포함하는 테스트 장치.
  3. 제 1항에 있어서,
    상기 각 테스트 공유 콘택들은 장축 및 단축을 가지며, 상기 각 테스트 공유 콘택 쌍들은 장축 방향으로 인접하여 형성된 테스트 장치.
  4. 제 3항에 있어서,
    상기 제1 테스트 배선 및 상기 제2 테스트 배선은 상기 테스트 공유 콘택의 단축 방향으로 연장된 테스트 장치.
  5. 제 4항에 있어서,
    상기 제1 테스트 배선 및 상기 제2 테스트 배선은 각각 두개의 테스트 공유 콘택과 전기적으로 연결되는 테스트 장치.
  6. 제 1항에 있어서,
    상기 반도체 기판 상에는 스태틱 메모리 셀 영역 및 테스트 영역이 정의되며, 상기 다수개의 테스트 공유 콘택, 상기 제1 테스트 구조물 및 상기 제2 테스트 구조물은 상기 테스트 영역에 형성된 테스트 장치.
  7. 제 6항에 있어서,
    상기 스태틱 메모리 셀 영역의 반도체 기판 상에는 다수개의 공유 콘택이 형성되고, 상기 다수개의 테스트 공유 콘택은 상기 다수개의 공유 콘택과 대응되게 형성된 테스트 장치.
  8. 일 방향으로 연장되어 타 방향으로 인접하여 형성된 한 쌍의 테스트 게이트 라인;
    상기 한쌍의 테스트 게이트 라인의 일단 상에 각각 형성된 한 쌍의 테스트 콘택;
    상기 한 쌍의 테스트 콘택 중의 하나의 테스트 콘택과 전기적으로 연결되도록 그 상부에 형성된 제1 테스트 배선;
    상기 한 쌍의 테스트 콘택 중의 다른 하나의 테스트 콘택과 전기적으로 연결되도록 그 상부에 형성된 제2 테스트 배선; 및
    상기 제1 테스트 배선에 전류를 흐르게 하고 상기 제2 테스트 배선에서 상기 전류가 감지되는지 여부를 측정하여 상기 한 쌍의 테스트 콘택 간의 브릿지(bridge) 여부를 테스트하는 전류 측정부를 포함하는 테스트 장치.
  9. 제 8항에 있어서,
    상기 각 테스트 콘택들은 장축 및 단축을 가지며, 상기 테스트 콘택 쌍은 장축 방향으로 인접하여 형성된 테스트 장치.
  10. 제 9항에 있어서,
    상기 제1 테스트 배선 및 상기 제2 테스트 배선은 상기 테스트 콘택의 단축 방향으로 정렬된 테스트 장치.
  11. 제 8항에 있어서,
    상기 반도체 기판 상에는 스태틱 메모리 셀 영역 및 테스트 영역이 정의되며, 상기 한 쌍의 테스트 콘택, 상기 제1 테스트 배선 및 상기 제2 테스트 배선은 상기 테스트 영역에 형성된 테스트 장치.
  12. 제 11항에 있어서,
    상기 스태틱 메모리 셀 영역 상에는 한 쌍의 게이트 라인 및 한 쌍의 공유 콘택이 형성되고, 상기 한쌍의 테스트 게이트 라인은 상기 게이트 라인과 대응되며, 상기 한 쌍의 테스트 콘택은 상기 한쌍의 공유 콘택과 대응되게 형성된 테스트 장치.
  13. 반도체 기판 상에 형성된 다수개의 테스트 게이트 라인으로, 상기 다수개의 테스트 게이트 라인은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 게이트 라인;
    상기 다수개의 테스트 게이트 라인의 적어도 한 쌍의 일단 상에 형성되어 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택으로, 상기 각 테스트 공유 콘택 들은 장축 및 단축을 가지며 상기 각 테스트 공유 콘택 쌍들은 장축 방향으로 인접하여 형성된 다수개의 테스트 공유 콘택;
    다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물; 및
    다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함하되, 상기 다수개의 테스트 게이트 라인 및 다수개의 테스트 공유 콘택은 테스트 하려는 스태틱 메모리 셀 영역의 구조와 동일하게 형성되어 상기 제1 테스트 구조물과 상기 제2 테스트 구조물 사이에 전류가 통하는지 여부를 측정하여 상기 다수개의 테스트 공유 콘택의 장축간의 브릿지(bridge) 여부를 테스트 하는 테스트 장치.
  14. 스태틱 메모리 셀 영역 및 테스트 영역이 정의된 반도체 기판;
    상기 스태틱 메모리 셀 영역의 반도체 기판 상에 형성된 다수개의 게이트 라인으로, 상기 다수개의 게이트 라인은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 게이트 라인;
    상기 다수개의 테스트 게이트 라인의 적어도 한 쌍의 일단 상에 형성되어 두개씩 쌍을 이루고 있는 다수개의 공유 콘택;
    상기 테스트 영역의 반도체 기판 상에 상기 다수개의 게이트 라인과 대응되게 형성된 다수개의 테스트 게이트 라인;
    상기 테스트 영역에 상기 다수개의 공유 콘택과 대응되게 형성된 다수개의 테스트 공유 콘택;
    다수개의 제1 테스트 배선으로, 상기 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 그 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 상기 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하며 상기 금속 배선과 같은 높이로 형성되는 제1 테스트 구조물; 및
    다수개의 제2 테스트 배선으로, 상기 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 그 상부에 형성되되 상기 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 상기 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 반도체 집적 회로 장치.
  15. 제 14항에 있어서,
    상기 다수개의 테스트 공유 콘택은 단축 및 장축을 가지며, 상기 제1 테스트 구조물과 상기 제2 테스트 구조물 사이에 전류가 통하는지 여부를 측정하여 상기 다수개의 테스트 공유 콘택의 장축간의 브릿지(bridge) 여부를 테스트하는 전류 측정부를 더 포함하는 반도체 집적 회로 장치.
  16. 제 14항에 있어서,
    상기 각 테스트 공유 콘택들은 장축 및 단축을 가지며, 상기 각 테스트 공유 콘택 쌍들은 장축 방향으로 인접하여 형성된 테스트 장치.
  17. 제 16항에 있어서,
    상기 제1 테스트 배선 및 상기 제2 테스트 배선은 상기 테스트 공유 콘택의 단축 방향으로 정렬된 테스트 장치.
  18. 제 17항에 있어서,
    상기 제1 테스트 배선 및 상기 제2 테스트 배선은 각각 두개의 테스트 공유 콘택과 전기적으로 연결되는 테스트 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
US8766256B2 (en) * 2012-06-12 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe SRAM butted contact resistance improvement
KR20180079157A (ko) * 2016-12-29 2018-07-10 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144917A (ja) * 1991-11-20 1993-06-11 Fujitsu Ltd 半導体装置
JPH05282898A (ja) * 1992-03-30 1993-10-29 Hitachi Ltd 半導体記憶装置
GB2278689B (en) * 1993-06-02 1997-03-19 Ford Motor Co Method and apparatus for testing integrated circuits
JP2000124331A (ja) * 1998-10-20 2000-04-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US6261956B1 (en) 1999-09-17 2001-07-17 Advanced Micro Devices, Inc. Modified product mask for bridging detection
KR20020052691A (ko) * 2000-12-26 2002-07-04 박종섭 반도체 소자의 테스트 패턴
US7102367B2 (en) * 2002-07-23 2006-09-05 Fujitsu Limited Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof
TW571314B (en) * 2002-10-22 2004-01-11 Nanya Technology Corp Test key of detecting whether the overlay of word-line structure and deep trench capacitor of DRAM is normal and test method of the same
JP2005043661A (ja) * 2003-07-22 2005-02-17 Sony Corp 検査方法、半導体装置、及び表示装置
KR100559538B1 (ko) 2003-12-29 2006-03-15 동부아남반도체 주식회사 소자 분리막 시험패턴 형성방법
US7223616B2 (en) * 2004-06-04 2007-05-29 Lsi Corporation Test structures in unused areas of semiconductor integrated circuits and methods for designing the same
US7094102B2 (en) * 2004-07-01 2006-08-22 Amphenol Corporation Differential electrical connector assembly
US7061264B2 (en) * 2004-09-29 2006-06-13 Agere Systems, Inc. Test semiconductor device and method for determining Joule heating effects in such a device
JP4498088B2 (ja) * 2004-10-07 2010-07-07 株式会社東芝 半導体記憶装置およびその製造方法
DE102004058411B3 (de) * 2004-12-03 2006-08-17 Infineon Technologies Ag Halbleiterwafer mit einer Teststruktur und Verfahren
US20070210306A1 (en) * 2006-03-08 2007-09-13 International Business Machines Corporation Test pattern for measuring contact short at first metal level
US8264235B2 (en) * 2006-10-30 2012-09-11 Nxp B.V. Test structure for detection of defect devices with lowered resistance
KR100772116B1 (ko) * 2006-10-31 2007-11-01 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법

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