TWI688778B - 用以量測漏電流的方法、系統以及金屬隔離測試電路 - Google Patents

用以量測漏電流的方法、系統以及金屬隔離測試電路 Download PDF

Info

Publication number
TWI688778B
TWI688778B TW107113750A TW107113750A TWI688778B TW I688778 B TWI688778 B TW I688778B TW 107113750 A TW107113750 A TW 107113750A TW 107113750 A TW107113750 A TW 107113750A TW I688778 B TWI688778 B TW I688778B
Authority
TW
Taiwan
Prior art keywords
metal
leakage current
pseudo
transistors
sram cell
Prior art date
Application number
TW107113750A
Other languages
English (en)
Other versions
TW201913128A (zh
Inventor
邱德馨
林孟漢
吳偉成
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201913128A publication Critical patent/TW201913128A/zh
Application granted granted Critical
Publication of TWI688778B publication Critical patent/TWI688778B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1206—Location of test circuitry on chip or wafer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4066—Pseudo-SRAMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

在本揭露內容中，已瞭解到，諸如靜態隨機存取記憶 (SRAM)結構的記憶體結構具有極高之特徵密度。雖然此對允許記憶體結構在較小晶片佔據面積中儲存大量資料為有益的，但由於其使得記憶體結構比晶片之其他區域更易受漏電流影響而為潛在地有害的。因此，本揭露內容提供就佈局間隔而言類似於實際記憶體結構之偽記憶體結構。然而，這些偽記憶體結構是用於表徵IC設計中的漏電流且/或用於表徵用於製造IC之製程，而非用作在操作期間儲存資料之實際記憶體結構。

Description

用以量測漏電流的方法、系統以及金屬隔離測 試電路
本發明實施例是有關於一種用以量測漏電流的方法、系統以及金屬隔離測試電路。
摩爾定律(Moore's law)是指由英特爾(Intel)共同創立者高登摩爾(Gordon Moore)在1965年得出之觀測。他注意到自其發明以來積體電路上每平方吋電晶體之數目逐年倍增。因此，每年印製在積體電路上的特徵尺寸與前一年之所述特徵尺寸相比減小，且鄰近電晶體的間隔比前一年更加緊密。儘管所增加之電晶體密度增加最終IC之功能，但鄰近電晶體的緊密接近可能導致電晶體遭受不良金屬層隔離或導致裝置之間的漏電流，其降低效能。
本發明實施例提供一種用於量測漏電流的方法，其步驟如下。接收金屬隔離測試電路，其包括配置在半導體基底上之偽 靜態隨機存取記憶(SRAM)胞。偽SRAM胞包括多個電晶體及配置於多個電晶體上方之內連線結構。內連線結構包括耦接至偽SRAM胞中之多個節點的多個接腳。在多個接腳之第一接腳及第二接腳上施加第一電壓偏壓，且在施加第一電壓偏壓時量測第一漏電流。在第三接腳及第四接腳上施加第二電壓偏壓，且在施加第二電壓偏壓時量測第二漏電流。根據第一漏電流及第二漏電流來表徵製得偽SRAM胞之製程或設計規則。
本發明實施例提供一種用於量測漏電流之系統。所述系統包括偽靜態隨機存取記憶(SRAM)胞、測試電路以及表徵邏輯。偽SRAM胞配置在半導體基底上，且包括多個電晶體及在多個電晶體上方之內連線結構。內連線結構包括耦接至偽SRAM胞之內連線結構中之多個金屬1片段的多個接腳。測試電路經組態以在第一接腳及第二接腳上施加第一電壓偏壓，以在第一金屬片段與第二金屬片段之間誘發漏電流，且在施加第一電壓偏壓時量測第一漏電流。測試電路進一步經組態以在第二接腳及第三接腳上施加第二電壓偏壓，以在所述第二金屬片段與第三金屬片段之間誘發漏電流，且在施加第二電壓偏壓時量測第二漏電流。表徵邏輯根據第一漏電流及第二漏電流來表徵製造偽SRAM胞之方法或設計規則。
本發明實施例提供一種金屬隔離測試電路。金屬隔離測試電路包括半導體基底，所述半導體基底包括多個電晶體。內連線結構配置於半導體基底上方且配置於多個電晶體上方。內連線結構包括彼此堆疊的多個金屬層。多個金屬層包括多個下部金屬片段及配置在所述多個下部金屬片段上方的多個上部金屬片段。 內連線結構內之第一子組下部金屬片段以最小側向間隔彼此間隔開，所述最小側向間隔小於分隔內連線結構內之第二子組下部金屬片段的非最小側向間隔。多個接腳，分別對應於所述多個上部金屬片段，其中所述多個接腳經組態以施加第一電壓偏壓，以在所述第一子組下部金屬片段內之第一下部金屬片段與第二下部金屬片段之間誘發第一漏電流，且進一步經組態以施加第二電壓偏壓，以在所述第一子組下部金屬片段內之第三下部金屬片段與第四下部金屬片段之間誘發第二漏電流。
100:金屬隔離測試電路
100B:實際SRAM胞
102:第一n型存取電晶體
104:第一n型資料儲存電晶體
106:第一p型資料儲存電晶體
108:第二p型資料儲存電晶體
110:第二n型資料儲存電晶體
112:第二n型存取電晶體
114:第一偽反相器
116:第二偽反相器
118:間隙
118c:接觸窗
120:間隙
120c:接觸窗
122:間隙
122c:接觸窗
124:間隙
124c:接觸窗
200A:下層
200B:上層
202:主動層
202A:p型主動區
202B:n型主動區
204:閘極層
206:接觸窗
208:金屬1層
210:通孔
212:金屬2層
302:半導體基底
304:閘介電質
306:導電閘電極
400:方法
402:步驟
404:步驟
406:步驟
408:步驟
500:佈局圖
502:金屬1特徵
504:金屬1特徵
506:通孔
508:通孔
510:金屬1特徵
512:金屬1特徵
514:通孔
516:通孔
518:金屬1特徵
520:金屬1特徵
522:通孔
524:通孔
526:金屬1特徵
528:金屬1特徵
530:通孔
532:通孔
700:佈局圖
800:金屬隔離測試電路
802:額外p型井區
803:第一邊緣
804:額外p型井區
805:第二邊緣
806:額外n型井區
807:第三邊緣
808:額外n型井區
809:第四邊緣
810:接觸窗
812:接觸窗
1000A:金屬隔離測試電路
1000B:金屬隔離測試電路
1002:第一n型存取電晶體
1002B:第一p型存取電晶體
1004:第一n型資料儲存電晶體
1004B:第一p型資料儲存電晶體
1006:第二n型資料儲存電晶體
1006B:第二p型資料儲存電晶體
1008:第三n型資料儲存電晶體
1008B:第三p型資料儲存電晶體
1010:第四n型資料儲存電晶體
1010B:第四p型資料儲存電晶體
1012:第二n型存取電晶體
1012B:第二p型存取電晶體
1014:第一偽反相器
1016:第二偽反相器
1100A:下層
1100B:上層
1200:系統
1202:偽記憶胞
1204:測試設備
1206:表徵邏輯
1208:偏壓電路
1210:漏電流量測電路
BL:位元線
BLB:位元線條
d1:汲極
d2:汲極
d6:汲極
GG-HH:橫截面線
i1:第一漏電流
i2:第二漏電流
i3:第三漏電流
N1:資料儲存節點
N2:資料儲存節點
pin1:第一接腳
pin2:第二接腳
pin3:第三接腳
pin4:第四接腳
s1:源極
s2:源極
s6:源極
WL:字元線
當結合附圖閱讀時，自以下實施方式最佳地理解本發明之態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或縮減各種特徵之尺寸。
圖1A繪示金屬隔離測試電路之一些實施例之示意圖，所述金屬隔離測試電路類似於移除若干接觸窗之靜態隨機存取記憶(static random access memory，SRAM)胞。
圖1B繪示根據一些實施例之SRAM胞之一些實施例的示意圖。
圖2A至圖2B繪示與圖1A一致之金屬隔離測試電路之一些實施例的佈局圖。圖2A繪示佈局圖之下層而圖2B繪示佈局圖之上層。
圖3A至圖3D繪示對應於圖2A至圖2B之佈局圖的一系列橫截面圖。
圖4繪示使用金屬隔離測試電路之一些實施例的流程圖。
圖5至圖7繪示用於使用與圖4一致之金屬隔離測試電路的流程之一些實施例的一系列佈局圖。
圖8繪示根據一些實施例之金屬隔離測試電路之一些實施例的另一佈局圖。
圖9A至圖9D繪示對應於圖8之佈局圖的一系列橫截面圖。
圖10A繪示僅由n型電晶體所組成之金屬隔離測試電路之一些實施例。
圖10B繪示僅由p型電晶體所組成之金屬隔離測試電路之一些實施例。
圖11A至圖11B提供與圖10A之金屬隔離測試電路之一些實施例一致的佈局圖。
圖12繪示用於表徵根據一些實施例的積體電路設計及/或製造過程中之金屬漏電流的系統。
以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的 重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。
另外，如「在...下方」、「下面」、「下部」、「在...上方」、「上部」等空間相對術語來闡述圖中所示的一個元件或特徵與另一(些)元件或特徵的關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置或設備在使用或操作中之不同定向。裝置或設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞可同樣相應地進行解釋。更甚至，術語「第一」、「第二」、「第三」、「第四」及類似術語僅為通用標識符，且因而可在各種實施例中互換。舉例來說，雖然在一些實施例中元件可稱為「第一」元件，但是在其他實施例中所述元件可稱為「第二」元件。
積體電路通常包括配置於半導體基底中或半導體基底上方之數百萬個電晶體或數十億個電晶體。每一電晶體通常包括一對源極區/汲極區以及閘極區，所述源極區/汲極區為植入至基底中或在基底中或基底上方磊晶地形成之高度摻雜區，所述閘極區配置於源極區/汲極區之間。後段製程(back-end-of-line，BEOL)金屬化物堆疊配置於基底上方，且將電晶體彼此電耦接以實施所需的功能。BEOL金屬化物堆疊包括多個導電內連線層，所述導電內連線層配置於半導體基底上方且藉由層間介電(inter layer dielectric，ILD)層彼此隔離。在各種實施例中，ILD層可包括低介電常數(low-k)介電層(亦即，具有小於約3.9之介電常數的介電質)、超低k介電層或氧化物(例如二氧化矽)中之一者或多者。多個導電內連線層包括金屬線及金屬通孔之交替層。通常為 金屬層指定遞增之名稱，以反映其在BEOL堆疊中之位置。舉例而言，金屬1(或金屬0)層最接近於基底，金屬2(metal2)層可形成於金屬1(metal1)層上方，金屬3(metal3)層可形成於金屬2層上方，諸如此類。每一金屬層包括與其他金屬層上之線相結合的線，所述線根據電路示意圖將電晶體彼此連接。
電晶體及其BEOL金屬化構件隨著技術節點達到更小特徵尺寸而封裝得更密集。此增加之密度使得IC對於給定佔據面積提供更多功能，且往往會縮減每一電晶體之工作電壓及功率消耗。然而，增加之密度亦產生在電晶體之間及/或BEOL金屬化特徵內增加漏電流之可能性。舉例而言，由於金屬1層中之鄰近金屬線極其靠近，使得電子可自一根金屬1線不經意地「漏泄」至相鄰金屬1線，這增加了漏電流之風險。舉例而言，在積體電路之操作期間，各種電晶體之間及/或BEOL內連線結構內的通孔及/或金屬線之間的偏壓被偏移到不同電壓。視目前的電壓條件及介電結構的完整性而定，不需要的漏電流可能會在電晶體之間及/或在BEOL內連線結構內的通孔及/或金屬線之間出現。此漏電流可降低裝置效能。因此，由於在晶圓上製造之電晶體之數目及密度，測試漏電流對精確地表徵IC設計自身且/或精確地表徵用於製造IC設計之製程而言是重要的。
在本揭露內容中，已瞭解到，諸如靜態隨機存取記憶(SRAM)結構的記憶體結構具有極高之特徵密度。這是因為記憶體結構常常使用與晶片上之其他區域不同的設計規則(例如，晶片上之SRAM具有與晶片上之邏輯區域相比不同的設計規則)，此有助於記憶體結構之超密集佈局。雖然這有助於允許記憶體結構 在較小晶片佔據面積中儲存大量資料，但由於其使得記憶體結構比晶片之其他區域更易受到漏電流的影響而可能是有害的。本揭露內容在各種實施例中利用此情況並提供就佈局間隔而言類似於實際記憶體結構之偽記憶體結構。然而，此等偽記憶體結構僅僅用於表徵IC之設計中的漏電流且/或用於表徵用於製造IC之製程，而不是用作在操作期間儲存資料之實際記憶體結構。舉例而言，偽SRAM結構可包括電晶體，其佈置為具有與實際SRAM胞相同的位置、尺寸以及形狀，然而相對於實際SRAM胞，偽SRAM結構中之電晶體之可操作耦接可能是「失效的(broken)」，舉例來說，可選擇性地自偽SRAM結構之佈局移除接觸窗。移除所述接觸窗允許將各種偏壓條件施加於此等偽SRAM結構，且針對每一偏壓條件量測這些偽SRAM結構之漏電流。以此方式，本揭露內容之偽SRAM結構有助於表徵設計(例如實際SRAM胞)之漏電流以及藉由所述設計來製造的製程。舉例而言，若存在ILD層形成於金屬1與金屬2之間的質量問題，則本文中所提供之偽SRAM結構及測試方法可能可以檢測此問題，且允許修正IC設計及/或製造方法以緩解此問題。
圖1A繪示金屬隔離測試電路100之一些實施例之示意圖，所述金屬隔離測試電路100具有與SRAM胞實質上相同但其中移除各種導電路徑以允許施加測試偏壓之示意圖及佈局。由此，圖1A為偽SRAM胞或偽SRAM結構之實例。金屬隔離測試電路100由六個電晶體組成，所述電晶體包括第一n型存取電晶體102及第二n型存取電晶體112。金屬隔離測試電路100亦包括第一n型資料儲存電晶體104、第二n型資料儲存電晶體110、第 一p型資料儲存電晶體106以及第二p型資料儲存電晶體108。每一電晶體具有源極(例如第一電晶體102具有源極s1，第二電晶體104具有源極s2，諸如此類)，且每一電晶體具有汲極(例如第一電晶體102具有汲極d1，第二電晶體104具有汲極d2，諸如此類)。
第一n型資料儲存電晶體104及第一p型資料儲存電晶體106形成第一偽反相器114，且第二n型電晶體110及第二p型電晶體108形成第二偽反相器116。第一偽反相器114與第二偽反相器116交叉耦接，由此建立互補的資料儲存節點N1、資料儲存節點N2。字元線(Wordline，WL)耦接至存取電晶體102、存取電晶體112之閘極，且一對互補的位元線BL、位元線BLB沿著所述胞之外邊緣延伸。
在實際SRAM胞100B(如圖1B中所示)中，位元線BL耦接至第一存取電晶體102之源極區(s1)，且可藉由字元線WL的觸發(assertion)而選擇性耦接至第一資料儲存節點N1。然而，在圖1A之金屬隔離測試電路100中，位元線BL藉由間隙118與第一存取電晶體102之汲極(d1)間隔開，且儲存節點N1藉由間隙120與第一存取電晶體102之源極(s1)間隔開。類似地，在圖1B之實際SRAM胞100B中，位元線條BLB耦接至第二存取電晶體112之汲極d6，且可藉由字元線WL的觸發而選擇性耦接至第二資料儲存節點N2。然而，在圖1A之金屬隔離測試電路100中，位元線條BLB藉由間隙122與第二存取電晶體112之汲極d6間隔開，且儲存節點N2藉由間隙124與第二存取電晶體112之源極s6間隔開。由此，相對於實際SRAM胞，在圖1A 之偽SRAM胞中已移除各種導電路徑。
如將在下文更詳細地瞭解，間隙118、間隙120、間隙122、間隙124有助於將各種偏壓條件施加於金屬隔離測試電路100以允許應用金屬隔離測試。此等偏壓條件之施加允許此金屬隔離測試電路100內之漏電流在測試期間以可信賴的方式來量測。此外，因為金屬隔離測試電路根據SRAM佈局設計規則來佈置，所以導電構件之間的特徵尺寸及間隔極小，且與(若)評價其他更大構件(例如晶片上之邏輯電路)的漏電流相比產生更佳之漏電流評估。
應瞭解，在一些實施例中，金屬隔離測試電路100配置於IC之第一區中，而一個或多個SRAM胞100B配置於IC之第二區中。由此，IC可包括一個或多個完全功能SRAM胞100B及一個或多個金屬隔離測試電路100，所述完全功能SRAM胞100B及金屬隔離測試電路100皆使用第一組設計規則來檢驗，所述設計規則經最佳化以允許超密集特徵尺寸及較小間隔。所述IC亦可包括邏輯電路及/或其他電路，所述邏輯電路及/或其他電路使用第二組設計規則來檢驗，所述設計規則不允許構件與SRAM胞及金屬隔離測試電路一樣小或密集地封裝。因此，邏輯電路及/或其他電路與SRAM胞及金屬隔離電路相比具有更大且在所述IC上更鬆散地封裝之特徵尺寸。
圖2A至圖2B提供與金屬隔離測試電路100之一些實施例一致的佈局圖。更明確而言，圖2A繪示佈局之下層200A，而圖2B繪示佈局之上層200B。圖2A中之下層200A包括主動層202、閘極層204、接觸層206以及金屬1層208。圖2B中之上層 200B包括金屬1層208、通孔210以及金屬2層212。因此，上層200B可疊置於下層200A上方以提供由六個電晶體組成之佈局，所述電晶體為電晶體102、電晶體104、電晶體106、電晶體108、電晶體110以及電晶體112，其與圖1之示意圖一致可操作地耦接。出於清楚起見，在圖2A至圖2B中，金屬1層208已在佈局之下層200A、佈局之上層200B兩者中再現，以清楚地描述各種構件/層彼此之對準，且應瞭解，亦可存在額外層，但出於清楚起見而省略。
參照圖2A，圖2A中之電晶體102、電晶體104、電晶體106、電晶體108、電晶體110以及電晶體112(其對應於圖1A之示意圖中之相同電晶體)藉由利用閘極層204橋接之主動區202來形成。主動區202包括p型主動區202A及n型主動區202B。電晶體102、電晶體104、電晶體106、電晶體108、電晶體110以及電晶體112之主動區202之縱軸為平行的。閘極層204橫跨主動區202之縱軸。除了形成電晶體102、電晶體104、電晶體106、電晶體108、電晶體110以及電晶體112之閘極之外，閘極層204藉由將共閘極端耦接在一起而使電晶體102、電晶體104、電晶體106、電晶體108、電晶體110以及電晶體112互連。閘極層204可視實施而定由多晶矽及/或金屬來製成。接觸窗206將主動區202及/或閘極層204電耦接至第一金屬線208(例如金屬1層)。
參照圖2B，通孔210將第一金屬線208(例如金屬1層)電耦接至第二金屬線212(例如金屬2層)。如圖2B中可看出，最近相鄰之金屬1線具有緊密地間隔開之邊緣。另外，金屬2線對應於可施加電壓偏壓的接腳，所述接腳即：第一接腳(pin1)、 第二接腳(pin2)、第三接腳(pin3)以及第四接腳(pin4)。本文中進一步描述之圖5至圖7將描述如何施加偏壓於此等接腳以測試漏電流。
然而，在轉向圖5至圖7之前，圖3A至圖3D繪示了沿圖2A至圖2B中所繪示之橫截面線所示的金屬隔離測試電路100之橫截面視圖。如圖3A至圖3D中所展示，主動層202可在半導體基底302中形成，且閘極層204可形成於基底上方且可包括閘介電質(例如304)及導電閘電極(例如306)。金屬1層208可配置於閘極層204上方，且金屬2層212可形成於金屬1層208上方。接觸窗206將金屬1層208耦接至主動層202且/或將金屬1層208耦接至閘極層204。通孔210將金屬2層212耦接至金屬1層208。
最近之第一金屬線208之相鄰邊緣的緊密側向接近可在裝置操作期間引起金屬1漏電流。為量測此漏電流之程度，本揭露內容之態樣提供用以藉由將各種電壓偏壓條件施加至金屬隔離測試電路之接腳來量測此漏電流的技術。因為此金屬隔離測試電路100具有模擬SRAM胞之特徵之間隔的佈局，雖然移除若干接觸窗(已移除傳統SRAM胞之接觸窗的位置，其對應於間隙118、間隙120、間隙122以及間隙124)，金屬隔離測試電路100提供實際SRAM胞中之漏電流之精確描述。由此，當金屬隔離測試電路100在與SRAM胞相同之晶片上時，除了SRAM胞100B在位置118、位置120、位置122以及位置124中具有接觸窗而金屬隔離測試結構100在此等位置中缺乏接觸窗以外，金屬隔離測試電路100之佈局與SRAM胞之佈局相同，所述佈局包括電晶體及內 連線層之整體尺寸、位置以及間隔。以下圖式描述可如何實施此等技術之若干實例。
圖4提供流程圖400，其繪示表徵用於SRAM胞的漏電流之方法以及藉由使用金屬隔離測試電路來製得SRAM胞之製造方法。
在402處，將第一偏壓條件施加於金屬隔離測試電路之第一接腳及第二接腳上，且在施加第一偏壓條件時量測第一漏電流。在一些實施例中，金屬隔離測試電路為經移除一個或多個接觸窗之SRAM胞，如先前在圖1A及圖2A至圖2B中所描述。因此，就電晶體佈局與其金屬層與裝置特徵之間的間隔而言，金屬隔離測試電路對應於SRAM胞，但由於已移除接觸窗，所以所述金屬隔離測試電路並非功能SRAM裝置。此步驟之實例進一步繪示於本文圖5中。
在404處，將第二偏壓條件施加於金屬隔離測試電路之第二接腳及第三接腳上，且在施加第二偏壓條件時量測第二漏電流。此步驟之實例進一步繪示於本文圖6中。
在406處，將第三偏壓條件施加於金屬隔離測試電路之第二接腳及第四接腳上，且在施加第三偏壓條件時量測第三漏電流。此步驟之實例進一步繪示於本文圖7中。
在408處，金屬隔離測試電路及/或用於製造金屬隔離測試電路之製造方法根據第一漏電流、第二漏電流以及第三漏電流來表徵。隨後根據此表徵，SRAM胞及/或用於製造方法之製程參數之設計可根據所述表徵來修改。舉例而言，若所述表徵展示出設計之金屬1層呈現過量漏電流，則SRAM胞之設計佈局可經變 更以增加金屬1線之最近相鄰邊緣之間的側向間隔。另外，製造方法可經變更以減少介電常數及/或解決SRAM設計之其他方法問題以減少漏電流，而非改變SRAM胞之設計佈局。
圖5至圖7繪示一系列佈局圖500至佈局圖700，其共同地繪示使用先前圖1及圖2A至圖2B所繪示及描述之金屬隔離測試電路100執行的與圖4一致的方法400。因為所述方法致力於表徵金屬隔離之漏電流(在此實例中，金屬1漏電流)，所以出於清楚起見，圖5至圖7之佈局圖僅繪示出圖2A佈局圖至圖2B佈局圖之金屬1層及金屬2層。
在圖5中，將第一偏壓條件施加於金屬隔離測試電路之第一接腳(pin1)及第二接腳(pin2)上。由此，舉例而言，高電壓施加於第一接腳(pin1)，且低電壓施加於第二接腳(pin2)。第一接腳(pin1)通過通孔506、通孔508耦接至金屬1特徵502、金屬1特徵504；且第二接腳(pin2)通過通孔514、通孔516耦接至金屬1特徵510、金屬1特徵512。由於金屬1特徵502、金屬1特徵504以及金屬1特徵510、金屬1特徵512之電壓偏壓且緊密接近，第一偏壓條件可在金屬1特徵之間誘發第一漏電流(i1)。在一些實例中，第一偏壓條件可藉由將約6伏特(V)至約30V範圍內之電壓施加至第一接腳(pin1)而實施，其中在一些實施例中施加約14V至第一接腳(pin1)。所述偏壓條件亦可將0V之電壓施加至第二接腳(pin2)，而第三接腳(pin3)及第四接腳(pin4)保持浮置。其他條件/電壓在本揭露內容之範疇內，且此等實例電壓並不以受限。如鑒於圖2A至圖2B藉由查閱圖5可瞭解，第一接腳pin1連接至金屬隔離測試電路之WL節點及Vss 節點，而第二接腳pin2連接至資料儲存節點2(N2)及位元線BL。相應地，將此第一偏壓條件施加至金屬隔離測試電路，其用以表徵SRAM胞之WL節點/Vss節點與N2節點/BL節點之間的漏電流。
在圖6中，將第二偏壓條件施加於金屬隔離測試電路之第二接腳(pin2)及第三接腳(pin3)上。由此，高電壓施加於第三接腳(pin3)，且低電壓施加於第二接腳(pin2)。第二接腳仍通過通孔514、通孔516耦接至金屬1特徵510、金屬1特徵512；而第三接腳通過通孔522、通孔524耦接至金屬1特徵518、金屬1特徵520。由於金屬1線彼此之電壓偏壓且緊密接近，第二偏壓條件可在金屬1特徵510、金屬1特徵512以及金屬1特徵518、金屬1特徵520之間誘發第二漏電流(i2)。在一些實例中，第二偏壓條件可藉由將約14V之電壓施加至第三接腳且將0V之電壓施加至第二接腳而實施，而第一接腳及第四接腳保持浮置。如鑒於圖2A至圖2B藉由查閱圖6可瞭解，第三接腳pin3連接至金屬隔離測試電路之VDD節點，而第二接腳pin2連接至資料儲存節點2(N2)及位元線BL。相應地，將此第二偏壓條件施加至金屬隔離測試電路，其用以表徵SRAM胞之N2/BL(pin2)節點與VDD(pin3)節點之間的漏電流。
在圖7中，將第三偏壓條件施加於金屬隔離測試電路之第二接腳(pin2)及第四接腳(pin4)上。由此，高電壓施加於第四接腳(pin4)，且低電壓施加於第二接腳(pin2)。第二接腳仍通過通孔514、通孔516耦接至金屬1特徵510、金屬1特徵512；而第四接腳通過通孔530、通孔532耦接至金屬1特徵526、金屬1特徵528。由於金屬1線彼此之電壓偏壓及緊密接近，第三偏壓 條件可在金屬1特徵510、金屬1特徵512之間誘發第三漏電流(i3)。在一些實例中，所述第三偏壓條件可藉由將約14V之電壓施加至第四接腳且將0V之電壓施加至第二接腳而實施，而第一接腳及第三接腳保持浮置。如鑒於圖2A至圖2B藉由查閱圖7可瞭解，第四接腳pin4連接至資料儲存節點1(N1)及位元線條BLB；而第二接腳pin2連接至資料儲存節點2(N2)及位元線BL。相應地，將此第三偏壓條件施加至金屬隔離測試電路，其用以表徵SRAM胞之N2/BL(pin2)節點與N1/BLB(pin4)節點之間的漏電流。
再次，此等漏電流i1(圖5)、漏電流i2(圖6)以及漏電流i3(圖7)在金屬隔離測試電路100(其根據經移除若干接觸窗之SRAM佈局來佈置)上量測，其可最終用以修改SRAM佈局及/或用於製造金屬隔離測試電路及/或SRAM的製造方法。舉例而言，若表徵展示第一量測漏電流i1大於最大接受漏電流，則SRAM胞之設計佈局可經變更以增加金屬1特徵502、金屬1特徵504以及金屬1特徵510、金屬1特徵512之最近相鄰邊緣之間的側向間隔。類似地，若表徵展示第二量測漏電流i2大於最大接受漏電流，則SRAM胞之設計佈局可經變更以增加金屬1特徵510、金屬1特徵512以及金屬1特徵518、金屬1特徵520之最近相鄰邊緣之間的側向間隔。另外，若表徵展示第三量測漏電流i3大於最大接受漏電流，則SRAM胞之設計佈局可經變更以增加金屬1特徵502、金屬1特徵504以及金屬1特徵526、金屬1特徵528之最近相鄰邊緣之間的側向間隔。
圖8展示根據本揭露內容之金屬隔離測試電路800之一 些其他實施例的佈局圖。圖8類似於先前圖2A至圖2B所描述之佈局之下層200A、佈局之上層200B，然而，圖2A至圖2B分成下層200A(圖2A)及上層200B(圖2B)，而圖8在單一個佈局圖中展示下層及上層，以在一張圖中展示所有層之對準。並且，除了先前在圖2A至圖2B中所描述之構件之外，圖8亦包括：佈局的第一邊緣803處之額外p型井區802；佈局之第二邊緣805處的額外p型井區804；佈局之第三邊緣807處之額外n型井區806；以及佈局的第四邊緣809處之額外n型井區808。額外p型井區802、額外p型井區804以及額外n型井區806、額外n型井區808可形成環，以側向包圍金屬隔離測試電路之六個電晶體102、104、106、108、110以及112。
儘管圖8展示所述額外p型井區802、額外p型井區804以及額外n型井區806、額外n型井區808形成環，以包圍對應於經移除接觸窗之單一個SRAM胞的金屬隔離測試電路；在其他實施例中，由井區802至井區808所形成之環側向包圍對應於多個SRAM胞之陣列的金屬隔離測試電路，各所述SRAM胞已移除接觸窗。舉例而言，在一些實施例中，由井區802至井區808所形成之環包圍經移除接觸窗之數千個SRAM胞，如10,000個所述胞，因為當實際SRAM胞以陣列方式配置時，此可提供更精確之漏電流表示。舉例而言，相對於多個SRAM胞之陣列由環包圍時，只有單一個SRAM胞由環(例如，由井區802、井區804、井區806、井區808組成之環)包圍時，一些小的差異可在結構之間出現。舉例而言，層的厚度中之變化可由於單一個SRAM胞與SRAM陣列之間的化學機械平坦化負載差異而出現，使得由環結構更緊 密地包圍之SRAM陣列類似於實際SRAM陣列中之實際層(例如介電層)厚度。另外，由於電動力學，單一個獨立式SRAM胞相對於SRAM胞之陣列中之電場邊緣效應中之變化可引起電流洩漏中的微小的差異，其中由環包圍之所述SRAM胞之陣列更緊密地模擬實際SRAM陣列之電流洩漏，所述環由井區802、井區804、井區806、井區808所組成。
圖9A至圖9D繪示如沿圖8中所繪示的橫截面線所展示之金屬隔離測試電路800之橫截面視圖。如圖9A中可看出，接觸窗810將第一接腳pin1歐姆耦接至額外p型區802。如圖9D中可看出，接觸窗812將第四接腳pin4耦接至額外n型區808(如由圖9D中之虛線所示，因為構件812及構件808在橫截面線GG-HH外部)。
再次，漏電流i1、漏電流i2以及漏電流i3可在金屬隔離測試電路800(其根據經移除若干接觸窗之SRAM佈局來佈置)上根據圖4的方法來量測。漏電流i1、漏電流i2以及漏電流i3可隨後用於修改SRAM佈局且/或修改用於製造金屬隔離測試電路(及/或實際SRAM胞)之製造方法。
圖10A展示金屬隔離測試電路1000A之一些替代實施例之示意圖。此金屬隔離測試電路1000A具有與實際SRAM胞實質上相同之示意圖(參照圖1B)，然而，此金屬隔離測試電路1000A僅僅由n型電晶體組成，而非如在實際SRAM胞中具有p型電晶體及n型電晶體之混合。
金屬隔離測試電路1000A由六個電晶體組成，所述電晶體包括第一n型存取電晶體1002及第二n型存取電晶體1012。金 屬隔離測試電路1000A亦包括第一n型資料儲存電晶體1004、第二n型資料儲存電晶體1006、第三n型資料儲存電晶體1008以及第四n型資料儲存電晶體1010。每一電晶體具有源極(例如，第一存取電晶體1002具有源極s1，第一n型資料儲存電晶體1004具有源極s2，諸如此類)，且每一電晶體具有汲極(例如，第一存取電晶體1002具有汲極d1，第一n型資料儲存電晶體1004具有汲極d2，諸如此類)。
第一n型資料儲存電晶體1004及第二n型資料儲存電晶體1006形成第一偽反相器1014，且第三n型資料儲存電晶體1008及第四n型資料儲存電晶體1010形成第二偽反相器1016。第一偽反相器1014與第二偽反相器1016交叉耦接，由此建立互補的資料儲存節點N1、資料儲存節點N2。字元線(WL)耦接至存取電晶體1002、存取電晶體1012之閘極，且一對互補的位元線BL、位元線BLB沿胞之外邊緣延伸。
另外，金屬隔離測試電路1000A所繪示之n型電晶體中的每一者可由p型電晶體置換，如圖10B之金屬隔離測試電路1000B中所展示。金屬隔離測試電路1000B由六個p型電晶體組成，所述p型電晶體包括第一p型存取電晶體1002B及第二p型存取電晶體1012B。金屬隔離測試電路1000B亦包括第一p型資料儲存電晶體1004B、第二p型資料儲存電晶體1006B、第三p型資料儲存電晶體1008B以及第四p型資料儲存電晶體1010B。
圖11A至圖11B提供與金屬隔離測試電路1000A之一些實施例一致的佈局圖。更明確而言，圖11A繪示佈局之下層1100A，而圖11B繪示佈局之上層1100B。圖11A中之下層1100A 包括主動層202、閘極層204、接觸層206以及金屬1層208。圖11B中之上層1100B包括金屬1層208、通孔210以及金屬2層212。由此，上層1100B可疊置在下層1100A上方以提供由六個n型電晶體組成之佈局，所述n型電晶體為n型電晶體1002、n型電晶體1004、n型電晶體1006、n型電晶體1008、n型電晶體1010以及n型電晶體1012，所述n型電晶體可與圖10A之示意圖1000A一致可操作地耦接。出於清楚起見，在圖11A至圖11B中，金屬1層208已在佈局之下層1100A、佈局之上層1100B兩者中再現，以清楚地描述各種構件/層彼此之對準，且應瞭解，亦可存在額外層，但出於清楚起見而省略。
參照圖11A，圖11A中之電晶體1002、電晶體1004、電晶體1006、電晶體1008、電晶體1010以及電晶體1012(其對應於圖10A之示意圖中的相同電晶體)由藉由利用閘極層204橋接之n型主動區202B來形成。閘極層204橫跨n型主動區202B。除了形成電晶體1002、電晶體1004、電晶體1006、電晶體1008、電晶體1010以及電晶體1012之閘極之外，閘極層204藉由將共閘極端耦接在一起而使電晶體1002、電晶體1004、電晶體1006、電晶體1008、電晶體1010、以及電晶體1012互連。閘極層204可視實施而定由多晶矽及/或金屬來製成。接觸窗206以及接觸窗118c、接觸窗120c、接觸窗122c以及接觸窗124c將主動區202及/或閘極層204電耦接至第一金屬線208(例如金屬1層)。
參照圖11B，通孔210將第一金屬線208(例如金屬1層)電耦接至第二金屬線212(例如金屬2層)。如圖2B中可看出，最近相鄰之金屬1線具有緊密地間隔開之邊緣。另外，金屬2 線對應於可施加電壓偏壓的接腳，所述接腳即：第一接腳(pin1)、第二接腳(pin2)、第三接腳(pin3)以及第四接腳(pin4)。再次，漏電流i1、漏電流i2以及漏電流i3可在金屬隔離測試電路1000A上或根據圖4的方法量測。漏電流i1、漏電流i2以及漏電流i3可隨後用於修改SRAM佈局且/或修改用於製造金屬隔離測試電路(及/或實際SRAM胞)之製造方法。
圖12繪示用於表徵積體電路設計及/或製造方法中之金屬漏電流的系統1200。所述系統包括偽記憶胞1202、測試設備1204以及表徵邏輯1206。
偽記憶胞1202包括配置在半導體基底上之多個電晶體，如例如圖2A至圖2B中(例如金屬隔離測試電路100)所繪示。由此，偽記憶胞1202包括由多個金屬線組成之內連線結構，所述金屬線彼此堆疊且配置於多個電晶體上方。所述內連線結構包括多個單獨的金屬1片段及耦接至多個金屬1片段之多個接腳。在於切割之前測試偽記憶胞之情況下，基底為半導體晶圓，而在其他情況下，基底為單體化的晶粒，所述單體化的晶粒僅為半導體晶圓之一部分。
測試設備1204可採取外部積體電路(IC)測試設備、晶片上電路或其組合的形式。當以外部IC測試設備的形式時，測試設備1204具有接腳或針腳，其只在測試期間臨時地下壓並與偽記憶胞之接腳物理接觸並電性接觸。當這些接腳接觸時，偏壓電路1208將在偽記憶胞1202之第一接腳及第二接腳上施加第一電壓偏壓，以在偽記憶胞的第一金屬1片段與第二金屬1片段之間誘發漏電流(參照例如圖5中之第一偏壓條件的施加)。在施加此 第一電壓偏壓時，漏電流量測電路1210量測第一漏電流條件。在量測第一漏電流條件之後，偏壓電路1208將在第二接腳及第三接腳上施加第二電壓偏壓，以在第二金屬1片段與第三金屬1片段之間誘發漏電流(參照例如圖6中之第二偏壓條件的施加)。在施加此第二電壓偏壓時，漏電流電路1210量測第二漏電流。額外電壓偏壓及對應額外漏電流亦可經施加/量測以更佳地表徵技術節點之漏電流。
表徵邏輯1206隨後根據第一漏電流及第二漏電流來表徵製造偽記憶胞1202的方法或設計規則。基於此表徵，偽記憶胞及/或用於製造方法之製造過程參數之設計可根據表徵來修改。舉例而言，若表徵展示偽記憶胞設計之金屬1層呈現過量漏電流，則偽記憶胞(及/或實際記憶胞及/或邏輯電晶體)之設計佈局可經變更以增加金屬1線的最近相鄰邊緣之間的側向間隔。可替代地，製造方法可改變以縮少介電常數且/或解決實際記憶體設計的其他方法問題以減少漏電流，而非改變偽記憶胞及/或實際記憶胞之設計佈局。
鑒於前述，一些方法如下。接收金屬隔離測試電路，其包括配置在半導體基底上之偽靜態隨機存取記憶(SRAM)胞。偽SRAM胞包括多個電晶體及配置於多個電晶體上方之內連線結構。內連線結構包括耦接至偽SRAM胞中之多個節點的多個接腳。在多個接腳之第一接腳及第二接腳上施加第一電壓偏壓，且在施加第一電壓偏壓時量測第一漏電流。在第三接腳及第四接腳上施加第二電壓偏壓，且在施加第二電壓偏壓時量測第二漏電流。根據第一漏電流及第二漏電流來表徵製得偽SRAM胞之製程 或設計規則。
在一實施例中，所述的方法，更包括根據所述製程或所述設計規則的表徵來修改所述製程、所述設計規則或實際SRAM胞的設計。在一實施例中，所述偽SRAM胞及所述實際SRAM胞設計具有相同數量且以相同組態佈置的電晶體，但其中相對於所述實際SRAM胞設計，在所述偽SRAM胞中選擇性移除接觸窗。在一實施例中，各所述偽SRAM胞包括具有第一導電型之六個電晶體，所述六個電晶體包括第一存取電晶體、第二存取電晶體、第一資料儲存電晶體、第二資料儲存電晶體、第三資料儲存電晶體以及第四資料儲存電晶體。在一實施例中，所述第一接腳耦接至第一金屬1片段，且所述第二接腳耦接至第二金屬1片段，所述第二金屬1片段與所述第一金屬1片段側向間隔開且與所述第一金屬1片段最近相鄰，以使得施加所述第一電壓偏壓在所述第一金屬1片段及所述第二金屬1片段的最近之側壁之間誘發所述第一漏電流之至少一部分。在一實施例中，所述第一電壓偏壓與所述第二電壓偏壓之間的差大於10伏特。
一些其他實施例關於用於量測漏電流之系統。所述系統包括偽靜態隨機存取記憶(SRAM)胞、測試電路以及表徵邏輯。偽SRAM胞配置在半導體基底上，且包括多個電晶體及在多個電晶體上方之內連線結構。內連線結構包括耦接至偽SRAM胞之內連線結構中之多個金屬1片段的多個接腳。測試電路經組態以在第一接腳及第二接腳上施加第一電壓偏壓，以在第一金屬1片段與第二金屬1片段之間誘發漏電流，且在施加第一電壓偏壓時量測第一漏電流。測試電路進一步經組態以在第二接腳及第三接腳 上施加第二電壓偏壓，以在第二金屬1片段與第三金屬1片段之間誘發漏電流，且在施加第二電壓偏壓時量測第二漏電流。表徵邏輯根據第一漏電流及第二漏電流來表徵製造偽SRAM胞之方法或設計規則。
在一實施例中，所述系統經組態以根據所述偽SRAM胞之所述製程或所述設計規則的所述表徵來修改所述製程、所述設計規則或實際SRAM胞設計。在一實施例中，所述偽SRAM胞及所述實際SRAM胞設計具有相同數量且以相同組態佈置的電晶體，但其中相對於所述實際SRAM胞設計，在所述偽SRAM結構中選擇性移除接觸窗。在一實施例中，各所述偽SRAM胞包括具有第一導電型之六個電晶體，所述六個電晶體包括第一存取電晶體、第二存取電晶體、第一資料儲存電晶體、第二資料儲存電晶體、第三資料儲存電晶體以及第四資料儲存電晶體。在一實施例中，所述第一接腳具有對應於所述第一金屬片段之第一下部部分，且所述第二接腳具有對應於所述第二金屬片段之第二下部部分，所述第二金屬片段與所述第一金屬片段側向間隔開且與所述第一金屬片段最近相鄰，以使得施加所述第一電壓偏壓在所述第一金屬片段及所述第二金屬片段之最近之側壁之間誘發所述第一漏電流之至少一部分。在一實施例中，所述第一電壓偏壓與所述第二電壓偏壓之間的差大於10伏特。
其他實施例關於金屬隔離測試電路。金屬隔離測試電路包括半導體基底，所述半導體基底包括多個電晶體。內連線結構配置於半導體基底上方且配置於多個電晶體上方。內連線結構包括彼此堆疊的多個金屬層。多個金屬層包括多個金屬1片段及配 置在多個金屬1片段上方之多個金屬2片段。內連線結構內之第一子組金屬1片段以最小側向間隔彼此間隔開，所述最小側向間隔小於分隔內連線結構內之第二子組金屬1片段的非最小側向間隔。多個接腳分別對應於多個金屬2片段。多個接腳經組態以施加第一電壓偏壓，以在第一子組金屬1片段內之第一金屬1片段與第二金屬1片段之間誘發第一漏電流，且進一步經組態以施加第二電壓偏壓以在第一子組金屬1片段內的第三金屬1片段與第四金屬1片段之間誘發第二漏電流。
在一實施例中，所述多個電晶體經佈置以提供包括存取電晶體之偽靜態隨機存取記憶(SRAM)胞，所述存取電晶體之源極區及汲極域各自為浮置的。在一實施例中，所述多個電晶體經佈置以提供包括一對交叉耦接之反相器且包括一對存取電晶體的偽靜態隨機存取記憶(SRAM)胞，所述反相器建立第一互補的資料儲存節點及第二互補的資料儲存節點，所述存取電晶體之源極區及汲極區各自為浮置的。在一實施例中，所述多個電晶體經佈置以提供偽靜態隨機存取記憶(SRAM)胞及實際SRAM胞，所述偽SRAM胞及所述實際SRAM胞具有彼此相同之數目的電晶體、相同之主動區域佈局以及相同之下部金屬佈局，但其中相對於所述實際SRAM胞，在所述偽SRAM胞中選擇性移除接觸窗。在一實施例中，所述多個電晶體經佈置以提供偽靜態隨機存取記憶(SRAM)胞，其中各所述偽SRAM胞包括具有第一導電型之六個電晶體，所述六個電晶體包括第一存取電晶體、第二存取電晶體、第一資料儲存電晶體、第二資料儲存電晶體、第三資料儲存電晶體以及第四資料儲存電晶體。在一實施例中，所述第一導 電型為n型。在一實施例中，所述多個接腳之第一接腳耦接至所述第一下部金屬片段，且所述多個接腳之第二接腳耦接至所述第二下部金屬片段，所述第二下部金屬片段與所述第一下部金屬片段側向間隔開且與所述第一下部金屬片段最近相鄰，以使得施加所述第一電壓偏壓在所述第一下部金屬片段與所述第二下部金屬片段的最近之側壁之間誘發所述第一漏電流之至少一部分。在一實施例中，所述的金屬隔離測試電路，更包括：第一導電型之第一井區，配置於所述偽SRAM胞之第一邊緣及第二邊緣周圍；第一導電型之第二井區，配置於所述偽SRAM胞之第三邊緣及第四邊緣周圍，所述第一井區及所述第二井區彼此鄰接以形成包圍所述偽SRAM胞之封閉環。
前文概述若干實施例的特徵，以使得本領域的技術人員可較好地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的且/或達成相同優點的其他方法及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出各種改變、替代及更改。
400:方法
402:步驟
404:步驟
406:步驟
408:步驟

Claims (9)

  1. 一種用以量測漏電流的方法，包括：接收金屬隔離測試電路，所述金屬隔離測試電路包括配置在半導體基底上之偽靜態隨機存取記憶(SRAM)胞，其中所述偽SRAM胞包括多個電晶體及配置於所述多個電晶體上方的內連線結構，所述內連線結構包括耦接至所述偽SRAM胞中之多個節點的多個接腳；在所述多個接腳之第一接腳及第二接腳上施加第一電壓偏壓，且在施加所述第一電壓偏壓時量測第一漏電流；在第三接腳及第四接腳上施加第二電壓偏壓，且在施加所述第二電壓偏壓時量測第二漏電流；根據所述第一漏電流及所述第二漏電流來表徵製得所述偽SRAM胞之製程或設計規則；以及根據所述製程或所述設計規則的表徵來修改所述製程、所述設計規則或實際SRAM胞的設計。
  2. 如申請專利範圍第1項所述的用以量測漏電流的方法，其中所述偽SRAM胞及所述實際SRAM胞設計具有相同數量且以相同組態佈置的電晶體，但其中相對於所述實際SRAM胞設計，在所述偽SRAM胞中選擇性移除接觸窗。
  3. 一種用於量測漏電流之系統，包括：偽靜態隨機存取記憶(SRAM)胞，配置在半導體基底上，其中所述偽SRAM胞包括多個電晶體及在所述多個電晶體上方之內連線結構，所述內連線結構包括耦接至所述偽SRAM胞的所述內連線結構中之多個金屬1片段之多個接腳； 測試電路，經組態以：在第一接腳及第二接腳上施加第一電壓偏壓，以在第一金屬片段與第二金屬片段之間誘發漏電流，且在施加所述第一電壓偏壓時量測第一漏電流；在所述第二接腳及第三接腳上施加第二電壓偏壓，以在所述第二金屬片段與第三金屬片段之間誘發漏電流，且在施加所述第二電壓偏壓時量測第二漏電流；以及表徵邏輯，根據所述第一漏電流及所述第二漏電流來表徵製造所述偽SRAM胞之製程或設計規則。
  4. 如申請專利範圍第3項所述的用於量測漏電流之系統，其中所述系統經組態以根據所述偽SRAM胞之所述製程或所述設計規則的所述表徵來修改所述製程、所述設計規則或實際SRAM胞設計。
  5. 如申請專利範圍第4項所述的用於量測漏電流之系統，其中所述偽SRAM胞及所述實際SRAM胞設計具有相同數量且以相同組態佈置的電晶體，但其中相對於所述實際SRAM胞設計，在所述偽SRAM結構中選擇性移除接觸窗。
  6. 如申請專利範圍第3項所述的用於量測漏電流之系統，其中所述第一接腳具有對應於所述第一金屬片段之第一下部部分，且所述第二接腳具有對應於所述第二金屬片段之第二下部部分，所述第二金屬片段與所述第一金屬片段側向間隔開且與所述第一金屬片段最近相鄰，以使得施加所述第一電壓偏壓在所述第一金屬片段及所述第二金屬片段之最近之側壁之間誘發所述第一漏電流之至少一部分。
  7. 一種金屬隔離測試電路，包括：半導體基底，包括多個電晶體；內連線結構，配置於半導體基底上方及所述多個電晶體上方，所述內連線結構包括彼此堆疊的多個金屬層，所述多個金屬層包括多個下部金屬片段及配置在所述多個下部金屬片段上方的多個上部金屬片段；其中所述內連線結構內之第一子組下部金屬片段以最小側向間隔彼此間隔開，所述最小側向間隔小於分隔內連線結構內之第二子組下部金屬片段的非最小側向間隔；以及多個接腳，分別對應於所述多個上部金屬片段，其中所述多個接腳經組態以施加第一電壓偏壓，以在所述第一子組下部金屬片段內之第一下部金屬片段與第二下部金屬片段之間誘發第一漏電流，且進一步經組態以施加第二電壓偏壓，以在所述第一子組下部金屬片段內之第三下部金屬片段與第四下部金屬片段之間誘發第二漏電流。
  8. 如申請專利範圍第7項所述的金屬隔離測試電路，其中所述多個電晶體經佈置以提供包括存取電晶體之偽靜態隨機存取記憶(SRAM)胞，所述存取電晶體之源極區及汲極域各自為浮置的。
  9. 如申請專利範圍第7項所述的金屬隔離測試電路，其中所述多個電晶體經佈置以提供包括一對交叉耦接之反相器且包括一對存取電晶體的偽靜態隨機存取記憶(SRAM)胞，所述反相器建立第一互補的資料儲存節點及第二互補的資料儲存節點，所述存取電晶體之源極區及汲極區各自為浮置的。
TW107113750A 2017-08-30 2018-04-23 用以量測漏電流的方法、系統以及金屬隔離測試電路 TWI688778B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552191P 2017-08-30 2017-08-30
US62/552,191 2017-08-30
US15/903,770 2018-02-23
US15/903,770 US10665595B2 (en) 2017-08-30 2018-02-23 Metal isolation testing in the context of memory cells

Publications (2)

Publication Number Publication Date
TW201913128A TW201913128A (zh) 2019-04-01
TWI688778B true TWI688778B (zh) 2020-03-21

Family

ID=65437509

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107113750A TWI688778B (zh) 2017-08-30 2018-04-23 用以量測漏電流的方法、系統以及金屬隔離測試電路

Country Status (4)

Country Link
US (2) US10665595B2 (zh)
KR (1) KR102216891B1 (zh)
CN (1) CN109427411B (zh)
TW (1) TWI688778B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741540B2 (en) * 2018-06-29 2020-08-11 Taiwan Semiconductor Manufacutring Company, Ltd. Integrated circuit layout method and device
TWI755714B (zh) * 2020-04-21 2022-02-21 力晶積成電子製造股份有限公司 靜態隨機存取記憶體元件及其製造方法
CN112420671B (zh) * 2020-11-10 2022-07-26 普迪飞半导体技术(上海)有限公司 一种正交形栅测试结构及测试装置及方法及系统
CN113657071B (zh) * 2021-08-31 2023-10-13 杭州广立微电子股份有限公司 一种自动修正mos器件漏电通路的方法
US20230386588A1 (en) * 2022-05-25 2023-11-30 Micron Technology, Inc. Media management

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW310374B (en) * 1996-10-30 1997-07-11 Taiwan Semiconductor Mfg The measuring apparatus and method for electric current leaking of memory device
TW200602654A (en) * 2004-07-14 2006-01-16 Taiwan Semiconductor Mfg Co Ltd CMOS leakage current meter
TWI279810B (en) * 2005-11-14 2007-04-21 Taiwan Semiconductor Mfg An non-volatile memory cell, memory cell array and device
US20100013514A1 (en) * 2008-07-17 2010-01-21 Samsung Electronics Co., Ltd. Test device and semiconductor integrated circuit device
US20100201376A1 (en) * 2009-02-12 2010-08-12 International Business Machines Corporation Detecting asymmetrical transistor leakage defects

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
KR100516226B1 (ko) 2003-09-25 2005-09-23 동부아남반도체 주식회사 에스램 테스트용 셀 및 에스램 셀 테스트 방법
US7304539B2 (en) * 2003-10-16 2007-12-04 Renesas Technology Corporation High frequency power amplifier circuit and electronic component for high frequency power amplifier
KR100505430B1 (ko) * 2003-11-21 2005-08-04 주식회사 하이닉스반도체 에스램의 불량분석 방법
JP4833704B2 (ja) * 2006-03-24 2011-12-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7385864B2 (en) * 2006-09-12 2008-06-10 Texas Instruments Incorporated SRAM static noise margin test structure suitable for on chip parametric measurements
CN101174474A (zh) * 2006-11-03 2008-05-07 力晶半导体股份有限公司 分离栅极闪存的故障检测方法
KR100869746B1 (ko) * 2007-07-13 2008-11-21 주식회사 동부하이텍 반도체 소자의 누설전류 모니터링 테그 및 그 제조방법
US8294212B2 (en) 2009-09-18 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM bit cell with low standby current, low supply voltage and high speed
EP2375552B1 (de) * 2010-04-07 2018-08-22 SMA Solar Technology AG Verfahren zur Betriebsführung eines Wechselrichters
US9208899B2 (en) * 2010-05-05 2015-12-08 Texas Instruments Incorporated Universal test structures based SRAM on-chip parametric test module and methods of operating and testing
CN102737724B (zh) * 2011-04-07 2016-04-06 北京大家玩科技有限公司 非易失性随机访问存储器测试方法
CN103337259B (zh) * 2013-07-25 2016-01-06 上海华力微电子有限公司 Sram失配晶体管检测方法
US9696376B2 (en) * 2015-03-12 2017-07-04 Globalfoundries Inc. Leakage testing of integrated circuits using a logarithmic transducer and a voltmeter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW310374B (en) * 1996-10-30 1997-07-11 Taiwan Semiconductor Mfg The measuring apparatus and method for electric current leaking of memory device
TW200602654A (en) * 2004-07-14 2006-01-16 Taiwan Semiconductor Mfg Co Ltd CMOS leakage current meter
TWI279810B (en) * 2005-11-14 2007-04-21 Taiwan Semiconductor Mfg An non-volatile memory cell, memory cell array and device
US20100013514A1 (en) * 2008-07-17 2010-01-21 Samsung Electronics Co., Ltd. Test device and semiconductor integrated circuit device
US20100201376A1 (en) * 2009-02-12 2010-08-12 International Business Machines Corporation Detecting asymmetrical transistor leakage defects

Also Published As

Publication number Publication date
CN109427411A (zh) 2019-03-05
KR20190024608A (ko) 2019-03-08
CN109427411B (zh) 2021-07-09
US20200258892A1 (en) 2020-08-13
TW201913128A (zh) 2019-04-01
US11631682B2 (en) 2023-04-18
US20190067300A1 (en) 2019-02-28
US10665595B2 (en) 2020-05-26
KR102216891B1 (ko) 2021-02-19

Similar Documents

Publication Publication Date Title
TWI688778B (zh) 用以量測漏電流的方法、系統以及金屬隔離測試電路
KR101539495B1 (ko) Ｓｒａｍ 셀 구조를 위한 방법 및 장치
US7468283B2 (en) Method and resulting structure for fabricating test key structures in DRAM structures
US20060163571A1 (en) Test element group structures having 3 dimensional SRAM cell transistors
US10262934B2 (en) Three plate MIM capacitor via integrity verification
US8405078B2 (en) Test device and a semiconductor integrated circuit device
US10229917B2 (en) Thin SRAM cell having vertical transistors
US11295995B2 (en) Testing SRAM structures
US8508017B2 (en) Test device and semiconductor integrated circuit device
KR20090015710A (ko) 테스트 장치, 스태틱 메모리 테스트 장치 및 반도체 집적회로 장치
CN109559778B (zh) Sram测试结构
US20230255012A1 (en) Metal isolation testing in the context of memory cells
TWI741688B (zh) 測試陣列結構、晶圓結構與晶圓測試方法
CN105140147A (zh) 一种测试sram共享接触孔与有源区接触电阻的结构
KR20170027241A (ko) 반도체 소자
JPH09213901A (ja) Ｔｅｇを備えた半導体メモリおよびその検査方法
KR20090070713A (ko) 테스트 장치 및 반도체 집적 회로 장치
CN109841621A (zh) 具有高迁移率的集成电路元件以及形成集成电路元件的系统
US11404425B2 (en) Test key structure
US20240357790A1 (en) Two-port sram cell structure
Kuang et al. Performance impact of through-silicon vias (TSVs) in three-dimensional technology measured by SRAM ring oscillators