CN103337259B - Sram失配晶体管检测方法 - Google Patents

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Abstract

一种SRAM存储单元失配晶体管检测方法，包括如下步骤：a)、使能第二字线WLB，禁能第一字线WLA；b)、判断数字信息为0或1，若为0，则选择执行步骤c1)，若为1，则选择执行步骤c2)；c1)、在第一量测端()量测第一N型晶体管(PD1)电压电流曲线，在第二量测端(BLM)量测第二P型晶体管(PU2)电压电流曲线；c2)、在第一量测端()量测第一P型晶体管(PU1)电压电流曲线，在第二量测端(BLM)量测第二N型晶体管(PD2)电压电流曲线；d)、根据步骤c1)或步骤c2)得到的电压电流曲线确定失配晶体管。其可快速、方便地确定SRAM存储单元中引起失配的晶体管。

Description

SRAM失配晶体管检测方法
技术领域
本发明涉及半导体技术领域，更具体地说，涉及一种SRAM失配晶体管检测方法。
背景技术
静态随机存储器（SRAM）具有高速、低功耗等特点，广泛应用于个人通信及消费类电子产品，其核心为存储单元。
现有技术中一种6T（6个晶体管）结构的SRAM存储单元如图1所示，其由6个晶体管M1、M2、M3、M4、M5、M6构成，单元结构具有对称性，其以4个晶体管M1、M2、M3、M4构成双稳态电路，用来锁存一位数字信息。晶体管M5、M6为传递晶体管，在对存储器进行存储操作时，该两个晶体管M5、M6完成将存储单元与外围电路进行连接或断开的作用。对单元的存储通过字线WL使能，字线WL为高点平时，传递晶体管导通，使存储单元的信息（0或1）传递到位线BL，信息的反信息传递到位线BL，外围电路从位线BL、BL读取该信息；写操作时，SRAM单元阵列的外围电路将电压信息传递到BL、BL作为输入，字线WL使能后，信息写入存储单元。
目前的工艺制程中，因存储单元中晶体管之间失配造成的低电压情况下的良率流失成为工艺开发改进的难点，如何快速确定哪个晶体管引起失配已成为影响工艺开发的关键点。目前业界主要采用电性定位方式、使用Nano-prober等工具，对存储信息用的晶体管进行量测，以锁定引起失配的晶体管。该方法费时、费力、代价较高，也不便于大量收集数据。
因此，提供一种高效的SRAM失配晶体管检测方法是本发明需要解决的技术问题。
发明内容
本发明的目的在于提供一种SRAM失配晶体管检测方法。
为实现上述目的，本发明的技术方案如下：
一种SRAM存储单元失配晶体管检测方法，SRAM存储单元包括8个CMOS晶体管，分别为第一、第二P型晶体管(PU1、PU2)、第一、第二N型晶体管(PD1、PD2)，第一、第二传递晶体管(PG1、PG2)以及第一、第二量测晶体管(PM1、PM2)，第一、第二P型晶体管(PU1、PU2)、第一、第二N型晶体管(PD1、PD2)构成一双稳态电路用于锁存一位数字信息，其中，第一、第二传递晶体管(PG1、PG2)的栅极共同连接第一字线(WLA)，源极分别连接双稳态电路的第一、第二输出端，漏极分别连接第一、第二位线(BL、)，用于将双稳态电路与外围电路进行连接或断开以供存储或访问数字信息；第一、第二量测晶体管(PM1、PM2)的栅极共同连接第二字线(WLB)，源极分别连接双稳态电路的第一、第二输出端，漏极分别用于提供第一、第二量测端(BLM)，检测方法包括如下步骤：a)、使能第二字线WLB，禁能第一字线WLA；b)、判断数字信息为0或1，若为0，则选择执行步骤c1)，若为1，则选择执行步骤c2)；c1)、在第一量测端量测第一N型晶体管(PD1)电压电流曲线，在第二量测端(BLM)量测第二P型晶体管(PU2)电压电流曲线，进至步骤d)；c2)、在第一量测端量测第一P型晶体管(PU1)电压电流曲线，在第二量测端(BLM)量测第二N型晶体管(PD2)电压电流曲线，进至步骤d)；d)、根据步骤c1)或步骤c2)得到的电压电流曲线确定失配晶体管。
优选地，第一、第二量测晶体管(PM1、PM2)的沟道长度为28nm、40nm或55nm。
优选地，第一、第二量测晶体管(PM1、PM2)的沟道宽度与第一、第二传递晶体管(PG1、PG2)的沟道宽度相同。
优选地，第一、第二量测晶体管(PM1、PM2)、以及第一、第二传递晶体管(PG1、PG2)为规格统一的N型晶体管。
优选地，步骤c1)具体包括：在第一量测端施加一由0增加至VDD的电压，量测第一量测端的电流，以形成第一N型晶体管(PD1)的电压电流曲线；以及，在第二量测端(BLM)施加一由VDD减小至0的电压，量测第二量测端(BLM)的电流，以形成第二P型晶体管(PU2)的电压电流曲线。
优选地，步骤c2)具体包括：在第一量测端施加一由VDD减小至0的电压，量测第一量测端的电流，以形成第一P型晶体管(PU1)的电压电流曲线；以及，在第二量测端(BLM)施加一由0增加至VDD的电压，量测第二量测端(BLM)的电流，以形成第二N型晶体管(PD2)的电压电流曲线。
本发明提供的SRAM存储单元失配晶体管检测方法，可快速、方便地确定SRAM存储单元中引起失配的晶体管，便于大量地统计分析SRAM存储单元良率流失的问题。
附图说明
图1示出现有技术中一SRAM存储单元结构示意图；
图2示出本发明一实施例的SRAM存储单元失配晶体管检测方法中存储单元的结构示意图；
图3示出本发明一实施例的SRAM存储单元失配晶体管检测方法的流程示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
如图2所示，本发明一实施例提供的SRAM存储单元失配晶体管检测方法中存储单元包括8个CMOS晶体管，分别为第一、第二P型晶体管PU1、PU2、第一、第二N型晶体管PD1、PD2，第一、第二传递晶体管PG1、PG2以及第一、第二量测晶体管PM1、PM2，第一、第二P型晶体管PU1、PU2、第一、第二N型晶体管PD1、PD2构成一双稳态电路用于锁存一位数字信息（0或1），其中，第一、第二传递晶体管PG1、PG2的栅极共同连接第一字线WLA，源极分别连接双稳态电路的第一、第二输出端，漏极分别连接第一、第二位线BL、，用于将双稳态电路与外围电路进行连接或断开以供存储或访问数字信息；第一、第二量测晶体管PM1、PM2的栅极共同连接第二字线WLB，源极分别连接双稳态电路的第一、第二输出端，漏极分别用于提供第一、第二量测端BLM。
具体地，第一、第二量测晶体管PM1、PM2的沟道长度为28nm、40nm或55nm。
进一步地，第一、第二量测晶体管PM1、PM2的沟道宽度与第一、第二传递晶体管PG1、PG2的沟道宽度相同。
进一步地，第一、第二量测晶体管PM1、PM2、以及第一、第二传递晶体管PG1、PG2均为规格统一的N型晶体管。
如图3所示，上述实施例提供的SRAM存储单元失配晶体管检测方法包括如下步骤：
步骤S10、使能第二字线WLB，禁能第一字线WLA。
具体地，使能第二字线WLB而禁能第一字线WLA后，将使第一、第二量测晶体管PM1、PM2导通，而关闭第一、第二传递晶体管PG1、PG2。
可以理解，若想从SRAM存储单元中读取或向SRAM存储单元中存储数字信息，应使能第一字线WLA、禁能第二字线WLB，以导通第一、第二传递晶体管PG1、PG2，关闭第一、第二量测晶体管PM1、PM2。
步骤S11、判断数字信息为0或1，若为0，则选择执行步骤S12，若为1，则选择执行步骤S13。
具体地，步骤S12和步骤S13为二选一执行的步骤，由第一、第二P型晶体管PU1、PU2、第一、第二N型晶体管PD1、PD2构成的双稳态电路中锁存的一位数字信息是0还是1来分别确定执行步骤S12或是S13。
步骤S12、在第一量测端量测第一N型晶体管PD1的电压电流曲线，在第二量测端BLM量测第二P型晶体管PU2的电压电流曲线，进至步骤S14。
具体地，可在第一量测端施加一由0增加至VDD的电压时，量测第一量测端的电流，从而可形成第一N型晶体管PD1的电压电流曲线；以及，在第二量测端BLM施加一由VDD减小至0的电压时，量测第二量测端BLM的电流，可形成第二P型晶体管PU2的电压电流曲线。
步骤S13、在第一量测端量测第一P型晶体管PU1电压电流曲线，在第二量测端BLM量测第二N型晶体管PD2的电压电流曲线，进至步骤S14。
具体地，可在第一量测端施加一由VDD减小至0的电压时，量测第一量测端的电流，从而可形成第一P型晶体管PU1的电压电流曲线；以及，在第二量测端BLM施加一由0增加至VDD的电压时，量测第二量测端BLM的电流，可形成第二N型晶体管PD2的电压电流曲线。
步骤S14、根据步骤S12或步骤S13得到的电压电流曲线确定失配晶体管。
引起失配问题的晶体管，其电压电流曲线将明显异常于正常工作下的晶体管，因此，通过相应地比对量测晶体管的电压电流曲线与正常工作下的晶体管的电压电流曲线，将可具体确定第一、第二P型晶体管PU1、PU2、第一、第二N型晶体管PD1、PD2中的哪个或哪些晶体管引起了失配问题。
该实施例提供的SRAM存储单元失配晶体管检测方法，在6T结构的SRAM存储单元结构的基础之上，增加了2个量测晶体管PM1、PM2，并提供了两个量测端BLM，通过在量测端BLM量测相应晶体管的电压电流曲线，可快速、方便地确定SRAM存储单元中引起失配的晶体管，从而便于大量地统计分析SRAM存储单元良率流失的问题。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (6)

1.一种SRAM存储单元失配晶体管检测方法，所述SRAM存储单元包括8个CMOS晶体管，分别为第一、第二P型晶体管(PU1、PU2)、第一、第二N型晶体管(PD1、PD2)，第一、第二传递晶体管(PG1、PG2)以及第一、第二量测晶体管(PM1、PM2)，所述第一、第二P型晶体管(PU1、PU2)、第一、第二N型晶体管(PD1、PD2)构成一双稳态电路用于锁存一位数字信息，其中，所述第一、第二传递晶体管(PG1、PG2)的栅极共同连接第一字线(WLA)，源极分别连接所述双稳态电路的第一、第二输出端，漏极分别连接第一、第二位线用于将所述双稳态电路与外围电路进行连接或断开以供存储或访问所述数字信息；所述第一、第二量测晶体管(PM1、PM2)的栅极共同连接第二字线(WLB)，源极分别连接所述双稳态电路的第一、第二输出端，漏极分别用于提供第一、第二量测端所述检测方法包括如下步骤：
a)、使能第二字线(WLB)，禁能第一字线(WLA)；
b)、判断所述数字信息为0或1，若为0，则选择执行步骤c1)，若为1，则选择执行步骤c2)；
c1)、在所述第一量测端量测所述第一N型晶体管(PD1)电压电流曲线，在所述第二量测端(BLM)量测所述第二P型晶体管(PU2)电压电流曲线，进至步骤d)；
c2)、在所述第一量测端量测第一P型晶体管(PU1)电压电流曲线，在所述第二量测端(BLM)量测第二N型晶体管(PD2)电压电流曲线，进至步骤d)；
d)、根据所述步骤c1)或步骤c2)得到的电压电流曲线确定引起失配的晶体管。
2.如权利要求1所述的检测方法，其特征在于，所述第一、第二量测晶体管(PM1、PM2)的沟道长度为28nm、40nm或55nm。
3.如权利要求2所述的检测方法，其特征在于，所述第一、第二量测晶体管(PM1、PM2)的沟道宽度与所述第一、第二传递晶体管(PG1、PG2)的沟道宽度相同。
4.如权利要求3所述的检测方法，其特征在于，所述第一、第二量测晶体管(PM1、PM2)、以及所述第一、第二传递晶体管(PG1、PG2)为规格统一的N型晶体管。
5.如权利要求1至4中任一项所述的检测方法，其特征在于，所述步骤c1)具体包括：
在所述第一量测端施加一由0增加至VDD的电压，量测所述第一量测端的电流，以形成所述第一N型晶体管(PD1)的电压电流曲线；以及，在所述第二量测端(BLM)施加一由VDD减小至0的电压，量测所述第二量测端(BLM)的电流，以形成所述第二P型晶体管(PU2)的电压电流曲线。
6.如权利要求1至4中任一项所述的检测方法，其特征在于，所述步骤c2)具体包括：
在所述第一量测端施加一由VDD减小至0的电压，量测所述第一量测端的电流，以形成所述第一P型晶体管(PU1)的电压电流曲线；以及，在所述第二量测端(BLM)施加一由0增加至VDD的电压，量测所述第二量测端(BLM)的电流，以形成所述第二N型晶体管(PD2)的电压电流曲线。
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